JPH01193943A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバイブライン処理方式を持つマイクロコンピュ
ータに関するものである。

従来の技術 従来のパイプライン処理方式を持つマイクロコンピュー
タとしては、例えば、　ｆＶ６０／Ｖ７０アーキテクチ
ャ・マニュアル１２日本電気（株）。

ρ１）１５〜１６に示されている。第３図はこの従来の
マイクロコンピュータのブロック図を示すものであり、
１は命令先読み手段、２は先読みした命令を一時的に保
持する命令バッファ、３は解読する命令を保持する命令
レジスタ、４は命令解読手段、５は命令実行手段、６は
実行アドレス計算手段、７はバス制御手段である。

以上のように構成された従来のマイクロコンピュータに
おいては、命令先読み制御手段ｌは、命令実行手段５が
バス制御手段７を使用していない時に命令を先読みして
命令バッファ２に格納する。

命令バッファ２はＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　
Ｆｉｒｓｔ　０ｕｔ）メモリによって構成されており、
命令フェッチ制御手段３０から命令フェッチ信号３０１
が出力された時、最も以前に格納されたバイトが読みだ
されて命令レジスタ３にセットされる。命令解読手段４
は、命令レジスタ３に格納された命令語の一部または全
部を解読して必要な制御信号を出力し、その解読終了毎
に命令フェッチ要求信号４３を出力し、命令フェッチ制
御手段３０は命令フェッチ要求信号４３がアクティブで
あり、命令バッファ２に読みだす命令がある時命令フェ
ッチ信号３０１を出力する。また、命令解読手段４が出
力した命令実行手段５への制御信号は、ＦＩＦＯメモリ
で構成されたデコードキュー４１に一時的に保持され、
実行に必要なオペランドが用意された時点で命令実行手
段５によって実行される。アドレス計算手段６は、命令
実行に必要なオペランドのアドレスや分岐命令の分岐先
のアドレスを計算し、バス制御手段は外部とのデータの
やりとりを制御する。尚、分岐命令実行時には、命令バ
ッファ２に格納されている命令は無効化され、分岐先の
命令が命令先読み手段１によって読みだされて処理が継
続される。

第４図はこのような従来のマイクロコンピュータのバイ
ブライン処理動作を示すものであり、命令の読みこみと
実行の間には時間的ずれがある。

しかも、第４図はすべての命令が同じ命令語長であり、
外部メモリを参照せず、同じ実行時間の時の理想的な状
態である。しかし、実際には命令語長は可変であり、実
行時間もさまざまであり、パイプライン処理動作はより
複雑である。したがって、命令実行手段５で実行されて
いる命令のアドレスを、実行中のプログラムを停止され
ろことなくマイクロプロセッサの外部から判別すること
は不可能である。

しかしながら、マイクロコンピュータのデバッグ装置に
は任意のアドレスの命令が実行された時のブレークポイ
ント割込を発生させるという機能が必要である。そこて
従来のこのようなマイクロコンビニＬ　−９Ｔ：　ハ、
例エバ、　ＩｒＶ６０／Ｖ７０アーキテクチャ・マニュ
アル１２日本電気（株）、　　ｐｐ４３２〜４３４に示
されているように、上記の構成に加えて、アドレスによ
るブレークポイントを許可するフラグ、アドレス参照の
種類（読み出し／書き込み／実行）を指定するレジスタ
、ブレークポイントアドレスを指定するための複数のレ
ジスタ、ブレークポイントアドレスの範囲を指定する複
数のレジスタ、参照の種類を判別する手段、アドレスを
判別する手段等を備え、マイクロコンピュータ内部でブ
レークポイント割込を発生していた。

発明が解決しようとする課題 しかしながら上記のような構成ではハードウェア量が増
大し、チップ面積の増大を招くという問題点を有してい
た。

本発明はかかる点に鑑み、マイクロコンピータの外部か
らマイクロコンピュータ内部で実行されている命令のア
ドレスをマイクロコンピュータ上で実行されているプロ
グラムを停止させることなく知ることを可能にするマイ
クロコンピュータを提供することを目的とする。。

課題を解決するための手段 本発明は、命令先読み手段と、先読みした命令を一時的
に保持する命令バッファと、解読する命令を保持する命
令レジスタと、命令解読手段と、命令実行手段と、前記
命令バッファに格納された命令を前記命令レジスタにセ
ットする命令フェッチ制御手段と、命令の解読終了を判
別する命令解読終了判別手段と、命令の実行終了を判別
する命令実行終了判別手段と、分岐命令が実行されたこ
とを判別する分岐命令実行判別手段と、前記命令レジス
タに命令がセットされた時に命令フェッチ信号を出力す
る命令フェッチ信号出力手段と、命令の解読が終了した
時に命令解読終了信号を出力する命令解読終了信号出力
手段と、命令の実行が終了した時に命令実行終了信号を
出力する命令実行終了信号出力手段と、分岐命令が実行
された時ζこ分岐命令実行信号を出力する分岐命令実行
信号出力手段とを備えたマイクロコンピュータである。

作用 本発明は前記した手段により、命令レジスタヘの命令の
セットと、命令の解読終了と、命令の実行の終了と、分
岐命令の実行をマイクロプロセッサの外部から知ること
が可能となる。

実施例 第１図は本発明のマイクロコンピュータの構成を示すブ
ロック図である。第１図において１は命令先読み手段、
２は先読みした命令を一時的に保持する命令バッファ、
３は解読する命令を保持する命令レジスタ、４は命令解
読手段、５は命令実行手段、３０は前記命令バッファに
格納された命令を前記命令レジスタにセットする命令フ
ェッチ制御手段、４０は命令の解読終了を判別する命令
解読終了判別手段、４１は命令解読手段４が出力した命
令実行手段５への制御信号を、ＦＩＦＯ方式で一時的に
保持するデコードキュー、５ｏは命令の実行終了を判別
する命令実行終了判別手段、６０は分岐命令が実行され
たことを判別する分岐命令実行判別手段、３００は前記
命令レジスタに命令がセットされた時に命令フェッチ信
号を出力する命令フェッチ信号出力手段、４００は命令
の解読が終了した時に命令解読終了信号を出力する命令
解読終了信号出力手段、５００は命令の実行が終了した
時に命令実行終了信号を出力する命令実行終了信号出力
手段、６００は分岐命令が実行された時に分岐命令実行
信号を出力する分岐命令実行信号出力手段、６はアドレ
ス計算手段、７はバス制御手段である。

以上のように構成されたこの実施例について、以下その
動作を説明する。

外部メモリ上に格納された命令語は、バス制御手段７を
介して命令先読み手段１によって読みこまれて命令バッ
ファ２に格納される。命令バッファ２に格納された命令
語は、命令フェッチ制御手段３０が命令フェッチ信号３
０１を出力するたびに、最も以前に格納された命令語の
先頭より順次読みだされて、命令レジスタ３にセットさ
れる。

命令解読手段４は命令レジスタにセットされたデータを
解読して実行制御信号４２を出力し、次のデータをセッ
トすることを要求する命令フェッチ要求信号４３を出力
する。命令フェッチ制御手段３０は、命令フェッチ要求
信号４３がアクティブであり、命令バッファ２によみだ
す命令語が格納されている時、命令フェッチ信号３０１
を出力し、命令フェッチ信号３０１は命令フェッチ信号
出力手段３００によって外部に出力される。命令解読終
了判別手段４０は、命令語長が命令レジスタのサイズ（
この実施例においては２バイトとする。）に等しい場合
は、最初の２バイトを解読した時点で命令解読終了信号
４０１を出力する。命令語長が命令レジスタのサイズの
複数倍の場合は、命令語の最後の２バイトを解読した時
点で命令解読終了信号４０１を出力し、命令解読終了信
号４０１は命令解読終了信号出力手段４００によって外
部に出力される。実行制御信号４２は、ＦＩＦＯメモリ
によって構成されたデコードキュー４１に一時的に格納
され、実行に必要なデータが、アドレス計算手段６やバ
ス制御手段７によって用意された時点で命令実行手段５
によって実行される。命令実行終了判別手段５０は、命
令の実行終了毎に命令実行終了信号５０１を出力し、命
令実行終了信号出力手段５００によって外部に出力され
る。

次に分岐命令実行時の動作について説明する。

まず、命令解読手段４は分岐命令解読信号４４を出力し
、命令の先読みを停止する。命令実行手段５は分岐先の
アドレス及び条件分岐命令の場合は分岐するか否かが確
定した時点で分岐命令を実行する。分岐命令が実行され
ると、まず命令バッファ２に格納されているデータが無
効化され、命令先読み手段１は再び分岐先アドレスより
命令を先読みして命令バッファ２に格納する。この時分
岐命令実行判別手段６０は分岐命令実行信号６０１を出
力し、分岐命令実行信号６０１は分岐命令実行信号出力
手段６００によって外部に出力される。

尚、命令解読終了判別手段４０、命令実行終了判別手段
δＯ５分岐命令実行判別手段６０は、命令解読手段４や
命令実行手段５が出力する特定の信号を、特定のタイミ
ングで調べることによって実現でき、ハードウェア量は
わずかである。

第２図は、本発明のマイクロコンピュータのデバッグ装
置において、任意のアドレスの命令が実行された時にブ
レークポイント割込を発生するための回路の一実施例の
ブロック図である。第２図において、１０００は本発明
のマイクロコンピュータ、２０００はロード信号によっ
て入力データを内部レジスタに格納し、カウントアツプ
信号によって内部レジスタの値を＋２カウントアツプす
るカウンタ、３０００はブツシュ信号によって入力デー
タを内部メモリに格納し、ポツプ信号で最もメモリ内の
最も以前に格納されたデータを無効化し、フラッシュ信
号でメモリ内に格納されたすべてのデータを無効化し、
常時メモリ内の最も以前に格納されたデータを出力する
ＦＩＦＯメモ１八４０００はブレークポイントを発生さ
せる命令のアドレスをセットするレジスタ、５０００は
ＦＩＦＯメモリ３０００の出力とレジスタ４０００の値
を比較する比較器、６０００は比較器５０００の出力す
る一致信号５００１がアクティブであり、マイクロコン
ピュータの出力する命令実行終了信号５０２がアクティ
ブの時ブレークポイント割込信号６００１を出力する制
御手段である。

また、カウンタ２０００の入力にはマイクロコンピュー
タのアドレスバス１００１が、ロード信号には分岐命令
実行信号６０２が、カウントアツプ信号には命令フェッ
チ信号３０２が接続されており、ＦＩＦＯメモリ３００
０のブツシュ信号にはＯＲゲートを介して分岐命令実行
信号６０２と命令解読終了信号５０２が、ポツプ信号に
は命令実行終了信号５０２が、フラッシュ信号には分岐
命令実行信号が接続されている。以下にその動作を説明
する。

あるサブブログムはアドレス１００番地から始まってお
り、１００番地から４バイトの命令が連続しているもの
とし、１０４番地の命令が実行された時にブレークポイ
ント割込を発生するものとする。この時レジスタ４００
０には１０４がセットされている。まず、ある分岐命令
によって１００番地に分岐したとすると、マイクロコン
ピュータ１０００からはアドレスバス１００１に分岐先
アドレスである１００が出力されるとともに、分岐命令
実行信号６０２が出力される。この時ＦＩ−１２＝ ＦＯメモリ３０００にそれまで格納されていたデータは
無効化され、カウンタ２０００には１００がセットされ
、その値がＦＩＦＯメモリ３０００にもブツシュされ、
１００が比較器５０００に出力される。

マイクロコンピュータ１０００は、分岐先の命令が命令
バッファ２に格納された時点で命令フェッチ信号３０２
を出力し、命令の最初の２バイトを命令レジスタ３にセ
ットする。この時点でカウンタ２０００は１０２にカウ
ントアツプされる。さらに、マイクロコンピュータ１０
００は１００番地の命令の最初の２バイトを解読した時
点で再び命令フェッチ信号３０２を出力し、カウンタ２
０００は１０４にカウントアツプされる。さらに、マイ
クロコンピュータ１０００は１００番地の命令の最後の
２バイトを解読した時点で命令フェッチ信号３０２と命
令解読終了信号４０２を出力し、カウンタ２０００は１
０６にカウントアツプされ、ＦＩＦ○メモリ３０００に
はカウントアツプする直前の１０４がブツシュされる。

同様にして１０４番地から始まる４バイトの命令の解読
が終了する時点では次に解読する１０８番地がＦＩＦＯ
メモリ３０００にブツシュされる。

このようにして、ＦＩＦＯメモリａｏｏｏには各命令語
の先頭アドレスが次々にブツシュされていく。

一方、マイクロコンピュータは１００番地の命令の実行
が終了した時点で命令実行終了信号５０２を出力し、Ｆ
ＩＦＯメモリからは１００がポツプされる。ポツプ終了
時点でＦＩＦＯメモリからは１０４が出力され、比較器
５０００からは一致信号５００１が出力される。但し、
一致信号５００１が出力された時点では命令実行終了信
号は再びインアクティブになっているので、この時点で
はブレークポイント割込信号６００１は出力されない。

次に１０４番地の命令の実行が終了すると、再び命令実
行終了信号５０２が出力され、この時点でブレークポイ
ント割込信号６００１が制御手段６０００から出力され
る。このようにして、１０４番地の命令が実行終了した
時点でブレークボインド割込を発生させることができる
。

尚、本実施例ではマイクロコンピュータにデコードキュ
ーが内蔵されていたため、外部にＦＩＦＯメモリを使用
したが、デコードキューが内蔵されていない場合は、外
部回路も単なるレジスタでよい。

発明の詳細 な説明したように、本発明によれば、マイクロコンピュ
ータ内部に大量のハードウェアを導入することなく、外
部回路によって任意の命令が実行された時のブレークポ
イント割込を発生することができその実用的効果は大き
い。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロコンピュー
タの構成を示すブロック図、第２図は同実施例を使用す
るデバッグ装置のブレークポイント割込発生回路のブロ
ック図、第３図は従来のマイクロコンピュータのブロッ
ク図、第４図は従来のマイクロコンピュータの動作を説
明するタイミング図である。 ト・・命令先読み手段、２・・・命令バッファ、３・・
・命令レジスタ、４・・・命令解読手段、５・・・命令
実行手段、 ３０・・・命令フェッチ制御手段、 ４０・・・命令解読終了判別手段、 ５０・・・命令実行終了判別手段、 ６０・・・分岐命令実行判別手段、 ３００・・・命令フェッチ信号出力手段、４００・・・
命令解読終了信号出力手段、５００・・・命令実行終了
信号出力手段、６００・・・分岐命令実行信号出力手段
。

Claims (1)

【特許請求の範囲】
1. 　命令先読み手段と、先読みした命令を一時的に保持す
   る命令バッファと、解読する命令を保持する命令レジス
   タと、命令解読手段と、命令実行手段と、前記命令バッ
   ファに格納された命令を前記命令レジスタにセットする
   命令フェッチ制御手段と、命令の解読終了を判別する命
   令解読終了判別手段と、命令の実行終了を判別する命令
   実行終了判別手段と、分岐命令が実行されたことを判別
   する分岐命令実行判別手段と、前記命令レジスタに命令
   がセットされた時に命令フェッチ信号を出力する命令フ
   ェッチ信号出力手段と、命令の解読が終了した時に命令
   解読終了信号を出力する命令解読終了信号出力手段と、
   命令の実行が終了した時に命令実行終了信号を出力する
   命令実行終了信号出力手段と、分岐命令が実行された時
   に分岐命令実行信号を出力する分岐命令実行信号出力手
   段とを備えたことを特徴とするマイクロコンピュータ。