JPS62264332A - 命令先読み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータの命令先読み制御回路
に関するものである。

従来の技術 近年のマイクロコンピュータでは、例えば、森下ｉｒマ
イクロコンピュータのハードウェア」。

（昭５９．．１１．９）、Ｐ２１に示されているように
、命令実行を高速化するために、バスにアイドル期間が
あるときは自動的に命令を先読みして貯蔵しておくとい
う手法が用いられている。

第２図は上記の手法を用いた従来のマイクロコンピュー
タの命令先読み制御回路のブロック図であり、１は先読
みした命令をファーストイン・ファーストアウト方式で
保持する命令キュー（以下ＩＱと略記する）であり、２
は次に先読みする命令のアドレスを保持する先読みカウ
ンタ（以下ＰＦＣと略記する）であり、３はデコードす
る命令の一部または全部を保持する命令レジスタ（以下
ＩＲと略記する）であり、４は次にデコードする命令の
アドレスを保持する命令ポインタ（以下ＩＰと略記する
）であり、５はＩＱｌの先頭に保持されているデータを
Ｉｎ３にロードすることを要求するネクスト信号５１と
、ｌＱｌの内容を無効にするキューフラッシュ信号６２
と、ＸＰ４に分岐先のアドレスをロードする命令ポイン
タロード信号５４と、ＩＦ５の内容をＰＦＣ２にロード
する先読みカウンタロード信号５３を生成する命令デコ
ーダであり、ｅは命令先読み要求信号６１を生成する先
読みｉ！ａｌ　御回路であり、７はＩＱｌの先頭のデー
タをＩｎ２にロードする命令レジスタロード信号７１と
、命令デコーダ６にデコードを許可するデコード許可信
号７２を生成するデコード制御回路であシ、１１はＩＱ
ｌに次に先読みする命令を格納する領域があることを示
すノットフル信号であり、１２は工Ｑ１が空であること
を示すエンプティ信号であり、８は先読み制御回路６か
らの先読み要求と命令実行ユニットからのリード・ライ
ト要求を調停してメモリ１ｏのリード・ライトを行なう
バス制御回路である。

以上のように構成された従来の命令先読み制御回路につ
いて、以下その動作について説明する。まず、ＩＱｚに
次に先読みする命令を格納する領域があるときノットフ
ル信号１１はアクティブであり、先読み制御回路６は命
令先読み要求信号６１をアクティブにし、バス制御回路
８は命令実行ユニット９がバスを使用しなくなるまで待
った後、ＰＦＣ２が示すアドレスから命令をフェッチし
てＩＱｌの後尾に格納し、先読みカウンタインクリメン
ト信号８１を出力して、ＰＦＣ２の内容を１回の先読み
でフェッチするバイト数だけインクリメントする・工Ｑ
１に次に先読みする命令を格納する領域がないときは、
ノットフル信号１１はインアクティブであり、先読み制
御回路６は命令先読み要求信号ｅ１をインアクティブに
し、命令の先読みは行なはない。すなわち、ＩＱｌに次
に先読みする命令を格納する領域があシ、かつ命令実行
ユニット９がバスを使用していないときは、常に命令の
先読みを実行することになる。

一方、デコード制御回路７は、ネクスト信号５１がアク
ティブかつエンプティ信号１２がインアクティブのとき
のみ、命令レジスタロード信号７１を出力して工Ｑ１の
先頭のデータをＩｎ２にロードした後、デコード許可信
号７２をアクティブにするとともに命令ポインタインク
リメント信号１を出力してＩＦ５の内容をＩｎ２にロー
ドされるバイト数だけインクリメントする。命令デコー
ダ５はデコード許可信号７２がアクティブになるのを待
った後、先ずネクスト信号６１をインアクティブにし、
次にＩｎ２のデータをデコードして命令実行に必要な制
御信号を生成し、最後に再びネクスト信号５１をアクテ
ィブにする◇すなわち、工Ｑ１が空でなければ、ある命
令を実行した後すぐに次の命令を実行することができ、
先読みができなかったときのみ命令がフェッチされるの
を待つことになる（例えば、ｊＭＮｌ、８９０シリーズ
・ユーザーズマニュアル」、松下電子工業、Ｐ１ａ）。

また、分岐命令を実行した時命令デコーダ６は、まず分
岐先のアドレスを命令実行ユニットが計算するのに必要
な信号を生成し、そのアドレスを命令ポインタロード信
号５４を出力してＩＦ５にロードする。次に先読みカウ
ンタロード信号５３を出力してＩＦ５に格納された分岐
先のアドレスをＰＦＣ２にロードするとともにキューフ
ラッシュ信号Ｓ２を出力し、最後にネクスト信号５１を
アクティブにする◇先読み制御回路６は、キューフラッ
シュ信号６２が出力された時点で命令キュークリア信号
６２を出力してＩＱｌをクリアする。

その結果ノットフル信号１１とエンプティ信号７１はと
もにアクティブになり、再び先読み要求信号６１はアク
ティブになる。この時命令実行ユニット９はバスを使用
していないから、工Ｑ１には分岐先の命令がフェッチさ
れ、命令のフェッチが完了してエンプティ信号１２がイ
ンアクティブになりしだい分岐先の命令がデコードされ
て実行される０ 発明が解決しようとする問題点 しかしながら上記のような構成の命令先読み制御回路を
持つマイクロコンピュータでは、デバッグ装置の実現に
問題がある。

デバッグ装置には、ユーザが指定した命令の実行直前に
ブレークポイント割り込みを発生してユーザープログラ
ムの実行を停止するという機能が必要である。従来の命
令キューを持たないマイクロコンピュータのデバッグ装
置では、マイクロコンピュータが出力する命令アドレス
と指定された命令のアドレスを比較し、両者の値が一致
したときにマイクロコンピュータに対して割り込み信号
を入力することによってこの機能を実現していた。

ところが、命令キューを持ったマイクロコンピュータで
は、第３図に示すように命令のフェッチと実行の間に時
間的ずれがあり、分岐命令を実行するときには、分岐命
令の次の命令を実行しないにもかかわらずフェッチする
ことがある。従って、上記のような方法でブレークポイ
ント割り込みを発生すると、実行されない命令の先読み
でブレークポイント割り込みが発生する可能性がある。

これを回避するために従来のデバッグ装置では、例えば
ｊｉＡＰＸ２８６オペレーテイング・システム・ライタ
ーズ拳ガイド」、（昭６９．７．１０）。

インテルジャパン（株）、Ｐ８３に示されているように
、デバッグ装置が指定されたユーザの命令をブレークポ
イント割り込みを発生する別の命令と置き換えるという
方法、あるいは、特開昭６０−２２５９４８号公報に示
されているように、マイクロコンピュータが出力する命
令アドレスと指定された命令のアドレスを比較し、両者
の値が一致したときにユーザの命令の代わりにブレーク
ポイント割り込みを発生する別の命令をマイクロコンピ
ュータに読み込ませることによってこの機能を実現して
いる０ところが、前者の方法ではユーザのプログラムが
ＲＯＭに格納されているようなシステムには使用できな
いという欠点があり、後者の方法では回路が複雑になる
という欠点があった。

また、デバッグ装置の他の機能として、実行された命令
をトレースするという機能がある。従来のマイクロコン
ピュータのデバッグ装置では、この機能をマイクロコン
ピュータが出力したアドレスと命令メモリから読み込ま
れた命令をトレースメモリに書き込むことによって実現
されていた。

ところが、この方法では実行されない命令が、実行され
た命令と同様にトレースされ、プログラムのデバッグ効
率を低下させるという欠点があった。

本発明は、かかる点に鑑み、効果的なデバッグ装置を簡
単な回路で実現することを可能にする命令先読み回路を
提供することを目的とする。

問題点を解決するための手段 本発明は、先読みした命令をファーストイン・ファース
トアウト方式で保持する命令キューと、次に先読みする
命令のアドレスを保持する先読みカウンタと、デコード
する命令の一部または全部を保持する命令レジスタと、
次にデコードする命令のアドレスを保持する命令ポイン
タと、命令先読み禁止フラグと、前記命令先読み禁止フ
ラグが“１＃の時、一命令実行毎に前記命令キューの内
容を無効にするキューフラッシュ信号と、前記命令ポイ
ンタの内容を前記先読みカウンタにロードする先読みカ
ウンタロード信号を生成する命令デコーダとを備えた命
令先読み制御回路である。

作　　　用 本発明は前記した構成により、命令先読み禁止フラグが
１”の時、一命令実行毎に次の命令をフェッチすること
になり、常に実行される命令の先頭アドレスが外部に出
力され、実行されない命令の先頭アドレスが外部に出力
されることはない。

従って、本発明の命令先読み制御回路を内蔵したマイク
ロコンピュータのデバッグ装置は、マイクロコンピュー
タが出力する命令アドレスと指定された命令のアドレス
を比較し、両者の値が一致したときにマイクロコンピュ
ータに対して割り込み信号を入力することによってブレ
ークポイント機能を実現することができる。

実施例 第１図は本発明の命令先読み制御回路の一実施例のブロ
ック図である。第１図において・１は先読みした命令を
ファーストイン・ファーストアウト方式で保持する命令
キュー（以下ＩＱと略記する）であり、２は次に先読み
する命令のアドレスを保持する先読みカウンタ（以下Ｐ
ＦＣと略記する）であり、３はデコードする命令の一部
または全部を保持する命令レジスタ（以下ＩＲと略記す
る）であり、４は次にデコードする命令のアドレスを保
持する命令ポインタ（以下ＩＰと略記する）であり、６
０は命令先読み禁止フラグであシ、６はＩＲｓの内容の
デコード終了毎ｉ、ＬＱ１の先頭に保持されているデー
タをＩｎ２にロードすることを要求するネクスト信号５
１を生成し、命令先読み禁止フラグｅＯが′１＃の時、
−命令の実行終了毎にＩＱｌの内容を無効にするキュー
フラッシュ信号５２と、ＩＦ５の内容をＰＦＣ２にロー
ドする先読みカウンタロード信号６３を生成し、分岐命
令をデコードするときにはＩＦ５に分岐先のアドレスを
ロードする命令ポインタロード信号５４と、先読みカウ
ンタロード信号５３を生成する命令デコーダであり、６
は命令先読み禁止フラグ６ｏが１”であり、ネクスト信
号５１がアクティブであり、ＩＱｌの内容が空であるこ
とを示すエンプティ信号１２がアクティブのときと、命
令先読み禁止フラグ６ｏが“０”であり、工Ｑ１−に次
に先読みする命令を格納する領域があることを示すノッ
トフル信号１１がアクティブのときに、命令先読み要求
信号６１を生成する先読み制御回路であり、７はネクス
ト信号６１がアクティブであり、エンプティ信号１２が
インアクティブのとき工Ｑ１の先頭に保持されているデ
ータをＩＲａにロードする命令レジスタロード信号７１
と、命令デコーダ６にデコードを許可するデコード許可
信号７２を生成するデコード制御回路であり、８は先読
み制御回路６からの先読み要求と命令実行ユニット９か
らのリード・ライト要求を調停してメモリ１ｏのリード
・ライトを行なうバス制御回路である。

以上のように構成された本実施例の命令先読み制御回路
について、以下その動作について説明する。尚本実施例
では、−回の先読みでフェッチされる命令のサイズは４
バイトであり、Ｉｎ２のサイズは２バイトであり、−命
令のサイズは２の整数倍である。

まず、命令先読み禁止フラグ６０が“０＃のときの動作
であるが、この時の動作は従来の命令先読み制御回路の
動作とまったく同様であるのでその説明を省略する。

次に、命令先読み禁止フラグ６ｏが１′のときの動作に
ついて説明する。

初期状態は工Ｑ１は空であり、ネクスト信号６１がアク
ティブであり、ＰＦＣ２とＩＰａは共に次に実行する命
令のアドレスを示していると仮定する。この時、ネクス
ト信号６１とエンプティ信号１２は共にアクティブであ
るから、先読み制御回路６は命令先読み要求信号６１を
アクティブにし、パス制御回路８は命令実行ユニット９
がバスを使用しなくなるまで待った後、ＰＦＣ２が示す
アドレスを出力してメモリ１ｏから命令を４バイトフエ
ツチしてＩＱｌに格納し、先読みカウンタインクリメン
ト信号８１を出力して、ＰＦＣ２の内容を４バイトイン
クリメントする。命令がフェッチされるとエンプティ信
号１２はインアクティブになるから、デコード制御回路
７は命令レジスタロード信号７１を出力して、ＸＱｌに
格納された命令の先頭の２バイトをＩｎ２にロードした
後、デコード許可信号７２をアクティブにするとともに
命令ポインタインクリメント信号７３を出力してＩＦ５
の内容を２バイトインクリメントする。ここで第一の場
合として、今デコードして実行しようとしている命令が
２バイト命令のときの動作について説明する。命令デコ
ーダ５はデコード許可信号７２がアクティブになると、
先ずネクスト信号５１をインアクティブにし、次にＩｎ
２のデータをデコードして命令実行に必要な制御信号を
生成して命令を実行した後、先読みカウンタロード信号
５３を出力して次に実行する命令のアドレスをＰＦＣ２
にロードし、キューフラッシュ信号５２を出力し、最後
に再びネクスト信号５１をアクティブにする。先読み制
御回路６はキューフラッシュ号６２が出力された時点で
命令キュークリア信号６２を出力して工Ｑ１をクリアし
て初期状態と同じ状態になり、再び次に実行する命令の
先頭アドレスから４バイトの命令をフェッチして同様の
ことを繰９返す。

次に第二の場合として、今デコードして実行しようとし
ている命令が４バイト命令のときの動作について説明す
る。命令デコーダ５はデコード許可信号子２がアクティ
ブになると、先ずネクスト信号６１をインアクティブに
し、次にＩｎ２のデータをデコードして命令実行に必要
な制御信号を生成した後、再びネクスト信号６１をアク
ティブにする。この時ＩＱ１にはまだ命令の残り２バイ
トが格納されているから、エンプティ信号１２はインア
クティブであシ、デコード制御回路７はデコード許可信
号７２をインアクティブにした後、命令レジスタロード
信号７１を出力して、ＩＱｌに格納された命令の残りの
２バイトをＩｎ２にロードした後、再びデコード許可信
号７２をアクティブにするとともに命令ポインタインク
リメント信号７３を出力してＩＦ５の内容を２バイトイ
ンクリメントする。この時点でＩＦ５は次に実行する命
令のアドレスを示している。命令デコーダ５はデコード
許可信号７２がアクティブになると、先ずネクスト信号
６１をインアクティブにし、次にＩＲｓに格納された残
りの２バイトをデコードして命令実行に必要な制御信号
を生成して命令の実行を完了した後、先読みカウンタロ
ード信号５３を出力して次に実行する命令のアドレスを
Ｐ　Ｆｅ２にロードし、キューフラッシュ信号５２を出
力し、最後に再びネクスト信号５１をアクティブにする
。

先読み制御回路６はキューフラッシュ号５２が出力され
た時点で命令キュークリア信号６２を出力して工Ｑ１を
クリアして初期状態と同じ状態になり、再び次に実行す
る命令の先頭アドレスから４バイトの命令をフェッチし
て同様のことを繰り返す。

次に第三の場合として、今デコードして実行しようとし
ている命令が６バイト命令のときの動作について説明す
る。命令デコーダ５は、第二の場合と同様に最初の２バ
イトと次の２バイトをデコードして命令実行に必要な制
御信号を生成した後、再びネクスト信号５１をアクティ
ブにする。この時ＩＱ１の内容は空であるから、エンプ
ティ信号１２はアクティブであり、先読み制御回路６は
命令先読み要求信号６１をアクティブにし、バス制御回
路８は命令実行ユニット９がバスを使用しなくなるまで
待った後、ＰＦＣ２が示す残りの２バイトの命令が格納
されているアドレスから命令を４バイトフエツチして工
Ｑ１に格納し、先読みカウンタインクリメント信号８１
を出力して、ＰＦＣ２の内容を４バイトインクリメント
する。命令がフェッチされるとエンプティ信号１２はイ
ンアクティブになるから、デコード制御回路７は命令レ
ジスタロード信号７１を出力して、工Ｑ１に格納された
命令の先頭の２バイト、すなわち今実行している命令の
最後の２バイトをＩｎ２にロードした後、デコード許可
信号７２をアクティブにするとともに命令ポインタイン
クリメント信号７３を出力してＩＦ５の内容を２バイト
インクリメントする。この時点でＩＦ５は次に実行する
命令のアドレスを示している。命令デコーダ５はデコー
ド許可信号７２がアクティブになると、先ずネクスト信
号６１をインアクティブにし、次にＩｎ２に格納された
最後の２バイトをデコードして命令実行に必要な制御信
号を生成して命令の実行を完了した後、先読みカウンタ
ロード信号５３を出力して次に実行する命令のアドレス
をＰＦＣ２にロードし、キューフラッシュ信号５２を出
力し、最後に再びネクスト信号５１をアクティブにする
。

先読み制御回路６はキューフラッシュ号５２が出力され
た時点で命令キュークリア信号６２を出力してＩＱｌを
クリアして初期状態と同じ状態になり、再び次に実行す
る命令の先頭アドレスから４バイトの命令をフェッチし
て同様のことを繰り返す。

最後に第四の場合として分岐命令を実行した時の動作に
ついて説明する。命令デコーダ６は、まず分岐先のアド
レスを命令実行ユニット９が計算するのに必要な信号を
生成し、そのアドレスを命令ポインタロード信号６４を
出力してＩＦ５にロードする０次に先読みカウンタロー
ド信号６３を出力してＩＦ５に格納された分岐先のアド
レスをＰＦＣ２にロードするとともにキューフラッシュ
号６２を出力し、最後にネクスト信号６１をアクティブ
にする。先読み制御回路６は、キューフラッシュ号６２
が出力された時点で命令キュークリア信号６２を出力し
てＩＱｌをクリアする。その結果エンプティ信号７１は
アクティブになり、再び先読み要求信号６１はアクティ
ブになる。この時命令実行ユニット９はバスを使用して
いないから、ＩＱｌには分岐先の命令がフェッチされ、
命令の７エツチが完了してエンプティ信号１２がアクテ
ィブになりしだい分岐先の命令がデコードされて実行さ
れる。

以上のように、本実施例によれば、命令先読み禁止フラ
グを設けて、このフラグがセットされていないときは従
来と同じスピードで命令を実行し、このフラグがセット
されているときは、常に命令の実行直前にその先頭アド
レスを外部に出力し、実行されない命令の先頭アドレス
を出力することなくプログラムを実行することができる
。従って、本実施例を内蔵したマイクロコンピュータを
デバッグ時のみこのフラグをセットして使用することに
よって、デバッグ装置のブレークポイント機能−と命令
トレース機能を簡単な回路で実現することができる。

発明の詳細 な説明したように、本発明によれば、命令キューの効果
を失うことなく、効果的なデバッグ装置を簡単な回路で
実現することができるマイクロコンピュータを提供する
ことができ、実用上ひじょうに有益なものである。

【図面の簡単な説明】

第１図は本発明における一実施例の命令先読み制御回路
のブロック図、第２図は従来の命令先読み制御回路のブ
ロック図、第３図は従来のマイクロコンピュザの命令の
７エツチと実行のタイミング図である。 １・・・・・・命令キュー、２・・・・・・先読みカウ
ンタ、３・・・・・・命令レジスタ、４・・・・・・命
令ポインタ、５・・・・・・命令デコーダ、６・・・・
・・先読み制御回路、７・・・・・・デコード制御回路
、６ｏ・・・・・・命令先読み禁止フラグ。

Claims (1)

【特許請求の範囲】
1. 先読みした命令をファーストイン・ファーストアウト方
   式で保持する命令キューと、次に先読みする命令のアド
   レスを保持する先読みカウンタと、デコードする命令の
   一部または全部を保持する命令レジスタと、次にデコー
   ドする命令のアドレスを保持する命令ポインタと、命令
   の先読みを禁止する命令先読み禁止フラグと、前記命令
   レジスタの内容のデコード終了毎に、前記命令キューの
   先頭に保持されているデータを前記命令レジスタにロー
   ドすることを要求するネクスト信号を生成し、前記命令
   先読み禁止フラグが“１”の時、一命令実行毎に前記命
   令キューの内容を無効にするキューフラッシュ信号と、
   前記命令ポインタの内容を前記先読みカウンタにロード
   する先読みカウンタロード信号を生成する命令デコーダ
   と、前記命令先読み禁止フラグが“１”であり、前記ネ
   クスト信号がアクティブであり、前記命令キューの内容
   が空の時と、前記命令先読み禁止フラグが“０”であり
   、前記命令キューに次に先読みする命令を格納する領域
   がある時に、命令先読み要求信号を生成する先読み制御
   回路と、前記ネクスト信号がアクティブであり、前記命
   令キューの内容が空でない時、前記命令キューの先頭に
   保持されているデータを前記命令レジスタにロードする
   命令レジスタロード信号と、前記命令デコーダにデコー
   ドを許可するデコード許可信号を生成するデコード制御
   回路を備えた命令先読み制御回路。