JP2734468B2 - プロセッサ - Google Patents
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- JP2734468B2 JP2734468B2 JP4034380A JP3438092A JP2734468B2 JP 2734468 B2 JP2734468 B2 JP 2734468B2 JP 4034380 A JP4034380 A JP 4034380A JP 3438092 A JP3438092 A JP 3438092A JP 2734468 B2 JP2734468 B2 JP 2734468B2
- Authority
- JP
- Japan
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- instruction
- access
- memory
- register
- processor
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Description
【０００１】
【産業上の利用分野】この発明は、プロセッサに関し、
特にメモリ及びキャッシュメモリを含むシステム用のプ
ロセッサに関する。
特にメモリ及びキャッシュメモリを含むシステム用のプ
ロセッサに関する。
【０００２】
【従来の技術】図５は従来のプロセッサの一例を示すシ
ステム構成図である。図において、１は命令を読み込む
命令読込み手段としての命令フェッチ部、２は命令フェ
ッチ部１で読み込む命令の番地を示す命令フェッチプロ
グラムカウンタ、３は命令ブレークポインタとしての命
令ブレークポイントレジスタ、４は命令フェッチプログ
ラムカウンタ２と命令ブレークポイントレジスタ３を比
較する比較器、５は命令を解読する命令解読手段として
のデコード部、６はデコード部５で解読中の命令の番地
を示すデコードプログラムカウンタ、７はデコード部５
で解読中の命令の命令フェッチプログラムカウンタ２と
命令ブレークポイントレジスタ３の比較結果を示す１ビ
ットレジスタ、８はデータをアクセスするデータアクセ
ス手段としてのオペランドフェッチ部、９はオペランド
フェッチ部８でアクセスするデータを使用する命令の番
地を示すオペランドフェッチプログラムカウンタ、１０
はオペランドフェッチ部８でアクセスするデータを使用
する命令の命令フェッチプログラムカウンタ２と命令ブ
レークポイントレジスタ３の比較結果を示す１ビットレ
ジスタ、１１はオペランドフェッチ部８でアクセスする
データの番地を示すデータ番地指定手段としてのオペラ
ンドレジスタ、１２はデータブレークポインタであるデ
ータブレークポイントレジスタ、１３はデータブレーク
ポイントレジスタ１２とオペランドレジスタ１１を比較
する比較器、１４は演算などを実行する実行部、１５は
実行中の命令の番地を示すプログラムカウンタ、１６は
実行中の命令の命令フェッチプログラムカウンタ２と命
令ブレークポイントレジスタ３の比較結果を示す１ビッ
トレジスタ、１７は実行中の命令のデータブレークポイ
ントレジスタ１２とオペランドレジスタ１１の比較結果
を示す１ビットレジスタ、２０はプロセッサ内部と外部
の情報の流れを制御するバスインターフェース、２１は
命令フェッチ部１、デコード部５、オペランドフェッチ
部８、実行部１４、バスインターフェース２０を含むプ
ロセッサとしてのマイクロプロセッサ、１８は命令、デ
ータを保持するメモリ、１９はメモリ１８の内容の一部
を保持するキャッシュメモリ、２６はメモリ１８，キャ
ッシュメモリ１９を制御するメモリコントローラ、２７
はメモリコントローラ２６がマイクロプロセッサ２１に
出力するアクセス完了信号、２８はキャッシュメモリ１
９がメモリコントローラ２６に出力するヒット信号であ
る。尚、この一例では、上記メモリ１８及びキャッシュ
メモリ１９はマイクロプロセッサ２１に対し外付けで備
えられている。
ステム構成図である。図において、１は命令を読み込む
命令読込み手段としての命令フェッチ部、２は命令フェ
ッチ部１で読み込む命令の番地を示す命令フェッチプロ
グラムカウンタ、３は命令ブレークポインタとしての命
令ブレークポイントレジスタ、４は命令フェッチプログ
ラムカウンタ２と命令ブレークポイントレジスタ３を比
較する比較器、５は命令を解読する命令解読手段として
のデコード部、６はデコード部５で解読中の命令の番地
を示すデコードプログラムカウンタ、７はデコード部５
で解読中の命令の命令フェッチプログラムカウンタ２と
命令ブレークポイントレジスタ３の比較結果を示す１ビ
ットレジスタ、８はデータをアクセスするデータアクセ
ス手段としてのオペランドフェッチ部、９はオペランド
フェッチ部８でアクセスするデータを使用する命令の番
地を示すオペランドフェッチプログラムカウンタ、１０
はオペランドフェッチ部８でアクセスするデータを使用
する命令の命令フェッチプログラムカウンタ２と命令ブ
レークポイントレジスタ３の比較結果を示す１ビットレ
ジスタ、１１はオペランドフェッチ部８でアクセスする
データの番地を示すデータ番地指定手段としてのオペラ
ンドレジスタ、１２はデータブレークポインタであるデ
ータブレークポイントレジスタ、１３はデータブレーク
ポイントレジスタ１２とオペランドレジスタ１１を比較
する比較器、１４は演算などを実行する実行部、１５は
実行中の命令の番地を示すプログラムカウンタ、１６は
実行中の命令の命令フェッチプログラムカウンタ２と命
令ブレークポイントレジスタ３の比較結果を示す１ビッ
トレジスタ、１７は実行中の命令のデータブレークポイ
ントレジスタ１２とオペランドレジスタ１１の比較結果
を示す１ビットレジスタ、２０はプロセッサ内部と外部
の情報の流れを制御するバスインターフェース、２１は
命令フェッチ部１、デコード部５、オペランドフェッチ
部８、実行部１４、バスインターフェース２０を含むプ
ロセッサとしてのマイクロプロセッサ、１８は命令、デ
ータを保持するメモリ、１９はメモリ１８の内容の一部
を保持するキャッシュメモリ、２６はメモリ１８，キャ
ッシュメモリ１９を制御するメモリコントローラ、２７
はメモリコントローラ２６がマイクロプロセッサ２１に
出力するアクセス完了信号、２８はキャッシュメモリ１
９がメモリコントローラ２６に出力するヒット信号であ
る。尚、この一例では、上記メモリ１８及びキャッシュ
メモリ１９はマイクロプロセッサ２１に対し外付けで備
えられている。
【０００３】従来のプロセッサの動作は次のとおりであ
る。マイクロプロセッサ２１はメモリ１８や図示しない
その他の周辺機器と情報を授受して処理を行なう。メモ
リ１８のアクセス速度は通常マイクロプロセッサ２１の
処理速度より遅いため、メモリコントローラ２６はメモ
リ１８の内容の一部をよりアクセス速度の速いキャッシ
ュメモリ１９に保持する。プログラムやシステムの開発
の時、プログラムの途中や特定のデータのアクセスによ
ってユーザプログラムを停止し、デバグを行なう。この
ため従来のプロセッサでは命令ブレークポインタとして
の命令ブレークポイントレジスタ３と、データブレーク
ポインタとしてのデータブレークポイントレジスタ１２
をもつ。ユーザプログラムにおける停止させたい番地を
命令ブレークポイントレジスタ３にセットする。またユ
ーザプログラムにおいて読み出しまたは書き込みされた
ときに停止させたい番地をデータブレークポイントレジ
スタ１２にセットする。
る。マイクロプロセッサ２１はメモリ１８や図示しない
その他の周辺機器と情報を授受して処理を行なう。メモ
リ１８のアクセス速度は通常マイクロプロセッサ２１の
処理速度より遅いため、メモリコントローラ２６はメモ
リ１８の内容の一部をよりアクセス速度の速いキャッシ
ュメモリ１９に保持する。プログラムやシステムの開発
の時、プログラムの途中や特定のデータのアクセスによ
ってユーザプログラムを停止し、デバグを行なう。この
ため従来のプロセッサでは命令ブレークポインタとして
の命令ブレークポイントレジスタ３と、データブレーク
ポインタとしてのデータブレークポイントレジスタ１２
をもつ。ユーザプログラムにおける停止させたい番地を
命令ブレークポイントレジスタ３にセットする。またユ
ーザプログラムにおいて読み出しまたは書き込みされた
ときに停止させたい番地をデータブレークポイントレジ
スタ１２にセットする。
【０００４】従来のプロセッサにおけるプログラム実行
の動作は次のとおりである。プログラムの番地がマイク
ロプロセッサ２１の命令フェッチ部１の命令フェッチプ
ログラムカウンタ２にセットされる。命令フェッチ部１
はバスインターフェース２０に番地を通知し、バスイン
ターフェース２０はメモリコントローラ２６に該当番地
の読出しを指示する。メモリコントローラ２６は該当番
地がキャッシュメモリ１９内部に存在するか否かを判定
する。具体的には番地をキャッシュメモリ１９に与える
と、該当番地の情報をキャッシュメモリ１９が保持して
いるときはヒット信号２８を出力し、保持していないと
きはヒット信号２８を出力しない。該当番地がキャッシ
ュメモリ１９内部に存在する場合、メモリコントローラ
２６はメモリ１８に対して該当番地の読出しを行なわ
ず、キャッシュメモリ１９内部の命令を読み出す。この
場合アクセス完了信号２７は最短時間で出力する。該当
番地がキャッシュメモリ１９内部に存在しない場合、メ
モリコントローラ２６はメモリ１８に対して該当番地の
読出しを行ない、必要に応じてキャッシュメモリ１９の
内容を更新する。この場合アクセス完了信号２７は最短
時間でなく必要な時間を経て出力される。また命令フェ
ッチプログラムカウンタ２と命令ブレークポイントレジ
スタ３を比較器４で比較する。命令フェッチ部１の命令
フェッチプログラムカウンタ２の値はデコード部５のデ
コードプログラムカウンタ６へ、比較器４の比較結果は
１ビットレジスタ７へ、メモリコントローラ２６の読み
出した命令はバスインターフェース２０経由でデコード
部５へ与えられる。
の動作は次のとおりである。プログラムの番地がマイク
ロプロセッサ２１の命令フェッチ部１の命令フェッチプ
ログラムカウンタ２にセットされる。命令フェッチ部１
はバスインターフェース２０に番地を通知し、バスイン
ターフェース２０はメモリコントローラ２６に該当番地
の読出しを指示する。メモリコントローラ２６は該当番
地がキャッシュメモリ１９内部に存在するか否かを判定
する。具体的には番地をキャッシュメモリ１９に与える
と、該当番地の情報をキャッシュメモリ１９が保持して
いるときはヒット信号２８を出力し、保持していないと
きはヒット信号２８を出力しない。該当番地がキャッシ
ュメモリ１９内部に存在する場合、メモリコントローラ
２６はメモリ１８に対して該当番地の読出しを行なわ
ず、キャッシュメモリ１９内部の命令を読み出す。この
場合アクセス完了信号２７は最短時間で出力する。該当
番地がキャッシュメモリ１９内部に存在しない場合、メ
モリコントローラ２６はメモリ１８に対して該当番地の
読出しを行ない、必要に応じてキャッシュメモリ１９の
内容を更新する。この場合アクセス完了信号２７は最短
時間でなく必要な時間を経て出力される。また命令フェ
ッチプログラムカウンタ２と命令ブレークポイントレジ
スタ３を比較器４で比較する。命令フェッチ部１の命令
フェッチプログラムカウンタ２の値はデコード部５のデ
コードプログラムカウンタ６へ、比較器４の比較結果は
１ビットレジスタ７へ、メモリコントローラ２６の読み
出した命令はバスインターフェース２０経由でデコード
部５へ与えられる。
【０００５】デコード部５は与えられた命令をデコード
する。デコード部５のデコードプログラムカウンタ６は
オペランドフェッチ部８のオペランドフェッチカウンタ
９へ、１ビットレジスタ７の値は１ビットレジスタ１０
へ、デコード部５で解読された命令の情報はオペランド
フェッチ部８へ与えられる。この情報のうち命令が使用
するデータあるいは命令の結果を格納するアドレスはオ
ペランドレジスタ１１にセットされる。
する。デコード部５のデコードプログラムカウンタ６は
オペランドフェッチ部８のオペランドフェッチカウンタ
９へ、１ビットレジスタ７の値は１ビットレジスタ１０
へ、デコード部５で解読された命令の情報はオペランド
フェッチ部８へ与えられる。この情報のうち命令が使用
するデータあるいは命令の結果を格納するアドレスはオ
ペランドレジスタ１１にセットされる。
【０００６】オペランドフェッチ部８は命令が使用する
データのアドレスをバスインタフェース２０に通知し、
バスインターフェース２０はメモリコントローラ２６に
該当番地の読出しを指示する。メモリコントローラ２６
は該当番地がキャッシュメモリ１９内部に存在するか否
かを判定する。具体的には番地をキャッシュメモリ１９
に与えると、該当番地の情報をキャッシュメモリ１９が
保持しているときはヒット信号２８を出力し、保持して
いないときはヒット信号２８を出力しない。該当番地が
キャッシメモリ１９内部に存在する場合、メモリコント
ローラ２６はメモリ１８に対して該当番地の読出しを行
なわず、キャッシュメモリ１９内部の命令を読み出す。
この場合アクセス完了信号２７は最短時間で出力する。
該当番地がキャッシュメモリ１９内部に存在しない場
合、メモリコントローラ２６はメモリ１８に対して該当
番地の読出しを行ない、必要に応じてキャッシュメモリ
１９の内容を更新する。この場合アクセス完了信号２７
は最短時間でなく必要な時間を経て出力される。またオ
ペランドレジスタ１１とデータブレークポイントレジス
タ１２を比較器１３で比較する。オペランドフェッチ部
８のオペランドフェッチプログラムカウンタ９は実行部
１４のプログラムカウンタ１５へ、１ビットレジスタ１
０は１ビットレジスタ１６へ、比較器１３の比較結果は
１ビットレジスタ１７へ、デコード部５で解読された命
令の情報と、バスインターフェース２０の制御によりメ
モリコントローラ２６で読み出されたデータは、実行部
１４へ与えられる。
データのアドレスをバスインタフェース２０に通知し、
バスインターフェース２０はメモリコントローラ２６に
該当番地の読出しを指示する。メモリコントローラ２６
は該当番地がキャッシュメモリ１９内部に存在するか否
かを判定する。具体的には番地をキャッシュメモリ１９
に与えると、該当番地の情報をキャッシュメモリ１９が
保持しているときはヒット信号２８を出力し、保持して
いないときはヒット信号２８を出力しない。該当番地が
キャッシメモリ１９内部に存在する場合、メモリコント
ローラ２６はメモリ１８に対して該当番地の読出しを行
なわず、キャッシュメモリ１９内部の命令を読み出す。
この場合アクセス完了信号２７は最短時間で出力する。
該当番地がキャッシュメモリ１９内部に存在しない場
合、メモリコントローラ２６はメモリ１８に対して該当
番地の読出しを行ない、必要に応じてキャッシュメモリ
１９の内容を更新する。この場合アクセス完了信号２７
は最短時間でなく必要な時間を経て出力される。またオ
ペランドレジスタ１１とデータブレークポイントレジス
タ１２を比較器１３で比較する。オペランドフェッチ部
８のオペランドフェッチプログラムカウンタ９は実行部
１４のプログラムカウンタ１５へ、１ビットレジスタ１
０は１ビットレジスタ１６へ、比較器１３の比較結果は
１ビットレジスタ１７へ、デコード部５で解読された命
令の情報と、バスインターフェース２０の制御によりメ
モリコントローラ２６で読み出されたデータは、実行部
１４へ与えられる。
【０００７】１ビットレジスタ１６と、１ビットレジス
タ１７が１でなければ、実行部１４はデコード部５で解
読された命令の情報と、バスインターフェース２０経由
で読み出されたデータを用いて命令を実行する。オペラ
ンドフェッチ部８は命令の結果を格納するアドレスをバ
スインターフェース２０に通知し、バスインターフェー
ス２０はメモリコントローラ２６に該当番地への書き込
みを指示する。メモリコントローラ２６は必要に応じて
キャッシュメモリ１９とメモリ１８の内容を更新する。
タ１７が１でなければ、実行部１４はデコード部５で解
読された命令の情報と、バスインターフェース２０経由
で読み出されたデータを用いて命令を実行する。オペラ
ンドフェッチ部８は命令の結果を格納するアドレスをバ
スインターフェース２０に通知し、バスインターフェー
ス２０はメモリコントローラ２６に該当番地への書き込
みを指示する。メモリコントローラ２６は必要に応じて
キャッシュメモリ１９とメモリ１８の内容を更新する。
【０００８】命令フェッチプログラムカウンタ２はプロ
グラムが逐次的に実行される場合、命令フェッチプログ
ラムカウンタ２の値は順次増加し、又は命令によって新
たな値がセットされる。命令フェッチ部１、デコード部
５、オペランドフェッチ部８、実行部１４、バスインタ
ーフェース２０は並列又は逐次的にプログラムを処理す
る。
グラムが逐次的に実行される場合、命令フェッチプログ
ラムカウンタ２の値は順次増加し、又は命令によって新
たな値がセットされる。命令フェッチ部１、デコード部
５、オペランドフェッチ部８、実行部１４、バスインタ
ーフェース２０は並列又は逐次的にプログラムを処理す
る。
【０００９】実行部１４において１ビットレジスタ１６
又は、１ビットレジスタ１７が１であれば実行部１４は
命令の実行を止め、デバグ用のルーチンの番地を命令フ
ェッチプログラムカウンタ２にセットする。このときデ
コード部５、オペランドフェッチ部８、実行部１４の情
報は無視される。ユーザはデバグ用のルーチンを用いて
デバグを行なう。このとき１ビットレジスタ１６や、１
ビットレジスタ１７を参照して、停止要因が命令である
かデータであるかを知ることができる。
又は、１ビットレジスタ１７が１であれば実行部１４は
命令の実行を止め、デバグ用のルーチンの番地を命令フ
ェッチプログラムカウンタ２にセットする。このときデ
コード部５、オペランドフェッチ部８、実行部１４の情
報は無視される。ユーザはデバグ用のルーチンを用いて
デバグを行なう。このとき１ビットレジスタ１６や、１
ビットレジスタ１７を参照して、停止要因が命令である
かデータであるかを知ることができる。
【００１０】なおキャッシュメモリ１９は命令のみを保
持するタイプのものや、命令とデータを区別せずに保持
するタイプ、命令とデータを別々に保持するタイプなど
がある。ここでは命令とデータを区別せずに保持するタ
イプ、命令とデータを別々に保持するタイプを想定して
いるが、キャッシュメモリ１９として命令のみを保持す
るタイプのものを想定する場合、オペランドフェッチ部
８における読み出しや書き込みの時はメモリコントロー
ラ２６は必ずメモリ１８をアクセスし、キャッシュメモ
リ１９へはアクセスしない。
持するタイプのものや、命令とデータを区別せずに保持
するタイプ、命令とデータを別々に保持するタイプなど
がある。ここでは命令とデータを区別せずに保持するタ
イプ、命令とデータを別々に保持するタイプを想定して
いるが、キャッシュメモリ１９として命令のみを保持す
るタイプのものを想定する場合、オペランドフェッチ部
８における読み出しや書き込みの時はメモリコントロー
ラ２６は必ずメモリ１８をアクセスし、キャッシュメモ
リ１９へはアクセスしない。
【００１１】
【発明が解決しようとする課題】従来のプロセッサは以
上のように構成されていたので、キャッシュメモリ１９
の内容はそのキャッシュメモリ１９の方式により順次更
新されるが、デバグ対象の命令やデータがキャッシュメ
モリ１９に存在するかメモリ１８に存在するかを簡単に
知る手段がなかった。このためプログラムやシステムの
デバグ時にキャッシュメモリ１９の効果を詳細に調整す
ることは困難であった。つまり、キャッシュメモリ１９
にはアクセス回数が多く、使用頻度が高い命令又はデー
タとアクセス回数の少ない命令又はデータとが記憶され
ているが、キャッシュメモリ１９に使用頻度の高い命令
又はデータを記憶して、ロックした方が、その命令又は
データを短時間でアクセスでき、全体としてみた場合、
アクセス時間を短縮できる。しかし、従来では読出した
命令又はデータがキャッシュメモリ１９に存在したの
か、メモリ１８に存在したのかを知ることはできず、従
って特定の命令又はデータのキャッシュメモリ１９から
のアクセス回数を知ることはできず、使用頻度の高い命
令又はデータをキャッシュメモリ１９にロックできなか
った。ここで、ロックとは、キャッシュメモリ１９の内
容の更新を停止し、当該時点にキャッシュメモリ１９内
に存在する命令又はデータを長期間保存することをい
う。
上のように構成されていたので、キャッシュメモリ１９
の内容はそのキャッシュメモリ１９の方式により順次更
新されるが、デバグ対象の命令やデータがキャッシュメ
モリ１９に存在するかメモリ１８に存在するかを簡単に
知る手段がなかった。このためプログラムやシステムの
デバグ時にキャッシュメモリ１９の効果を詳細に調整す
ることは困難であった。つまり、キャッシュメモリ１９
にはアクセス回数が多く、使用頻度が高い命令又はデー
タとアクセス回数の少ない命令又はデータとが記憶され
ているが、キャッシュメモリ１９に使用頻度の高い命令
又はデータを記憶して、ロックした方が、その命令又は
データを短時間でアクセスでき、全体としてみた場合、
アクセス時間を短縮できる。しかし、従来では読出した
命令又はデータがキャッシュメモリ１９に存在したの
か、メモリ１８に存在したのかを知ることはできず、従
って特定の命令又はデータのキャッシュメモリ１９から
のアクセス回数を知ることはできず、使用頻度の高い命
令又はデータをキャッシュメモリ１９にロックできなか
った。ここで、ロックとは、キャッシュメモリ１９の内
容の更新を停止し、当該時点にキャッシュメモリ１９内
に存在する命令又はデータを長期間保存することをい
う。
【００１２】本発明は、上記のような問題点を解決する
ためになされたもので、デバグ対象の命令やデータがキ
ャッシュメモリ１９に存在するかメモリ１８に存在する
かを簡単に知る手段を提供し、プログラムやシステムの
デバグ時にキャッシュメモリ１９の効果の詳細な調整を
容易にすることができるプロセッサを得ることを目的と
している。
ためになされたもので、デバグ対象の命令やデータがキ
ャッシュメモリ１９に存在するかメモリ１８に存在する
かを簡単に知る手段を提供し、プログラムやシステムの
デバグ時にキャッシュメモリ１９の効果の詳細な調整を
容易にすることができるプロセッサを得ることを目的と
している。
【００１３】
【課題を解決するための手段】本発明に係るプロセッサ
は、メモリ及びこのメモリのキャッシュメモリを内蔵又
は外部に接続、又は内蔵かつ外部に接続し、デバグ機能
としての特定番地の命令を実行したときにデバグルーチ
ンへ制御を移す為の命令やデータのブレークポインタを
持つプロセッサにおいて、ユーザがアクセス可能で、か
つ、プロセッサの外部へのアクセスが最短時間（最小カ
ウント数又は最小サイクル数）で行なわれたか否かに応
じて所定値（「０」又は「１」）がセットされるビット
を有するレジスタ（１ビットレジスタ２４，２５）を備
えたものである。 また、プロセッサの外部へのアクセス
が必要とした時間をカウントするカウンタ３１と、上記
最短時間を示すプリセット値を保持するレジスタ３２
と、カウンタ値とプリセット値を比較してプリセット値
よりカウンタ値が大きくなったときに、プロセッサの外
部へのアクセスが最短時間で行なわれなかったことを示
す所定値（「１」）を上記ユーザがアクセス可能なレジ
スタのビットにセットする比較手段（アクセスコントロ
ーラ２９）とを備えるようにした。 さらに、プロセッサ
の外部へのアクセスが必要とした時間をカウントするカ
ウンタ３１を備え、上記ユーザがアクセス可能なレジス
タは、さらに、上記カウンタ３１の値がセットされるビ
ットを有するものとした。
は、メモリ及びこのメモリのキャッシュメモリを内蔵又
は外部に接続、又は内蔵かつ外部に接続し、デバグ機能
としての特定番地の命令を実行したときにデバグルーチ
ンへ制御を移す為の命令やデータのブレークポインタを
持つプロセッサにおいて、ユーザがアクセス可能で、か
つ、プロセッサの外部へのアクセスが最短時間（最小カ
ウント数又は最小サイクル数）で行なわれたか否かに応
じて所定値（「０」又は「１」）がセットされるビット
を有するレジスタ（１ビットレジスタ２４，２５）を備
えたものである。 また、プロセッサの外部へのアクセス
が必要とした時間をカウントするカウンタ３１と、上記
最短時間を示すプリセット値を保持するレジスタ３２
と、カウンタ値とプリセット値を比較してプリセット値
よりカウンタ値が大きくなったときに、プロセッサの外
部へのアクセスが最短時間で行なわれなかったことを示
す所定値（「１」）を上記ユーザがアクセス可能なレジ
スタのビットにセットする比較手段（アクセスコントロ
ーラ２９）とを備えるようにした。 さらに、プロセッサ
の外部へのアクセスが必要とした時間をカウントするカ
ウンタ３１を備え、上記ユーザがアクセス可能なレジス
タは、さらに、上記カウンタ３１の値がセットされるビ
ットを有するものとした。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【作用】ユーザがアクセス可能なレジスタのビットに
は、プロセッサの外部へのアクセスが最短時間で行なわ
れた場合、例えば所定値として「０」がセットされる。
ユーザは、デバグ時にこのビットの値を見て、デバグ対
象の命令やデータがキャッシュメモリに存在するか、又
はメモリに存在するか、を知ることができる。 また、比
較手段は、カウンタ値とプリセット値を比較して、プリ
セット値よりカウンタ値が大きくなったときに、プロセ
ッサの外部へのアクセスが最短時間で行なわれなかった
ことを示す所定値として例えば「１」を上記レジスタの
ビットにセットする。このため、ユーザはデバグ時にこ
のビットの値「１」を見て、デバグ対象の命令やデータ
がメモリに存在することを知ることができ、また、ビッ
トの値が「０」であれば、デバグ対象の命令やデータが
キャッシュメモリに存在することを知ることができる。
さらに、ユーザがアクセス可能なレジスタを、カウンタ
３１の値がセットされるビットを有するものとしたの
で、ユーザは、ブレーク発生時のアクセスに要したサイ
クル数を知ることができる。
は、プロセッサの外部へのアクセスが最短時間で行なわ
れた場合、例えば所定値として「０」がセットされる。
ユーザは、デバグ時にこのビットの値を見て、デバグ対
象の命令やデータがキャッシュメモリに存在するか、又
はメモリに存在するか、を知ることができる。 また、比
較手段は、カウンタ値とプリセット値を比較して、プリ
セット値よりカウンタ値が大きくなったときに、プロセ
ッサの外部へのアクセスが最短時間で行なわれなかった
ことを示す所定値として例えば「１」を上記レジスタの
ビットにセットする。このため、ユーザはデバグ時にこ
のビットの値「１」を見て、デバグ対象の命令やデータ
がメモリに存在することを知ることができ、また、ビッ
トの値が「０」であれば、デバグ対象の命令やデータが
キャッシュメモリに存在することを知ることができる。
さらに、ユーザがアクセス可能なレジスタを、カウンタ
３１の値がセットされるビットを有するものとしたの
で、ユーザは、ブレーク発生時のアクセスに要したサイ
クル数を知ることができる。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【実施例】本発明に係るプロセッサの一実施例を図１に
示す。図中、図５と同じものは同一符号を付して説明を
省略する。図において、２８はプロセッサとしてのマイ
クロプロセッサ２１の外部に接続されたキャッシュメモ
リ１９よりメモリコントローラ２６に出力されるヒット
信号で、本実施例では、このヒット信号２８がマイクロ
プロセッサ２１のバスインターフェース２０にも入力端
子３０（第４の発明）を介して入力される。２２はデコ
ード部５に新たに設けられた１ビットレジスタ、２３は
オペランドフェッチ部８に新たに設けられた１ビットレ
ジスタ、２４は実行部１４に新たに設けられたユーザが
アクセス可能な１ビットレジスタで、バスインターフェ
ース２０及び１ビットレジスタ２２，２３を介してヒッ
ト信号２８を入力されるとともに、命令ブレーク発生時
にその命令がキャッシュメモリ１９に存在するか上記メ
モリ１８に存在するかを示すものである（第１の発
明）。２５は実行部１４に新たに設けられたユーザがア
クセス可能な１ビットレジスタで、バスインターフェー
ス２０を介してヒット信号２８を入力されるとともに、
データブレーク発生時にそのデータがキャッシュメモリ
１９に存在するかメモリ１８に存在するかを示すもので
ある（第２の発明）。又、上記ユーザがアクセス可能な
１ビットレジスタ２４，２５は上記ヒット信号２８に対
応して生成されるビットを有する（第４の発明）。
示す。図中、図５と同じものは同一符号を付して説明を
省略する。図において、２８はプロセッサとしてのマイ
クロプロセッサ２１の外部に接続されたキャッシュメモ
リ１９よりメモリコントローラ２６に出力されるヒット
信号で、本実施例では、このヒット信号２８がマイクロ
プロセッサ２１のバスインターフェース２０にも入力端
子３０（第４の発明）を介して入力される。２２はデコ
ード部５に新たに設けられた１ビットレジスタ、２３は
オペランドフェッチ部８に新たに設けられた１ビットレ
ジスタ、２４は実行部１４に新たに設けられたユーザが
アクセス可能な１ビットレジスタで、バスインターフェ
ース２０及び１ビットレジスタ２２，２３を介してヒッ
ト信号２８を入力されるとともに、命令ブレーク発生時
にその命令がキャッシュメモリ１９に存在するか上記メ
モリ１８に存在するかを示すものである（第１の発
明）。２５は実行部１４に新たに設けられたユーザがア
クセス可能な１ビットレジスタで、バスインターフェー
ス２０を介してヒット信号２８を入力されるとともに、
データブレーク発生時にそのデータがキャッシュメモリ
１９に存在するかメモリ１８に存在するかを示すもので
ある（第２の発明）。又、上記ユーザがアクセス可能な
１ビットレジスタ２４，２５は上記ヒット信号２８に対
応して生成されるビットを有する（第４の発明）。
【００２８】動作は次のとおりである。命令フェッチ部
１はバスインターフェース２０に先頭番地を通知し、バ
スインターフェース２０はメモリコントローラ２６に該
当番地の読出しを指示する。メモリコントローラ２６は
該当番地がキャッシュメモリ１９内部に存在するか否か
を判定するとともに、キャッシュメモリ１９より発生さ
れる判定結果であるヒット信号２８をバスインターフェ
ース２０経由でデコード部５の１ビットレジスタ２２に
供給する。１ビットレジスタ２２のビットはこのヒット
信号２８に応じて生成される。
１はバスインターフェース２０に先頭番地を通知し、バ
スインターフェース２０はメモリコントローラ２６に該
当番地の読出しを指示する。メモリコントローラ２６は
該当番地がキャッシュメモリ１９内部に存在するか否か
を判定するとともに、キャッシュメモリ１９より発生さ
れる判定結果であるヒット信号２８をバスインターフェ
ース２０経由でデコード部５の１ビットレジスタ２２に
供給する。１ビットレジスタ２２のビットはこのヒット
信号２８に応じて生成される。
【００２９】デコード部５は与えられた命令をデコード
する。このとき１ビットレジスタ２２の値がオペランド
フェッチ部８の１ビットレジスタ２３に供給される。オ
ペランドフェッチ部８は命令が使用するデータのアドレ
スをバスインターフェース２０に通知し、バスインター
フェース２０はメモリコントローラ２６に該当番地の読
出しを指示する。メモリコントローラ２６は該当番地が
キャッシュメモリ１９内部に存在するか否かを判定し、
キャッシュメモリ１９の判定結果であるヒット信号２８
をバスインターフェース２０経由で実行部１４の１ビッ
トレジスタ２５に供給する。ここで、１ビットレジスタ
１６と、１ビットレジスタ１７とが０でなければ、実行
部１４はデコード部５で解読された命令の情報と、バス
インターフェース２０で読み出されたデータを用いて命
令を実行する。実行部１４において１ビットレジスタ１
６又は１ビットレジスタ１７が０であれば、実行部１４
は命令の実行を止め、デバグ用のルーチンの番地を命令
フェッチプログラムカウンタ２にセットする。このとき
デコード部５，オペランドフェッチ部８，実行部１４の
情報は無意となる。
する。このとき１ビットレジスタ２２の値がオペランド
フェッチ部８の１ビットレジスタ２３に供給される。オ
ペランドフェッチ部８は命令が使用するデータのアドレ
スをバスインターフェース２０に通知し、バスインター
フェース２０はメモリコントローラ２６に該当番地の読
出しを指示する。メモリコントローラ２６は該当番地が
キャッシュメモリ１９内部に存在するか否かを判定し、
キャッシュメモリ１９の判定結果であるヒット信号２８
をバスインターフェース２０経由で実行部１４の１ビッ
トレジスタ２５に供給する。ここで、１ビットレジスタ
１６と、１ビットレジスタ１７とが０でなければ、実行
部１４はデコード部５で解読された命令の情報と、バス
インターフェース２０で読み出されたデータを用いて命
令を実行する。実行部１４において１ビットレジスタ１
６又は１ビットレジスタ１７が０であれば、実行部１４
は命令の実行を止め、デバグ用のルーチンの番地を命令
フェッチプログラムカウンタ２にセットする。このとき
デコード部５，オペランドフェッチ部８，実行部１４の
情報は無意となる。
【００３０】従来と同様ユーザはデバグ用のルーチンを
用いてデバグを行なう。このとき１ビットレジスタ１６
や、１ビットレジスタ１７を参照して、停止要因が命令
であるかデータであるかを知ることができるのみなら
ず、アクセス可能な１ビットレジスタ２４や、１ビット
レジスタ２５を参照してデバグ対象の命令やデータがキ
ャッシュメモリ１９に存在するかメモリ１８に存在する
かを知ることができる。
用いてデバグを行なう。このとき１ビットレジスタ１６
や、１ビットレジスタ１７を参照して、停止要因が命令
であるかデータであるかを知ることができるのみなら
ず、アクセス可能な１ビットレジスタ２４や、１ビット
レジスタ２５を参照してデバグ対象の命令やデータがキ
ャッシュメモリ１９に存在するかメモリ１８に存在する
かを知ることができる。
【００３１】上記実施例においては、キャッシュメモリ
１９は外付けタイプのものを例示したが、図２に示すよ
うに、キャッシュメモリ１９をマイクロプロセッサ２１
のバスインターフェース２０内に設ける等して、マイク
ロプロセッサ２１に内蔵し、上記１ビットレジスタ２
４，２５のビットは、内蔵された上記キャッシュメモリ
１９より発生されるヒット信号２８に対応して生成され
るように構成しても（第３の発明）、上記実施例と同様
の効果が得られる。
１９は外付けタイプのものを例示したが、図２に示すよ
うに、キャッシュメモリ１９をマイクロプロセッサ２１
のバスインターフェース２０内に設ける等して、マイク
ロプロセッサ２１に内蔵し、上記１ビットレジスタ２
４，２５のビットは、内蔵された上記キャッシュメモリ
１９より発生されるヒット信号２８に対応して生成され
るように構成しても（第３の発明）、上記実施例と同様
の効果が得られる。
【００３２】本発明に係るプロセッサの他の実施例を図
３に示す。図中、図１と同じものは同一の符号を付して
説明を省略する。図において、２１はプロセッサとして
のマイクロプロセッサ、２９はバスインターフェース２
０内に備えられ、マイクロプロセッサ２１の外部へのア
クセス時間をカウントするアクセスコントローラ、２７
はメモリコントローラ２６がマイクロプロセッサ２１に
出力するアクセス完了信号で、本実施例ではこの信号２
７がマイクロプロセッサ２１のバスインターフェース２
０内のアクセスコントローラ２９に入力される。又、上
記実施例と同様に１ビットレジスタ２２〜２４及び１ビ
ットレジスタ２５が設けられ、ユーザがアクセス可能な
１ビットレジスタ２４，２５はマイクロプロセッサ２１
の外部への命令，データアクセスが最短時間で行われた
か否かを示す上記アクセスコントローラ２９の出力を供
給され、この出力に応じて生成されるビットを有する
（第５の発明）。アクセスコントローラ２９はアクセス
開始から上記アクセス完了信号２７が入力されるまでの
カウント数が最短時間を示す最小カウント数又は最小サ
イクル数であるとき０を出力し、カウント数が最短時間
ではないことを示すカウント数（＞最小カウント数）又
はサイクル数（＞最小サイクル数）であるとき１を出力
する。
３に示す。図中、図１と同じものは同一の符号を付して
説明を省略する。図において、２１はプロセッサとして
のマイクロプロセッサ、２９はバスインターフェース２
０内に備えられ、マイクロプロセッサ２１の外部へのア
クセス時間をカウントするアクセスコントローラ、２７
はメモリコントローラ２６がマイクロプロセッサ２１に
出力するアクセス完了信号で、本実施例ではこの信号２
７がマイクロプロセッサ２１のバスインターフェース２
０内のアクセスコントローラ２９に入力される。又、上
記実施例と同様に１ビットレジスタ２２〜２４及び１ビ
ットレジスタ２５が設けられ、ユーザがアクセス可能な
１ビットレジスタ２４，２５はマイクロプロセッサ２１
の外部への命令，データアクセスが最短時間で行われた
か否かを示す上記アクセスコントローラ２９の出力を供
給され、この出力に応じて生成されるビットを有する
（第５の発明）。アクセスコントローラ２９はアクセス
開始から上記アクセス完了信号２７が入力されるまでの
カウント数が最短時間を示す最小カウント数又は最小サ
イクル数であるとき０を出力し、カウント数が最短時間
ではないことを示すカウント数（＞最小カウント数）又
はサイクル数（＞最小サイクル数）であるとき１を出力
する。
【００３３】動作は次のとおりである。尚、以下に示す
動作はアクセスの最短時間を最小サイクル数とした場合
を例示する。命令フェッチ部１はバスインターフェース
２０に先頭番地を通知し、バスインターフェース２０は
メモリコントローラ２６に該当番地の読出しを指示す
る。メモリコントローラ２６は該当番地がキャッシュメ
モリ１９内部に存在するか否かを判定し、該当番地がキ
ャッシュメモリ１９内部に存在する場合はアクセス完了
信号２７を最短時間で出力する。アクセスコントローラ
２９はアクセス開始からアクセス完了信号２７が入力さ
れるまでのカウント数が最小サイクル数であるので１ビ
ットレジスタ２２に対して０を出力する。該当番地がキ
ャッシュメモリ１９内部に存在しない場合はメモリコン
トローラ２６はアクセス完了信号２７をアクセスに必要
な時間で出力する。アクセスコントローラ２９はアクセ
ス開始からアクセス完了信号２７が入力されるまでのカ
ウント数が最小サイクル数でないので１ビットレジスタ
２２に対して１を出力する。
動作はアクセスの最短時間を最小サイクル数とした場合
を例示する。命令フェッチ部１はバスインターフェース
２０に先頭番地を通知し、バスインターフェース２０は
メモリコントローラ２６に該当番地の読出しを指示す
る。メモリコントローラ２６は該当番地がキャッシュメ
モリ１９内部に存在するか否かを判定し、該当番地がキ
ャッシュメモリ１９内部に存在する場合はアクセス完了
信号２７を最短時間で出力する。アクセスコントローラ
２９はアクセス開始からアクセス完了信号２７が入力さ
れるまでのカウント数が最小サイクル数であるので１ビ
ットレジスタ２２に対して０を出力する。該当番地がキ
ャッシュメモリ１９内部に存在しない場合はメモリコン
トローラ２６はアクセス完了信号２７をアクセスに必要
な時間で出力する。アクセスコントローラ２９はアクセ
ス開始からアクセス完了信号２７が入力されるまでのカ
ウント数が最小サイクル数でないので１ビットレジスタ
２２に対して１を出力する。
【００３４】デコード部５は与えられた命令をデコード
する。このとき１ビットレジスタ２２の値がオペランド
フェッチ部８の１ビットレジスタ２３に供給される。オ
ペランドフェッチ部８は命令が使用するデータのアドレ
スをバスインターフェース２０に通知し、バスインター
フェース２０はメモリコントローラ２６に該当番地の読
出しを指示する。メモリコントローラ２６は該当番地が
キャッシュメモリ１９内部に存在するか否かを判定し、
該当番地がキャッシュメモリ１９内部に存在する場合は
アクセス完了信号２７を最短時間で出力する。アクセス
コントローラ２９はアクセス開始からアクセス完了信号
２７が入力されるまでのカウント数が最小サイクル数で
あるので実行部１４の１ビットレジスタ２５に対して０
を出力する。該当番地がキャッシュメモリ１９内部に存
在しない場合はメモリコントローラ２６はアクセス完了
信号２７をアクセスに必要な時間で出力する。アクセス
コントローラ２９はアクセス開始からアクセス完了信号
２７が入力されるまでのカウント数が最小サイクル数で
ないので実行部１４の１ビットレジスタ２５に対して１
を出力する。１ビットレジスタ１６と、１ビットレジス
タ１７とが０でなければ、実行部１４はデコード部５で
解読された命令の情報と、バスインターフェース２０で
読み出されたデータを用いて命令を実行する。又、実行
部１４において１ビットレジスタ１６又は１ビットレジ
スタ１７が０であれば実行部１４は命令の実行を止め、
デバグ用のルーチンの番地を命令フェッチプログラムカ
ウンタ２にセットする。このときデコード部５、オペラ
ンドフェッチ部８、実行部１４の情報は無意となる。
する。このとき１ビットレジスタ２２の値がオペランド
フェッチ部８の１ビットレジスタ２３に供給される。オ
ペランドフェッチ部８は命令が使用するデータのアドレ
スをバスインターフェース２０に通知し、バスインター
フェース２０はメモリコントローラ２６に該当番地の読
出しを指示する。メモリコントローラ２６は該当番地が
キャッシュメモリ１９内部に存在するか否かを判定し、
該当番地がキャッシュメモリ１９内部に存在する場合は
アクセス完了信号２７を最短時間で出力する。アクセス
コントローラ２９はアクセス開始からアクセス完了信号
２７が入力されるまでのカウント数が最小サイクル数で
あるので実行部１４の１ビットレジスタ２５に対して０
を出力する。該当番地がキャッシュメモリ１９内部に存
在しない場合はメモリコントローラ２６はアクセス完了
信号２７をアクセスに必要な時間で出力する。アクセス
コントローラ２９はアクセス開始からアクセス完了信号
２７が入力されるまでのカウント数が最小サイクル数で
ないので実行部１４の１ビットレジスタ２５に対して１
を出力する。１ビットレジスタ１６と、１ビットレジス
タ１７とが０でなければ、実行部１４はデコード部５で
解読された命令の情報と、バスインターフェース２０で
読み出されたデータを用いて命令を実行する。又、実行
部１４において１ビットレジスタ１６又は１ビットレジ
スタ１７が０であれば実行部１４は命令の実行を止め、
デバグ用のルーチンの番地を命令フェッチプログラムカ
ウンタ２にセットする。このときデコード部５、オペラ
ンドフェッチ部８、実行部１４の情報は無意となる。
【００３５】ユーザはデバグ用のルーチンを用いてデバ
グを行なう。このとき、アクセス可能な１ビットレジス
タ２４や１ビットレジスタ２５を参照してデバグ対象の
命令やデータがキャッシュメモリ１９に存在するかメモ
リ１８に存在するかを知ることができる。
グを行なう。このとき、アクセス可能な１ビットレジス
タ２４や１ビットレジスタ２５を参照してデバグ対象の
命令やデータがキャッシュメモリ１９に存在するかメモ
リ１８に存在するかを知ることができる。
【００３６】本発明に係るプロセッサの他の実施例を図
４に示す。図中、図１と同じものは同一の符号を付して
説明を省略する。図において、プロセッサとしてのマイ
クロプロセッサ２１は、このマイクロプロセッサ２１の
外部へのアクセスが必要としたサイクル数をカウントす
るカウンタ３１と、プリセット値を保持するレジスタ３
２と、カウンタ３１とプリセット値を比較してプリセッ
ト値よりカウンタ値が大きくなったときに上記第２の実
施例同様に設けられたユーザがアクセス可能な１ビット
レジスタ２４，２５のビットを１にセットする比較器と
してのアクセスコントローラ２９とを備えている（第６
の発明）。このアクセスコントローラ２９には上記第２
の実施例同様アクセス完了信号２７が入力される。
４に示す。図中、図１と同じものは同一の符号を付して
説明を省略する。図において、プロセッサとしてのマイ
クロプロセッサ２１は、このマイクロプロセッサ２１の
外部へのアクセスが必要としたサイクル数をカウントす
るカウンタ３１と、プリセット値を保持するレジスタ３
２と、カウンタ３１とプリセット値を比較してプリセッ
ト値よりカウンタ値が大きくなったときに上記第２の実
施例同様に設けられたユーザがアクセス可能な１ビット
レジスタ２４，２５のビットを１にセットする比較器と
してのアクセスコントローラ２９とを備えている（第６
の発明）。このアクセスコントローラ２９には上記第２
の実施例同様アクセス完了信号２７が入力される。
【００３７】動作は次のとおりである。尚、マイクロプ
ロセッサ２１の最小アクセス速度≦キャッシュメモリ１
９のアクセス速度≦アクセスコントローラ２９のプリセ
ット値＜メモリ１８のアクセス速度となるようなプリセ
ット値が上記レジスタ３２に予め設定され保持される場
合を例示する。上記マイクロプロセッサ２１の外部の命
令，データへのアクセスが行なわれるとき、メモリコン
トローラ２６は上記命令，データの該当番地がキャッシ
ュメモリ１９内部に存在するか否かを判定し、該当番地
がキャッシュメモリ１９内部に存在する場合はアクセス
完了信号２７をキャッシュメモリ１９のアクセス時間で
出力する。アクセスコントローラ２９はアクセス開始か
らアクセス完了信号２７が入力されるまでの上記カウン
タ３１のカウント数が上記レジスタ３２に保持されるプ
リセット値以下であるので１ビットレジスタ２２，２５
に対して０を出力する。該当番地がキャッシュメモリ１
９内部に存在しない場合はメモリコントローラ２６はア
クセス完了信号２７をメモリ１８のアクセスに必要な時
間で出力する。アクセスコントローラ２９はアクセス開
始からアクセス完了信号２７が入力されるまでの上記カ
ウント数が上記プリセット値以上であるので１ビットレ
ジスタ２２，２５に対して１を出力する。本実施例にお
いて、１ビットレジスタ２４は前段の１ビットレジスタ
２２，２３を介してアクセスコントローラ２９の出力を
供給され、かつ、ユーザがアクセス可能な１ビットレジ
スタ２４，２５のビットはアクセスコントローラ２９の
出力に応じて生成されるので、上記カウント数と上記プ
リセット値との比較結果であるアクセスコントローラ２
９の出力にもとづき０と１にセットされる。他の動作は
上記第１の実施例と同様なので省略する。
ロセッサ２１の最小アクセス速度≦キャッシュメモリ１
９のアクセス速度≦アクセスコントローラ２９のプリセ
ット値＜メモリ１８のアクセス速度となるようなプリセ
ット値が上記レジスタ３２に予め設定され保持される場
合を例示する。上記マイクロプロセッサ２１の外部の命
令，データへのアクセスが行なわれるとき、メモリコン
トローラ２６は上記命令，データの該当番地がキャッシ
ュメモリ１９内部に存在するか否かを判定し、該当番地
がキャッシュメモリ１９内部に存在する場合はアクセス
完了信号２７をキャッシュメモリ１９のアクセス時間で
出力する。アクセスコントローラ２９はアクセス開始か
らアクセス完了信号２７が入力されるまでの上記カウン
タ３１のカウント数が上記レジスタ３２に保持されるプ
リセット値以下であるので１ビットレジスタ２２，２５
に対して０を出力する。該当番地がキャッシュメモリ１
９内部に存在しない場合はメモリコントローラ２６はア
クセス完了信号２７をメモリ１８のアクセスに必要な時
間で出力する。アクセスコントローラ２９はアクセス開
始からアクセス完了信号２７が入力されるまでの上記カ
ウント数が上記プリセット値以上であるので１ビットレ
ジスタ２２，２５に対して１を出力する。本実施例にお
いて、１ビットレジスタ２４は前段の１ビットレジスタ
２２，２３を介してアクセスコントローラ２９の出力を
供給され、かつ、ユーザがアクセス可能な１ビットレジ
スタ２４，２５のビットはアクセスコントローラ２９の
出力に応じて生成されるので、上記カウント数と上記プ
リセット値との比較結果であるアクセスコントローラ２
９の出力にもとづき０と１にセットされる。他の動作は
上記第１の実施例と同様なので省略する。
【００３８】ユーザはデバグ用のルーチンを用いてデバ
グを行なう。このとき、アクセス可能な１ビットレジス
タ２４や、１ビットレジスタ２５を参照してデバグ対象
の命令やデータがキャッシュメモリ１９に存在するかメ
モリ１８に存在するかを知ることができる。
グを行なう。このとき、アクセス可能な１ビットレジス
タ２４や、１ビットレジスタ２５を参照してデバグ対象
の命令やデータがキャッシュメモリ１９に存在するかメ
モリ１８に存在するかを知ることができる。
【００３９】また、マイクロプロセッサ２１の外部への
アクセスが必要としたサイクル数をカウントするカウン
タを備え、上記ユーザがアクセス可能なレジスタのビッ
ト数を多ビットとし、当該レジスタに上記カウンタのカ
ウンタ値をセットするように構成してもよい（第７の発
明）。上記各実施例と同様の効果が得られるとともに、
カウンタ値を直接ユーザがアクセス可能なレジスタにセ
ットすることにより、ブレーク発生時のアクセスに要し
たサイクル数を知ることができる。また、複雑なメモリ
構成（内部キャッシュメモリと外部キャッシュメモリと
主メモリＡと主メモリキャッシュヒット（最小サイクル
＋αが記録される），主メモリＡアクセス（最小サイク
ル＋β（β＞α）が記録される），主メモリＢアクセス
（最小サイクル＋γ（γ≠β＞α）が記録される）など
の必要サイクル数の手掛かりからキャッシュの利用頻度
などを知ることができる。
アクセスが必要としたサイクル数をカウントするカウン
タを備え、上記ユーザがアクセス可能なレジスタのビッ
ト数を多ビットとし、当該レジスタに上記カウンタのカ
ウンタ値をセットするように構成してもよい（第７の発
明）。上記各実施例と同様の効果が得られるとともに、
カウンタ値を直接ユーザがアクセス可能なレジスタにセ
ットすることにより、ブレーク発生時のアクセスに要し
たサイクル数を知ることができる。また、複雑なメモリ
構成（内部キャッシュメモリと外部キャッシュメモリと
主メモリＡと主メモリキャッシュヒット（最小サイクル
＋αが記録される），主メモリＡアクセス（最小サイク
ル＋β（β＞α）が記録される），主メモリＢアクセス
（最小サイクル＋γ（γ≠β＞α）が記録される）など
の必要サイクル数の手掛かりからキャッシュの利用頻度
などを知ることができる。
【００４０】また、上記各実施例においては、キャッシ
ュメモリ１９は内蔵又は外部に接続されたものを例示し
たが、マイクロプロセッサ２１に内蔵かつ外部に接続さ
れるように構成してもよく、上記各実施例と同様の効果
が得られる。
ュメモリ１９は内蔵又は外部に接続されたものを例示し
たが、マイクロプロセッサ２１に内蔵かつ外部に接続さ
れるように構成してもよく、上記各実施例と同様の効果
が得られる。
【００４１】なお上記各実施例では、キャッシュメモリ
のタイプとして命令とデータを区別せずに保持するタイ
プ、命令とデータを別々に保持するタイプを想定してい
るが、命令のみを保持するタイプのものにも対応可能で
ある。この場合、従来と同様命令読込み手段８における
読み出しや書き込みの時はメモリコントローラ２６は必
ずメモリ１８をアクセスし、キャッシュメモリ１９へは
アクセスしないため１ビットレジスタ２５は意味を持た
ないので必要ない。なお上記各実施例では１ビットレジ
スタ２４と１ビットレジスタ２５とは別個となっている
が、１ビットレジスタ１６、１ビットレジスタ１７など
と組み合わせてより少ないビット数に畳み込んでもよ
い。又、プロセッサを４段パイプラインで構成している
が、その他の構成でも実現可能である。
のタイプとして命令とデータを区別せずに保持するタイ
プ、命令とデータを別々に保持するタイプを想定してい
るが、命令のみを保持するタイプのものにも対応可能で
ある。この場合、従来と同様命令読込み手段８における
読み出しや書き込みの時はメモリコントローラ２６は必
ずメモリ１８をアクセスし、キャッシュメモリ１９へは
アクセスしないため１ビットレジスタ２５は意味を持た
ないので必要ない。なお上記各実施例では１ビットレジ
スタ２４と１ビットレジスタ２５とは別個となっている
が、１ビットレジスタ１６、１ビットレジスタ１７など
と組み合わせてより少ないビット数に畳み込んでもよ
い。又、プロセッサを４段パイプラインで構成している
が、その他の構成でも実現可能である。
【００４２】
【発明の効果】本発明に係るプロセッサによれば、ユー
ザがアクセス可能で、かつ、プロセッサの外部へのアク
セスが最短時間で行なわれたか否かに応じて所定値がセ
ットされるビットを有するレジスタを備えているので、
少しのハードウェアを追加するだけの構成で、デバグ対
象の命令やデータがキャッシュメモリに存在するか，又
はメモリに存在するか，を簡単に知ることができ、プロ
グラムやシステムのデバグ時にキャッシュメモリの効果
の詳細な調整を容易にすることが可能で、デバグの能率
の向上が図れるプロセッサを実現することができる。 ま
た、プロセッサの外部へのアクセスが必要とした時間を
カウントするカウンタと、上記最短時間を示すプリセッ
ト値を保持するレジスタと、カウンタ値とプリセット値
を比較してプリセット値よりカウンタ値が大きくなった
ときに、プロセッサの外部へのアクセスが最短時間で行
なわれなかったことを示す所定値を上記ユーザがアクセ
ス可能なレジスタのビットにセットする比較手段とを備
えるようにしたので、上述した効果に加え、さらに、柔
軟なデバグが可能なプロセッサを実現できる。 さらに、
プロセッサの外部へのアクセスが必要とした時間をカウ
ントするカウンタを備え、上記ユーザがアクセス可能な
レジスタは、さらに、上記カウンタの値がセットされる
ビットを有するものとしたので、ユーザは、ブレーク発
生時のアクセスに要したサイクル数を知ることができ、
これにより、複数階層のキャッシュメモリのデバグなど
が可能となる。
ザがアクセス可能で、かつ、プロセッサの外部へのアク
セスが最短時間で行なわれたか否かに応じて所定値がセ
ットされるビットを有するレジスタを備えているので、
少しのハードウェアを追加するだけの構成で、デバグ対
象の命令やデータがキャッシュメモリに存在するか，又
はメモリに存在するか，を簡単に知ることができ、プロ
グラムやシステムのデバグ時にキャッシュメモリの効果
の詳細な調整を容易にすることが可能で、デバグの能率
の向上が図れるプロセッサを実現することができる。 ま
た、プロセッサの外部へのアクセスが必要とした時間を
カウントするカウンタと、上記最短時間を示すプリセッ
ト値を保持するレジスタと、カウンタ値とプリセット値
を比較してプリセット値よりカウンタ値が大きくなった
ときに、プロセッサの外部へのアクセスが最短時間で行
なわれなかったことを示す所定値を上記ユーザがアクセ
ス可能なレジスタのビットにセットする比較手段とを備
えるようにしたので、上述した効果に加え、さらに、柔
軟なデバグが可能なプロセッサを実現できる。 さらに、
プロセッサの外部へのアクセスが必要とした時間をカウ
ントするカウンタを備え、上記ユーザがアクセス可能な
レジスタは、さらに、上記カウンタの値がセットされる
ビットを有するものとしたので、ユーザは、ブレーク発
生時のアクセスに要したサイクル数を知ることができ、
これにより、複数階層のキャッシュメモリのデバグなど
が可能となる。
【図１】本発明に係るプロセッサの一実施例を示すブロ
ック構成図である。
ック構成図である。
【図２】本発明に係るプロセッサの他の実施例を示すブ
ロック構成図である。
ロック構成図である。
【図３】本発明に係るプロセッサの他の実施例を示すブ
ロック構成図である。
ロック構成図である。
【図４】本発明に係るキャッシュメモリを内蔵されたプ
ロセッサの一例を示すブロック構成図である。
ロセッサの一例を示すブロック構成図である。
【図５】従来のプロセッサの一例を示すブロック構成図
である。
である。
【符号の説明】 ３ 命令ブレークポイントレジスタ（命令ブレークポイ
ンタ） １２ データブレークポイントレジスタ（データブレー
クポインタ） １８ メモリ １９ キャッシュメモリ ２１ マイクロプロセッサ（プロセッサ） ２４，２５ １ビットレジスタ（ユーザがアクセス可能
なレジスタ） ２８ ヒット信号 ２９ アクセスコントローラ（比較器） ３１ カウンタ ３２ レジスタ
ンタ） １２ データブレークポイントレジスタ（データブレー
クポインタ） １８ メモリ １９ キャッシュメモリ ２１ マイクロプロセッサ（プロセッサ） ２４，２５ １ビットレジスタ（ユーザがアクセス可能
なレジスタ） ２８ ヒット信号 ２９ アクセスコントローラ（比較器） ３１ カウンタ ３２ レジスタ
Claims (3)
- 【請求項１】 メモリ及びこのメモリのキャッシュメモ
リを内蔵又は外部に接続、又は内蔵かつ外部に接続し、
デバグ機能としての特定番地の命令を実行したときにデ
バグルーチンへ制御を移す為の命令やデータのブレーク
ポインタを持つプロセッサにおいて、ユーザがアクセス
可能で、かつ、プロセッサの外部へのアクセスが最短時
間で行なわれたか否かに応じて所定値がセットされるビ
ットを有するレジスタを備えたことを特徴とするプロセ
ッサ。 - 【請求項２】 プロセッサの外部へのアクセスが必要と
した時間をカウントするカウンタと、上記最短時間を示
すプリセット値を保持するレジスタと、カウンタ値とプ
リセット値を比較してプリセット値よりカウンタ値が大
きくなったときに、プロセッサの外部へのアクセスが最
短時間で行なわれなかったことを示す所定値を上記ユー
ザがアクセス可能なレジスタのビットにセットする比較
手段とを備えたことを特徴とする請求項第１項記載のプ
ロセッサ。 - 【請求項３】 プロセッサの外部へのアクセスが必要と
した時間をカウントするカウンタを備え、上記ユーザが
アクセス可能なレジスタは、さらに、上記カウンタの値
がセットされるビットを有することを特徴とする請求項
第１項記載のプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034380A JP2734468B2 (ja) | 1992-01-24 | 1992-01-24 | プロセッサ |
| US08/004,825 US5493664A (en) | 1992-01-24 | 1993-01-15 | Microcomputer that transfers address and control to a debugging routine when an input address is a breakpoint address and a user accessible register for signalling if the breakpoint address is from the cache memory or a main memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034380A JP2734468B2 (ja) | 1992-01-24 | 1992-01-24 | プロセッサ |
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|---|---|
| JPH05204709A JPH05204709A (ja) | 1993-08-13 |
| JP2734468B2 true JP2734468B2 (ja) | 1998-03-30 |
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ID=12412567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034380A Expired - Fee Related JP2734468B2 (ja) | 1992-01-24 | 1992-01-24 | プロセッサ |
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| JP (1) | JP2734468B2 (ja) |
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-
1992
- 1992-01-24 JP JP4034380A patent/JP2734468B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-15 US US08/004,825 patent/US5493664A/en not_active Expired - Fee Related
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