JPH03248244A - キャッシュメモリを備えたプロセッサ - Google Patents
キャッシュメモリを備えたプロセッサInfo
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- JPH03248244A JPH03248244A JP2044555A JP4455590A JPH03248244A JP H03248244 A JPH03248244 A JP H03248244A JP 2044555 A JP2044555 A JP 2044555A JP 4455590 A JP4455590 A JP 4455590A JP H03248244 A JPH03248244 A JP H03248244A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、キャッシュメモリを備えたマイクロプロセ
ッサにおけるデバッグ支援機能の改良に関する。
ッサにおけるデバッグ支援機能の改良に関する。
（従来の技術）
マイクロプロセッサ応用システムを開発する場合には、
実際にシステムを動作させてプログラムを実機上で実行
させた状態において、外部バスの動作状態を観察したり
、指定したアドレスへの到達や指定した情報のアクセス
等の指定条件の成立後のプログラムの実行停止（ブレー
ク）、レジスタやメモリ等の内部状態の表示及び命令実
行のトレース等を適宜実行して、システムのデバッグを
行なっている。
実際にシステムを動作させてプログラムを実機上で実行
させた状態において、外部バスの動作状態を観察したり
、指定したアドレスへの到達や指定した情報のアクセス
等の指定条件の成立後のプログラムの実行停止（ブレー
ク）、レジスタやメモリ等の内部状態の表示及び命令実
行のトレース等を適宜実行して、システムのデバッグを
行なっている。
しかしながら、マイクロプロセッサにキャッシュメモリ
が内蔵されていると、プログラムの実行中にアクセスし
たい情報がキャッシュメモリに存在してヒツトしている
時には、プロセッサは外部メモリに対してアクセス動作
を行なわない。このため、マイクロプロセッサにおける
外部バスの動作を観察しているだけでは、特定の命令や
データが処理されたことは検出されない。
が内蔵されていると、プログラムの実行中にアクセスし
たい情報がキャッシュメモリに存在してヒツトしている
時には、プロセッサは外部メモリに対してアクセス動作
を行なわない。このため、マイクロプロセッサにおける
外部バスの動作を観察しているだけでは、特定の命令や
データが処理されたことは検出されない。
一方、キャッシュメモリにアクセスしようとする情報が
存在せずミスが発生した時には、アクセスしようとする
情報を外部メモリからフェッチして、キャッシュメモリ
に格納するようにしている。
存在せずミスが発生した時には、アクセスしようとする
情報を外部メモリからフェッチして、キャッシュメモリ
に格納するようにしている。
このような、キャッシュメモリのミス時における情報の
置換え動作は、マイクロプロセ・ソサが通常主記憶装置
に対して命令やデータをアクセスする場合に比して、大
きな単位すなわちブロック単位で行なわれる。このため
、例えば第３図に示すように、マイクロプロセッサがキ
ャッシュメモリに対して情報Ｂをアクセスしてミスした
場合には、情報Ｂを含む情報Ａ、情報Ｃ６情報りからな
るブロック単位の情報として、キャッシュメモリの置換
えが実行されていた。
置換え動作は、マイクロプロセ・ソサが通常主記憶装置
に対して命令やデータをアクセスする場合に比して、大
きな単位すなわちブロック単位で行なわれる。このため
、例えば第３図に示すように、マイクロプロセッサがキ
ャッシュメモリに対して情報Ｂをアクセスしてミスした
場合には、情報Ｂを含む情報Ａ、情報Ｃ６情報りからな
るブロック単位の情報として、キャッシュメモリの置換
えが実行されていた。
このような置換え動作にあっては、情報Ａ〜情報りから
なるブロック単位の情報が外部データバスを介してキャ
ッシュメモリに与えられて格納され、格納された後アク
セスしている情報Ｂがキャッシュメモリから読出されて
処理に供される。このため、外部バスを入出力する情報
を観察していただけでは、マイクロプロセッサがアクセ
スしている情報を特定することはできなかった。
なるブロック単位の情報が外部データバスを介してキャ
ッシュメモリに与えられて格納され、格納された後アク
セスしている情報Ｂがキャッシュメモリから読出されて
処理に供される。このため、外部バスを入出力する情報
を観察していただけでは、マイクロプロセッサがアクセ
スしている情報を特定することはできなかった。
（発明が解決しようとする課題）
以上説明したように、キャッシュメモリを備えたマイク
ロプロセッサを使用したシステムのデバッグにおいては
、キャッシュメモリにおけるミスヒツト時の置換え動作
がブロック単位で行なわれているため、マイクロプロセ
ッサがキャッシュメモリへアクセスしてミスした情報を
外部から特定することはできなかった。したがって、シ
ステムのデバッグ時において、情報の観測性が悪く、プ
ログラムの実行軌跡を外部から確実に追跡することがで
きなかった。
ロプロセッサを使用したシステムのデバッグにおいては
、キャッシュメモリにおけるミスヒツト時の置換え動作
がブロック単位で行なわれているため、マイクロプロセ
ッサがキャッシュメモリへアクセスしてミスした情報を
外部から特定することはできなかった。したがって、シ
ステムのデバッグ時において、情報の観測性が悪く、プ
ログラムの実行軌跡を外部から確実に追跡することがで
きなかった。
このため、指定した情報がキャッシュメモリからアクセ
スされて処理される際に、割込みを発生させて、プログ
ラムの実行を停止させることができず、デバッグを十分
に行なうことが困難であった。
スされて処理される際に、割込みを発生させて、プログ
ラムの実行を停止させることができず、デバッグを十分
に行なうことが困難であった。
一方、システムのデパック時に、観測性の悪化を招かな
いようにするためには、デバッグを実行する時にキャッ
シュメモリを使用せずにマイクロプロセッサを動作させ
る必要があった。しかしながら、このような場合には、
外部バスの使用開度とプログラムの実行時間は、キャッ
シュメモリを使用した実際の動作状態とは異なることに
なる。
いようにするためには、デバッグを実行する時にキャッ
シュメモリを使用せずにマイクロプロセッサを動作させ
る必要があった。しかしながら、このような場合には、
外部バスの使用開度とプログラムの実行時間は、キャッ
シュメモリを使用した実際の動作状態とは異なることに
なる。
このため、実際の動作を忠実に再現して、有効なデバッ
グを行なうことができなくなるといった不具合を招くこ
とになる。
グを行なうことができなくなるといった不具合を招くこ
とになる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、実際の使用状態において、
キャッシュメモリへの特定の情報のアクセスを容易に判
別して、システムのデバッグを確実に行なうことができ
るキャッシュメモリを備えたプロセッサを提供すること
にある。
、その目的とするところは、実際の使用状態において、
キャッシュメモリへの特定の情報のアクセスを容易に判
別して、システムのデバッグを確実に行なうことができ
るキャッシュメモリを備えたプロセッサを提供すること
にある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、キャッシュメ
モリに記憶される情報に付加される指定情報を格納し、
格納された情報がキャッシュメモリから読出される際に
、対応した指定情報を読出す記憶手段と、外部メモリか
らフェッチされてキャッシュメモリに格納される情報に
付加される前記指定情報を決定して指令する指令手段と
、前記指令手段からの指令にしたがって指定情報を前記
記憶手段に書込む書込み手段と、キャッシュメモリから
情報が読出される際に、読出された情報とともに前記記
憶手段から読出される指定情報によって指定された情報
のキャッシュメモリからの読み出しを報知する報知手段
とから構成される。
モリに記憶される情報に付加される指定情報を格納し、
格納された情報がキャッシュメモリから読出される際に
、対応した指定情報を読出す記憶手段と、外部メモリか
らフェッチされてキャッシュメモリに格納される情報に
付加される前記指定情報を決定して指令する指令手段と
、前記指令手段からの指令にしたがって指定情報を前記
記憶手段に書込む書込み手段と、キャッシュメモリから
情報が読出される際に、読出された情報とともに前記記
憶手段から読出される指定情報によって指定された情報
のキャッシュメモリからの読み出しを報知する報知手段
とから構成される。
（作用）
上記構成において、この発明は、キャッシュメモリに格
納される情報に指定情報を付加し、この指定情報によっ
てキャッシュメモリから読出される特定の情報を判別す
るようにしている。
納される情報に指定情報を付加し、この指定情報によっ
てキャッシュメモリから読出される特定の情報を判別す
るようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係るキャッシュメモリを
備えたマイクロプロセッサの構成を含む一実施例の構成
を示す図である。同図に示す一実施例のマイクロプロセ
ッサ１は、マイクロプロセッサ１に内蔵されたキャッシ
ュメモリ２の置換え動作における置換え情報のうち指定
された情報が処理される際に、プログラムの実行停止（
ブレーク）を発生するようにしたものである。
備えたマイクロプロセッサの構成を含む一実施例の構成
を示す図である。同図に示す一実施例のマイクロプロセ
ッサ１は、マイクロプロセッサ１に内蔵されたキャッシ
ュメモリ２の置換え動作における置換え情報のうち指定
された情報が処理される際に、プログラムの実行停止（
ブレーク）を発生するようにしたものである。
第１図において、マイクロプロセッサ１は内蔵されたキ
ャッシュメモリ２と同様な構造を有するタグメモリ３と
、タグメモリ３への書込みを行なう書込み回路４と、タ
グメモリ３から読出された情報にしたがってブレーク信
号を発生するブレーク信号発生回路５を備えている。
ャッシュメモリ２と同様な構造を有するタグメモリ３と
、タグメモリ３への書込みを行なう書込み回路４と、タ
グメモリ３から読出された情報にしたがってブレーク信
号を発生するブレーク信号発生回路５を備えている。
タグメモリ３は、キャッシュメモリ２に格納される命令
やデータ等の情報に１対１に対応して、それぞれの情報
に付加される指定情報を、キャッシュメモリ２に格納さ
れる情報に対応させて格納する。この指定情報は、例え
ばこの実施例にあっては、指定情報に対応した情報がキ
ャッシュメモリ２から読出されて処理される時に、マイ
クロプロセッサ１がブレークを発生させるか否かを指示
する情報となる。
やデータ等の情報に１対１に対応して、それぞれの情報
に付加される指定情報を、キャッシュメモリ２に格納さ
れる情報に対応させて格納する。この指定情報は、例え
ばこの実施例にあっては、指定情報に対応した情報がキ
ャッシュメモリ２から読出されて処理される時に、マイ
クロプロセッサ１がブレークを発生させるか否かを指示
する情報となる。
また、タグメモリ３は、キャッシュメモリ２におけるミ
スヒツト時の置換え動作が４ワ一ド分の情報（情報Ａ、
情報Ｂ、情報Ｃ１情報Ｄ）をブロック単位として一度に
行なわれ、１７一ド分づつ情報が読出されて処理される
に対応して、キャッシュメモリ２から情報が読出される
と同時に、読出された情報に対応した指定情報（ａ、ｂ
、ｃ。
スヒツト時の置換え動作が４ワ一ド分の情報（情報Ａ、
情報Ｂ、情報Ｃ１情報Ｄ）をブロック単位として一度に
行なわれ、１７一ド分づつ情報が読出されて処理される
に対応して、キャッシュメモリ２から情報が読出される
と同時に、読出された情報に対応した指定情報（ａ、ｂ
、ｃ。
ｄ）を読出す。
書込み回路４は、キャッシュメモリ２におけるミスヒツ
ト時の置換え動作時に、キャッシュメモリ２にそれまで
格納されていた情報と置換えられる置換え情報に応じて
、指定信号の入力によってタグメモリ３の対応した領域
に指定情報を書込む回路である。
ト時の置換え動作時に、キャッシュメモリ２にそれまで
格納されていた情報と置換えられる置換え情報に応じて
、指定信号の入力によってタグメモリ３の対応した領域
に指定情報を書込む回路である。
ブレーク信号発生回路５は、タグメモリ３から読出され
た指定情報にしたがって、それまで実行されていたプロ
グラムを停止させるブレーク信号を発生する。ブレーク
信号発生″回路５は、例えば″１ルベルの指定情報がキ
ャッシュメモリ２から情報が読出されると同時に与えら
れると、ブレーク信号を出力し、指定情報が“０゛レベ
ルの場合にはブレーク信号を出力しない。
た指定情報にしたがって、それまで実行されていたプロ
グラムを停止させるブレーク信号を発生する。ブレーク
信号発生″回路５は、例えば″１ルベルの指定情報がキ
ャッシュメモリ２から情報が読出されると同時に与えら
れると、ブレーク信号を出力し、指定情報が“０゛レベ
ルの場合にはブレーク信号を出力しない。
マイクロプロセッサ１の外部には、指定信号発生回路６
及び保持回路７が設けられている。
及び保持回路７が設けられている。
指定信号発生回路６は、外部アドレスバス８を監視して
、外部アドレスバス８を介してマイクロプロセッサ１本
体から外部に出力されるアドレス値と、保持回路７に保
持された値とを比較する。
、外部アドレスバス８を介してマイクロプロセッサ１本
体から外部に出力されるアドレス値と、保持回路７に保
持された値とを比較する。
指定信号発生回路６は、比較結果において、両者が一致
した場合に指定信号を書込み回路４に出力する。すなわ
ち、指定信号発生回路６は、置換え情報に対応した指定
情報を例えば“１”レベルとする時に、指定信号を書込
み回路４に出力する。
した場合に指定信号を書込み回路４に出力する。すなわ
ち、指定信号発生回路６は、置換え情報に対応した指定
情報を例えば“１”レベルとする時に、指定信号を書込
み回路４に出力する。
保持回路７は、指定情報を例えば“１”レベルとする置
換え情報における外部メモリ（図示せず）のアドレス値
を格納保持するものである。
換え情報における外部メモリ（図示せず）のアドレス値
を格納保持するものである。
このような構成において、キャッシュメモリ２で情報Ｃ
をアクセスしてミスが発生すると、置換え情報Ａ−Ｄを
ブロック単位として、キャッシュメモリ２と外部メモリ
との間で置換え動作が行なわれる。この置換え動作にお
いて、置換え情報の外部メモリでのアドレス値は、バス
サイクルにおけるクロック信号に同期して第２図に示す
ように外部アドレスバス８を介して出力される。
をアクセスしてミスが発生すると、置換え情報Ａ−Ｄを
ブロック単位として、キャッシュメモリ２と外部メモリ
との間で置換え動作が行なわれる。この置換え動作にお
いて、置換え情報の外部メモリでのアドレス値は、バス
サイクルにおけるクロック信号に同期して第２図に示す
ように外部アドレスバス８を介して出力される。
ここで、置換え情報Ｃがキャッシュメモリ２に格納され
た後読出されて実際に処理される時にブレークが発生さ
れるように、保持回路７には置換え情報Ｃに対応したア
ドレス値と同一の値が保持されているものとする。
た後読出されて実際に処理される時にブレークが発生さ
れるように、保持回路７には置換え情報Ｃに対応したア
ドレス値と同一の値が保持されているものとする。
このような状態にあっては、外部アドレスバス８に置換
え情報Ｃに対応したアドレス値が出力されると、このア
ドレス値が指定信号発生回路６によって保持回路７に保
持されていた値と比較されて、両者の一致が検出される
。一致が検出されると、第２図に示すようにバスサイク
ルにおけるクロック信号に同期して、指定信号が指定信
号発生回路６から発生されて、書込み回路４に与えられ
る。
え情報Ｃに対応したアドレス値が出力されると、このア
ドレス値が指定信号発生回路６によって保持回路７に保
持されていた値と比較されて、両者の一致が検出される
。一致が検出されると、第２図に示すようにバスサイク
ルにおけるクロック信号に同期して、指定信号が指定信
号発生回路６から発生されて、書込み回路４に与えられ
る。
この指定信号により、外部メモリから外部データバス９
を介してキャッシュメモリ２に置換え情報Ｃが書込まれ
る際に、この置換え情報に対応した′１”レベルの指定
情報Ｃがタグメモリ３に書込み回路４により書込まれて
セットされる。
を介してキャッシュメモリ２に置換え情報Ｃが書込まれ
る際に、この置換え情報に対応した′１”レベルの指定
情報Ｃがタグメモリ３に書込み回路４により書込まれて
セットされる。
一方、ブロック単位でキャッシュメモリ２に格納される
他の置換え情報Ａ、Ｂ、Ｄに対応した指定情報ａ、ｂ、
ｄは、“０”レベルとして書込み回路４によってタグメ
モリ３に書込まれてセットされる。
他の置換え情報Ａ、Ｂ、Ｄに対応した指定情報ａ、ｂ、
ｄは、“０”レベルとして書込み回路４によってタグメ
モリ３に書込まれてセットされる。
このようにして、キャッシュメモリ２において置換え動
作が完了すると、ミスヒツトした情報Ｃに対して置換え
られた置換え情報Ｃがキャッシュメモリ２から読出され
て処理に供される。この時に、この置換え情報に対応し
た指定情報Ｃもタグメモリ３から読出されて、ブレーク
信号発生回路５に与えられる。指定情報Ｃは“１”レベ
ルであるため、ブレーク信号がブレーク信号発生回路５
から出力される。これにより、マイクロプロセッサ１は
、それまで実行していたプログラムを停止する。
作が完了すると、ミスヒツトした情報Ｃに対して置換え
られた置換え情報Ｃがキャッシュメモリ２から読出され
て処理に供される。この時に、この置換え情報に対応し
た指定情報Ｃもタグメモリ３から読出されて、ブレーク
信号発生回路５に与えられる。指定情報Ｃは“１”レベ
ルであるため、ブレーク信号がブレーク信号発生回路５
から出力される。これにより、マイクロプロセッサ１は
、それまで実行していたプログラムを停止する。
一方、例えば置換え情報Ｂがキャッシュメモリ２から読
出された場合には、この置換え情報Ｂに対応した指定情
報すもタグメモリ３から読出されてブレーク信号発生回
路５に与えられるが、指定信号すは“０”レベルである
ため、ブレーク信号は発生されない。
出された場合には、この置換え情報Ｂに対応した指定情
報すもタグメモリ３から読出されてブレーク信号発生回
路５に与えられるが、指定信号すは“０”レベルである
ため、ブレーク信号は発生されない。
このように、注目すべき情報を予め指定しておき、キャ
ッシュメモリ２の置換え動作を監視することにより、キ
ャッシュメモリ２に格納されて実際に処理される情報は
確実に追跡され、デバッグ時の観測性を良好にすること
が可能となる。これにより、キャッシュメモリを備えた
マイクロプロセッサにあっても、キャッシュメモリを動
作させて、通常の使用状態と同様の状態でデバッグが可
能になるため、有効なデバッグを行なうことができるよ
うになる。
ッシュメモリ２の置換え動作を監視することにより、キ
ャッシュメモリ２に格納されて実際に処理される情報は
確実に追跡され、デバッグ時の観測性を良好にすること
が可能となる。これにより、キャッシュメモリを備えた
マイクロプロセッサにあっても、キャッシュメモリを動
作させて、通常の使用状態と同様の状態でデバッグが可
能になるため、有効なデバッグを行なうことができるよ
うになる。
なお、この発明は、上記実施例に限定されることはない
。例えば、上記実施例では、外部アドレスバス８を監視
することによって、アドレス値の一致を検出して指定信
号を発生させるようにしたが、キャッシュメモリ２に格
納される情報の一致、あるいは、パリティエラーの検出
等により指定信号を発生させるようにしてもよい。
。例えば、上記実施例では、外部アドレスバス８を監視
することによって、アドレス値の一致を検出して指定信
号を発生させるようにしたが、キャッシュメモリ２に格
納される情報の一致、あるいは、パリティエラーの検出
等により指定信号を発生させるようにしてもよい。
また、“１“レベルの指定情報がタグメモリ３から読出
された時に、ブレーク信号を出力せずに、指定された情
報がキャッシュメモリ２から読出されたことを示す報知
信号を外部に対して発生させるようにしてもよい。この
場合には、ブレーク信号発生回路５から出力される信号
を報知信号として外部に出力し、この報知信号にしたが
って、デバッグ時におけるブレーク以外の他の処理を実
行するようにしてもよい。
された時に、ブレーク信号を出力せずに、指定された情
報がキャッシュメモリ２から読出されたことを示す報知
信号を外部に対して発生させるようにしてもよい。この
場合には、ブレーク信号発生回路５から出力される信号
を報知信号として外部に出力し、この報知信号にしたが
って、デバッグ時におけるブレーク以外の他の処理を実
行するようにしてもよい。
さらに、キャッシュメモリ２に格納される情報としては
、オペランドデータあるいは命令等である。
、オペランドデータあるいは命令等である。
［発明の効果］
以上説明したように、この発明によれば、キャッシュメ
モリに格納される情報に指定情報を付加し、この指定情
報によってキャッシュメモリから読出される特定の情報
を判別するようにしたので、実際の使用状態において、
キャッシュメモリへの特定の情報のアクセスを容易に判
別して、システムのデバッグを確実に行なうことを可能
とするキャッシュメモリを備えたプロセッサを提供する
ことができる。
モリに格納される情報に指定情報を付加し、この指定情
報によってキャッシュメモリから読出される特定の情報
を判別するようにしたので、実際の使用状態において、
キャッシュメモリへの特定の情報のアクセスを容易に判
別して、システムのデバッグを確実に行なうことを可能
とするキャッシュメモリを備えたプロセッサを提供する
ことができる。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図に示す実施例の動作説明図、第３図はキャッシュメ
モリにおける置換え動作のアクセス情報単位を示す図で
ある。 １・・・マイクロプロセッサ ２・・・キャッシュメモリ ３・・・タグメモリ ４・・・書込み回路 ５・・・ブレーク信号発生回路 ６・・・指定信号発生回路 ７・・・保持回路 ８・・・外部ア ドレスバス
１図に示す実施例の動作説明図、第３図はキャッシュメ
モリにおける置換え動作のアクセス情報単位を示す図で
ある。 １・・・マイクロプロセッサ ２・・・キャッシュメモリ ３・・・タグメモリ ４・・・書込み回路 ５・・・ブレーク信号発生回路 ６・・・指定信号発生回路 ７・・・保持回路 ８・・・外部ア ドレスバス
Claims (1)
- 【特許請求の範囲】 キャッシュメモリに記憶される情報に付加される指定情
報を格納し、格納された情報がキャッシュメモリから読
出される際に、対応した指定情報を読出す記憶手段と、 外部メモリからフェッチされて、キッシュメモリに格納
される情報に付加される前記指定情報を決定して指令す
る指令手段と、 前記指令手段からの指令にしたがって指定情報を前記記
憶手段に書込む書込み手段と、 キャッシュメモリから情報が読出される際に、読出され
た情報とともに前記記憶手段から読出される指定情報に
よって指定された情報のキャッシュメモリからの読み出
しを報知する報知手段とを有することを特徴とするキャ
ッシュメモリを備えたプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044555A JPH03248244A (ja) | 1990-02-27 | 1990-02-27 | キャッシュメモリを備えたプロセッサ |
| KR1019910002886A KR940003318B1 (ko) | 1990-02-27 | 1991-02-22 | 캐시 메모리를 구비한 프로세서 |
| US07/661,314 US5313608A (en) | 1990-02-27 | 1991-02-27 | Microprocessor with cache memory for supporting debugging operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044555A JPH03248244A (ja) | 1990-02-27 | 1990-02-27 | キャッシュメモリを備えたプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248244A true JPH03248244A (ja) | 1991-11-06 |
Family
ID=12694748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044555A Pending JPH03248244A (ja) | 1990-02-27 | 1990-02-27 | キャッシュメモリを備えたプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5313608A (ja) |
| JP (1) | JPH03248244A (ja) |
| KR (1) | KR940003318B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014182562A (ja) * | 2013-03-19 | 2014-09-29 | Toshiba Corp | 情報処理装置およびデバッグ方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734468B2 (ja) * | 1992-01-24 | 1998-03-30 | 三菱電機株式会社 | プロセッサ |
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