JPS62144246A - 計算機 - Google Patents
計算機Info
- Publication number
- JPS62144246A JPS62144246A JP60285168A JP28516885A JPS62144246A JP S62144246 A JPS62144246 A JP S62144246A JP 60285168 A JP60285168 A JP 60285168A JP 28516885 A JP28516885 A JP 28516885A JP S62144246 A JPS62144246 A JP S62144246A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cache memory
- executed
- memory
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機に関するもので、特に、キャシュメモ
リを持つ計算機に関するものである。
リを持つ計算機に関するものである。
第２図は、従来の命令プリフェッチ可能なキャッシュメ
モリを持つ計算機の構成を示すブロック図で、（１）は
外部ハス、（２ｂ）はキャッシュメモリ、（３）はキャ
ッシュメモ！Ｊ （２ｂ）内に記憶された命令コードを
デコードする命令デコーダ、（４）は命令デコ−ダ（２
ｂ）でデコードされた命令によって動作の制御を行なう
制御部、（５）は演算部を示す。ここに、キャツンユメ
モ！Ｊ （２ｂ）は、主記憶の一部分を一時的に記憶し
ておくもので、ランダムアクセヌが可能である。
モリを持つ計算機の構成を示すブロック図で、（１）は
外部ハス、（２ｂ）はキャッシュメモリ、（３）はキャ
ッシュメモ！Ｊ （２ｂ）内に記憶された命令コードを
デコードする命令デコーダ、（４）は命令デコ−ダ（２
ｂ）でデコードされた命令によって動作の制御を行なう
制御部、（５）は演算部を示す。ここに、キャツンユメ
モ！Ｊ （２ｂ）は、主記憶の一部分を一時的に記憶し
ておくもので、ランダムアクセヌが可能である。
次に動作について説明する。この計算機の動作は、主に
制御部（４）によって制御されるが、その動作は大きく
２つに分けることができる。第１は、命令プリフェッチ
である。実行中の命令よりも後の命令が、前記キャッシ
ュメモリ内に記憶されていない場合、外部パス（１）を
通して、主記憶内のその命令を前記キャッシュメモリに
転送し記憶する。
制御部（４）によって制御されるが、その動作は大きく
２つに分けることができる。第１は、命令プリフェッチ
である。実行中の命令よりも後の命令が、前記キャッシ
ュメモリ内に記憶されていない場合、外部パス（１）を
通して、主記憶内のその命令を前記キャッシュメモリに
転送し記憶する。
第２は、命令の実行であり、前記キャッシュメモリに記
憶された命令を取り出し、命令デコーダでデコードし、
演算部（５）において対応する演算を行なう。
憶された命令を取り出し、命令デコーダでデコードし、
演算部（５）において対応する演算を行なう。
第ａｌｌｆ、命令のフェッチと実行とのタイミングを示
す図である。第３図のように、命令のプリフェッチ可能
なキャッシュメモリ（２ｂ）を持つ計算機では、実行中
の命令よりも後の命令をフェッチするので１ある命令の
フェッチとその命令の実行との間に時間的ずれが生じる
。このとき、従来の計算機のキャッシュメモリでは、単
にフェッチした命令だけを保持する事になるので、命令
フェッチ中に起った異常事態、たとえばアクセスするメ
モリエリアがアドレス管理手段によってアクセスが禁止
されているメモリ領域となったとき、アクセス中のハー
ドウェアの異常が生じたとき、またはデバッグ時におけ
るブレークポイントが検出されたときなど、それら異常
情報を記憶することができない。このため、これらの異
常に対する割込発生は、命令フェッチ時点で行なわざる
を得ないことになる。
す図である。第３図のように、命令のプリフェッチ可能
なキャッシュメモリ（２ｂ）を持つ計算機では、実行中
の命令よりも後の命令をフェッチするので１ある命令の
フェッチとその命令の実行との間に時間的ずれが生じる
。このとき、従来の計算機のキャッシュメモリでは、単
にフェッチした命令だけを保持する事になるので、命令
フェッチ中に起った異常事態、たとえばアクセスするメ
モリエリアがアドレス管理手段によってアクセスが禁止
されているメモリ領域となったとき、アクセス中のハー
ドウェアの異常が生じたとき、またはデバッグ時におけ
るブレークポイントが検出されたときなど、それら異常
情報を記憶することができない。このため、これらの異
常に対する割込発生は、命令フェッチ時点で行なわざる
を得ないことになる。
このことを、第４図の命令のフェッチと実行とのタイミ
ング図を参照して説明をする。上述のように、従来の計
算機では、異常状態に対する割込発生は命令フェッチ時
点で行なわれるので、本来命令実行時に発生すべき割込
がそれよりも以前に起こることになる。つまり第４図に
おいて、異常状態で命令５がフェッチされた場合、命令
５のフェッチに対する割込は、本来、命令４を実行後の
Ｂ点で起こるべきなのに、実際には、命令４を実行する
前のＡ点で行なわれてしまうわけである。
ング図を参照して説明をする。上述のように、従来の計
算機では、異常状態に対する割込発生は命令フェッチ時
点で行なわれるので、本来命令実行時に発生すべき割込
がそれよりも以前に起こることになる。つまり第４図に
おいて、異常状態で命令５がフェッチされた場合、命令
５のフェッチに対する割込は、本来、命令４を実行後の
Ｂ点で起こるべきなのに、実際には、命令４を実行する
前のＡ点で行なわれてしまうわけである。
この場合、命令４に分岐命令があった場合は、実際には
命令５は実行されず・したがって割込も行なわれる必要
がないにもかかわらず、命令４の実行前に割込が発生し
てしまうというような事態が生じる。
命令５は実行されず・したがって割込も行なわれる必要
がないにもかかわらず、命令４の実行前に割込が発生し
てしまうというような事態が生じる。
また上述のような欠点を克服するため、次のように改良
された計算機も存在する。すなわち、第５図のようにフ
ェッチ時に上記のような異常が発生したとき、その時で
は割込を発生せず、フェッチした命令５の代わりに割込
発生命令をキャシュメモリ（２ｂ）に記憶するようにし
たものである。このような計算暗では、割込は異常のあ
った命令が割込発生命令と置き換えられているので、そ
れを実行するときに割込が発生し、上記のような問題は
起こらない。しかし、通常、転送や演算などの一般的な
命令はオブコード部とＡベランド部とからなっており、
この計！Ｅ機でＶ土、もし異常の発生した命令フェッチ
が第６図のように命令のオブコード部分ではなくオペラ
ンド部分のフェッチであった場合、置換えられた割込発
生命令は割込発生命令と認識されず、単なるオペランド
であると見なされてしまい、割込は発生しない。しかも
、オペランド部分が割込発生命令に相当するコードのま
ま命令が実行されるので、元の命令としても正しく実行
されないという新たな欠点が生じることになる。
された計算機も存在する。すなわち、第５図のようにフ
ェッチ時に上記のような異常が発生したとき、その時で
は割込を発生せず、フェッチした命令５の代わりに割込
発生命令をキャシュメモリ（２ｂ）に記憶するようにし
たものである。このような計算暗では、割込は異常のあ
った命令が割込発生命令と置き換えられているので、そ
れを実行するときに割込が発生し、上記のような問題は
起こらない。しかし、通常、転送や演算などの一般的な
命令はオブコード部とＡベランド部とからなっており、
この計！Ｅ機でＶ土、もし異常の発生した命令フェッチ
が第６図のように命令のオブコード部分ではなくオペラ
ンド部分のフェッチであった場合、置換えられた割込発
生命令は割込発生命令と認識されず、単なるオペランド
であると見なされてしまい、割込は発生しない。しかも
、オペランド部分が割込発生命令に相当するコードのま
ま命令が実行されるので、元の命令としても正しく実行
されないという新たな欠点が生じることになる。
このように、従来の計算機のキャシュメモリは、フェッ
チした命令以外の情報を保持する手段がないので、命令
の実行時に命令フェッチ中に起こった異常状態を調べる
ことができない。このため、このような計算機では、本
来発生すべき時間より以１〕ＩＩに割込が発生したり、
発生する必要がない割込が発生することになり、ヌリー
プットが下がったり正しいデバッグが行なえないことが
起こるという問題点があった。
チした命令以外の情報を保持する手段がないので、命令
の実行時に命令フェッチ中に起こった異常状態を調べる
ことができない。このため、このような計算機では、本
来発生すべき時間より以１〕ＩＩに割込が発生したり、
発生する必要がない割込が発生することになり、ヌリー
プットが下がったり正しいデバッグが行なえないことが
起こるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、命令フェッチでの異常事態による割込が、そ
の命令の実行時点において確実に発生するように構成さ
れた計算機を提供することを目的としている。
たもので、命令フェッチでの異常事態による割込が、そ
の命令の実行時点において確実に発生するように構成さ
れた計算機を提供することを目的としている。
この発明に係る計算機では、キャッシュメモリにフェッ
チした命令ごとに、命令以外のデータを記憶するタグビ
ットを持たせたものである。
チした命令ごとに、命令以外のデータを記憶するタグビ
ットを持たせたものである。
キャシュメモリに設けられたタグビットには、命令フェ
ッチ中に起こった異常状態が記憶される。
ッチ中に起こった異常状態が記憶される。
そして、命令実行中に、キャッシュメモリから取り呂さ
れれば、その命令を実行する代わりに割込を発生する。
れれば、その命令を実行する代わりに割込を発生する。
以下、この発明の一実施例を図について説明をする。第
１図は、この発明の一実施例の計算機の構成を示すブロ
ック図である。図において、（１）は外部バス、（２ａ
）はキャシュメモリに付けられたタグピッｌ−１（２ｂ
）は命令プリフェッチ可能なキャシュメモ’Ｊ、（３）
は命令デコーダ、（４）は制御部、（５）は演算部であ
る。
１図は、この発明の一実施例の計算機の構成を示すブロ
ック図である。図において、（１）は外部バス、（２ａ
）はキャシュメモリに付けられたタグピッｌ−１（２ｂ
）は命令プリフェッチ可能なキャシュメモ’Ｊ、（３）
は命令デコーダ、（４）は制御部、（５）は演算部であ
る。
次に上記一実施例の動作について説明する。前記タグピ
ッ） （２ａ）は命令コードの最小牟位ごとに設けられ
ている。たとえば、命令が１バイト単位で定義されてい
る計算機では１バイトごとに、２バイト単位で定義され
ている計算機では２バイトごとに設けられているわけで
ある。
ッ） （２ａ）は命令コードの最小牟位ごとに設けられ
ている。たとえば、命令が１バイト単位で定義されてい
る計算機では１バイトごとに、２バイト単位で定義され
ている計算機では２バイトごとに設けられているわけで
ある。
そして、このタグビット（２ａ）には、命令フェッチ時
における異常状部が記憶される。たとえば、異常のない
ときは“Ｏ”、異常があったときは“１”が記憶される
。そして、命令実行段階でキャシュメモリ（２ｂ）から
命令を取出すとき、タグビットが“１”であれば、その
命令を実行する代わりに割込を発生する。これは取り出
す命令がオプコード部分、オペランド部分のいずれでも
実行される。したがって、この計算機では、命令フェッ
チ時における異常状態は、命令がキャッシュメモ！Ｊ
（２ｂ）から取り出されるとき、つまり、命令が実行さ
れる直重■に調べられるわけである。よって、異常状態
に対する割込は１その命令が実行される点で発生するこ
とが可能となる。
における異常状部が記憶される。たとえば、異常のない
ときは“Ｏ”、異常があったときは“１”が記憶される
。そして、命令実行段階でキャシュメモリ（２ｂ）から
命令を取出すとき、タグビットが“１”であれば、その
命令を実行する代わりに割込を発生する。これは取り出
す命令がオプコード部分、オペランド部分のいずれでも
実行される。したがって、この計算機では、命令フェッ
チ時における異常状態は、命令がキャッシュメモ！Ｊ
（２ｂ）から取り出されるとき、つまり、命令が実行さ
れる直重■に調べられるわけである。よって、異常状態
に対する割込は１その命令が実行される点で発生するこ
とが可能となる。
以上説明したように、この発明によれば、命令プリフェ
ッチ可能なキャシュメモリを持つ計算機において、キャ
ッシュメモリにタグビットを設け、そのタグビットに命
令フェッチ時における異常状態を記憶し、命令実行時に
キャッシュメモリから異常状態の記憶されたタグビット
を持つ命令を取り出したときに割込を発生するようにし
たので、命令フェッチ時における異常状態に対する割込
は常にその命令が実行されるときに発生させることがで
きる。この結果、実際は実行しない命令のフェッチに伴
なう禁止されているメモリエリアのアクセスに関する不
必要な割込の発生を防止でき、メモリアクセス時におけ
るハードウェアの異常に関する不必要な割込の発生を防
止でき、また、デバッグ時において正しいブレークポイ
ントの検出ができるといった効果がある。
ッチ可能なキャシュメモリを持つ計算機において、キャ
ッシュメモリにタグビットを設け、そのタグビットに命
令フェッチ時における異常状態を記憶し、命令実行時に
キャッシュメモリから異常状態の記憶されたタグビット
を持つ命令を取り出したときに割込を発生するようにし
たので、命令フェッチ時における異常状態に対する割込
は常にその命令が実行されるときに発生させることがで
きる。この結果、実際は実行しない命令のフェッチに伴
なう禁止されているメモリエリアのアクセスに関する不
必要な割込の発生を防止でき、メモリアクセス時におけ
るハードウェアの異常に関する不必要な割込の発生を防
止でき、また、デバッグ時において正しいブレークポイ
ントの検出ができるといった効果がある。
第１図は、この発明の一実施例による計算機の半、“４
成ブロック図である。第２図は、従来の計算機の一例の
構成ブロック図である。第８図は、命令プリフェッチ可
能なキャッシュメモリを持つ計算機が命令をフェッチす
るタイミングの例である。 第４図は、異常状態での命令フェッチが起った時のタイ
ミングの例である。第５図および第６図は、従来の計算
機において命令をフェッチするときの問題点を説明する
だめの図である。 図において、（１）は外部バス、（２ａ）はキャシュメ
モリに付けられたタグビット、（２ｂ”ｌはギＹツンエ
メモリ、（３）は命令デコーダ、（４）は制錘部、（５
）は演算部、を示す。 なお、同一符号は同一または１１当部分を示す。
成ブロック図である。第２図は、従来の計算機の一例の
構成ブロック図である。第８図は、命令プリフェッチ可
能なキャッシュメモリを持つ計算機が命令をフェッチす
るタイミングの例である。 第４図は、異常状態での命令フェッチが起った時のタイ
ミングの例である。第５図および第６図は、従来の計算
機において命令をフェッチするときの問題点を説明する
だめの図である。 図において、（１）は外部バス、（２ａ）はキャシュメ
モリに付けられたタグビット、（２ｂ”ｌはギＹツンエ
メモリ、（３）は命令デコーダ、（４）は制錘部、（５
）は演算部、を示す。 なお、同一符号は同一または１１当部分を示す。
Claims (4)
- （１）命令プリフェッチ可能なキャッシュメモリ、前記
キャッシュメモリに備えられ命令をデコードする時の最
小単位ごとに設けられた少なくとも第１と第２の２つの
状態を有するタグビット、通常の命令フェッチのときに
は前記タグビットを第１の状態にし特別な状態での命令
フェッチを行なうときは前記タグビットを第２の状態に
する手段、および、命令の実行時に前記キャッシュメモ
リから取出した命令に対応するタグビットが第２の状態
であれば命令を実行する代わりに割込を発生する手段、
を含むことを特徴とする計算器。 - （２）特別な状態での命令フェッチは、命令をフェッチ
するメモリのアドレスが、別に設けられたアドレスレジ
スタの内容と一致したことが検出された状態での命令フ
ェッチである、特許請求の範囲第１項記載の計算機。 - （３）特別な状態での命令フェッチは、命令をフェッチ
するメモリのアドレスが、別に設けられたアドレス管理
手段によつてアクセスが禁示されているメモリ領域であ
ることが識別された状態での命令フェッチである、特許
請求の範囲第１項記載の計算機。 - （４）特別な状態での命令フェッチは、別に設けられた
メモリアクセスエラー監視手段においてハードウェアの
異常が検出された状態での命令フェッチである、特許請
求の範囲第１項記載の計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285168A JPS62144246A (ja) | 1985-12-18 | 1985-12-18 | 計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285168A JPS62144246A (ja) | 1985-12-18 | 1985-12-18 | 計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144246A true JPS62144246A (ja) | 1987-06-27 |
Family
ID=17687974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285168A Pending JPS62144246A (ja) | 1985-12-18 | 1985-12-18 | 計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0346915A2 (en) * | 1988-06-17 | 1989-12-20 | Modular Computer Systems Inc. | Cache breakpoint system for computers |
| JPH03248244A (ja) * | 1990-02-27 | 1991-11-06 | Toshiba Corp | キャッシュメモリを備えたプロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775356A (en) * | 1980-10-28 | 1982-05-11 | Fujitsu Ltd | Instruction pre-fetch control system |
| JPS59125443A (ja) * | 1982-12-31 | 1984-07-19 | Fujitsu Ltd | 命令アドレス比較方式 |
-
1985
- 1985-12-18 JP JP60285168A patent/JPS62144246A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775356A (en) * | 1980-10-28 | 1982-05-11 | Fujitsu Ltd | Instruction pre-fetch control system |
| JPS59125443A (ja) * | 1982-12-31 | 1984-07-19 | Fujitsu Ltd | 命令アドレス比較方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0346915A2 (en) * | 1988-06-17 | 1989-12-20 | Modular Computer Systems Inc. | Cache breakpoint system for computers |
| JPH03248244A (ja) * | 1990-02-27 | 1991-11-06 | Toshiba Corp | キャッシュメモリを備えたプロセッサ |
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