JP3185649B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビット処理を主とす
る基本命令と、複数ビットの応用命令処理を行うプログ
ラマブルコントローラに関し、特に基本命令と応用命令
を両方処理することのできる命令処理部を有するプログ
ラマブルコントローラに関するものである。

【０００２】

【従来の技術】プログラマブルコントローラは産業用装
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、高速化に応じて、より多数の入出
力信号を高速に処理することが求められている。このた
め、ビット処理を主とする基本命令と、複数ビットの応
用命令処理を行うことのできる専用ハードウェア（プロ
セッサ）で高速化を実現し、通信処理・周辺処理などを
行う汎用マイクロプロセッサと組み合わせてプログラマ
ブルコントーラを構成している。この専用ハードウェア
（プロセッサ）の構造として、従来は、以下のような３
段パイプライン構造で命令を実行していた。

【０００３】第１ステージ：命令フェッチ 第２ステージ：命令デコード、レジスタフェッチ、算術
論理演算、データアドレス計算、分岐先計算、 第３ステージ：メモリアクセス（リード／ライト）、分
岐、ビット演算、レジスタ書き込み

【０００４】

【発明が解決しようとする課題】上記の３段パイプライ
ン構造では、各ステージのうち一番遅い実行ステージの
処理速度で、全体の命令実行速度が決まってしまう。こ
のようなパイプライン処理の高速化のためには、各ステ
ージの処理速度を均等にする必要があるが、この例では
命令メモリとデータメモリに同じアクセス時間のメモリ
を使用すると、第１ステージに対して第３ステージの方
がビット演算を行う分、処理時間が必要になるというア
ンバランスがある。実行速度向上のためには、パイプラ
インステージをさらに分割して多段にすれば良い。そこ
で、本発明者らは、専用ハードウェア（プロセッサ）の
命令実行サイクルを以下のような５段に要素分割した、
５段パイプライン構造を持ったプログラマブルコントロ
ーラを開発した。

【０００５】第１ステージ：命令フェッチ 第２ステージ：命令デコード、レジスタフェッチ 第３ステージ：算術論理演算、データアドレス計算、分
岐先計算 第４ステージ：メモリアクセス（リード／ライト） 第５ステージ：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べて
パイプラインステージ間のアンバランスが改善され、パ
イプラインステージ１段あたりの所要時間も短縮される
ため、全体の命令実行速度を向上させることができる。
この５段パイプライン構造のプログラマブルコントロー
ラの概略構成図を、図３に示す。

【０００６】図で、ＩＦ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）で示される第１ステージは、命令メモリＩＭ
から命令レジスタＩＲヘ次に実行する命令を読み込む命
令フェッチ処理を行うステージで、命令を格納する命令
メモリＩＭと、プログラムカウンタ制御のためのアドレ
ス計算回路ＡＤＤＲＣＡＬＣからの信号を受けて、次に
実行する命令が格納された命令メモリＩＭのアドレスを
計数するプログラムカウンタＰＣとで構成されている。
プログラムカウンタＰＣのアドレス指定に従って命令メ
モリＩＭから読み出された命令が格納される命令レジス
タＩＲは、第１ステージＩＦの実行結果を保存して、次
の第２ステージであるＩＤにその結果を伝える、パイプ
ラインレジスタＩＦ／ＩＤを兼ねている。

【０００７】ＩＤ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏ
ｄｅ）で示される第２ステージは、命令デコーダＤＣに
よる命令デコード、及び、レジスタファイルＲＦを構成
する複数の汎用レジスタのいずれかより値を取り出すレ
ジスタフェッチ処理を行うステージで、命令のオペレー
ションコード部を解読するデコーダＤＣと、複数の汎用
レジスタで構成された汎用レジスタファイルＲＦとで構
成されている。汎用レジスタファイルＲＦには、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタＩＤ／ＥＸのＳ１に接続され、他方の出力はパイプ
ラインレジスタＩＤ／ＥＸのＳ２に接続されている。ま
た、命令デコーダＤＣで解読された値もパイプラインレ
ジスタＩＤ／ＥＸの所定の箇所に格納される。

【０００８】次に、ＥＸ（ＥＸｅｃｕｔｅ）で示される
第３ステージは、算術論理演算ユニットＡＬＵによっ
て、算術論理演算またはデータアドレス計算または分岐
先の実効アドレスを計算する分岐先計算を行うステージ
で、算術論理演算ユニットＡＬＵの一方の入力は、パイ
プラインレジスタＩＤ／ＥＸのＳ１の出力に接続され、
他方の入力は、パイプラインレジスタＩＤ／ＥＸのＳ２
の出力に接続されている。また、算術論理演算ユニット
ＡＬＵは、パイプラインレジスタＩＤ／ＥＸの所定の箇
所に格納された、デコードされた命令の値によって制御
され、算術論理演算ユニットＡＬＵの出力は、パイプラ
インレジスタＥＸ／ＭＥＭのＤの箇所に格納される。

【０００９】次に、ＭＥＭ（ＭＥＭｏｒｙ ａｃｃｅｓ
ｓ）で示される第４ステージは、データメモリＤＭヘの
メモリアクセス処理を行うステージで、パイプラインレ
ジスタＥＸ／ＭＥＭのＤの箇所に格納されていた値は、
データメモリＤＭの所定アドレスのメモリに格納される
と共に、パイプラインレジスタＭＥＭ／ＷＢの所定箇所
に出力される。または、データメモリＤＭの所定アドレ
スに格納されていた値がパイプラインレジスタＭＢＭ／
ＷＢの所定箇所に格納される。

【００１０】最後に、ＷＢ（Ｗｒｉｔｅ Ｂａｃｋ）で
示される第５ステージは、ビット演算または汎用レジス
タへの書き込み処理または分岐処理を行うステージで、
汎用レジスタへの書き込み処理の場合は、パイプライン
レジスタＭＥＭ／ＷＢの所定箇所に格納されていた値
が、レジスタファイルＲＦの所定の汎用レジスタに格納
される。但し、図３では本発明に関する部分のみ図示し
ており、他の構成は図示を省略している。

【００１１】ところで、プログラマブルコントローラに
必要とされる機能の中には、データメモリ１ワード中の
ある１ビットの値を参照、更新したり、命令実行中に複
数ワードのデータメモリの参照、更新を行うビット処理
命令がある。このビット処理命令を実行するには複数の
メモリアクセスサイクルが必要となるため、上記の５段
パイプライン構造をそのまま用いた場合には、これらの
ビット処理命令を実行させることができない。

【００１２】また、プログラマブルコントローラには入
力の立ち上がりや立ち下がりを検出する微分命令と呼ば
れるものがあり、この微分命令用に入力信号の前回スキ
ャン時の値を記録するためのメモリが必要となり、従来
例の３段パイプライン構造で命令を実行するプログラマ
ブルコントローラでは命令メモリと同じアドレスを有す
る１ビット幅のメモリを設けている（特開平５−１８９
０１４号、同１８９０１５号参照）。例えば、入力Ｘ０
がオフからオンに立ち上がると、出力Ｙ１がオンになる
というような処理を行う場合、今回の入力Ｘ０がオンで
あるかオフであるかを調べるだけでは入力Ｘ０の立ち上
がりを検出することができない。前回の入力Ｘ０を記憶
しておいて、前回の入力Ｘ０がオフであり、且つ今回の
入力Ｘ０がオンであるときに、入力Ｘ０が立ち上がった
と判定される。そして、一旦、入力Ｘ０がオンになる
と、それが記憶されることにより、次のスキャン時に入
力Ｘ０がオンであっても、入力Ｘ０が立ち上がったとは
判定されない。このように、入力の立ち上がりや立ち下
がりを検出する微分命令では、入力信号の前回スキャン
時の値を記録するためのメモリが必要となり、そのため
に、命令メモリと同じアドレスを有する１ビット幅のメ
モリを設けているものである。この方式はアドレス管理
が容易になるという利点があり、今回開発した高速動作
が可能な５段パイプライン構造を持つプログラマブルコ
ントローラでもこれを採用し、命令メモリのアドレスバ
スと微分命令用のデータメモリのアドレスバスを共有さ
せて信号線の数の低減を図っているが、この構成にする
と微分命令のメモリ書き戻し時にパイプライン動作が乱
れて、必要な命令の実行が行われなくなるという問題が
発生する。

【００１３】本発明はこのような問題に鑑みてなされた
ものであり、ビット処理命令専用のメモリアドレス計算
ブロックとパイプラインレジスタ以外に、ビット処理命
令演算ブロックからメモリアクセスに必要なデータを受
け渡しするためのデータバスと、ビット処理命令実行中
に必要に応じてビット処理命令の後続命令の実行を停止
させる制御回路を設け、複数のメモリアクセスサイクル
が必要なビット処理命令と、それ以外の命令の両方を高
速に実行させることが可能な５段パイプライン構造を持
つプログラマブルコントローラを提供するものである。
また、微分命令のメモリ書き戻し時に必要に応じて命令
の実行を停止させる制御回路を設け、すべての命令を矛
盾なく実行することが可能な５段パイプライン構造を持
つプログラマブルコントローラを提供するものである。

【００１４】

【課題を解決するための手段】本発明のプログラマブル
コントローラにあっては、上記の課題を解決するため
に、図１に示すように、命令メモリＩＭから命令を取り
出す命令フェッチ処理を行う第１ステージＩＦと、命令
デコード処理及び汎用レジスタから値を取り出すレジス
タフェッチ処理を行う第２ステージＩＤと、算術論理演
算処理またはデータアドレス演算処理または分岐先の実
効アドレス計算処理または分岐条件の判定処理を行う第
３ステージＥＸと、データメモリＤＭへのメモリアクセ
ス処理または分岐処理を行う第４ステージＭＥＭと、ビ
ット演算処理または前記汎用レジスタへの書き込み処理
または分岐処理を行う第５ステージＷＢの、５つのステ
ージをパイプライン実行する５段パイプライン構造のプ
ログラマブルコントローラであって、図４に示すよう
に、ロード命令やストア命令などのメモリアクセス命令
とは別に、ビット処理命令を実行するために、ビット処
理命令専用のメモリアドレス計算ブロックＢＰＵＡＤＲ
を有することを特徴とするものである（請求項１）。こ
のビット処理命令専用のメモリアドレス計算ブロックＢ
ＰＵＡＤＲに、複数のパイプラインサイクルにわたって
データメモリＤＭのアドレスを計算させ、メモリアクセ
ス要求を発行させることにより、連続する複数のパイプ
ラインステージでメモリアクセスを行うことを可能とす
る（請求項２）。また、ビット処理命令を実行する専用
の回路ブロックＢＰＵを備え、この回路ブロックからメ
モリアドレスとメモリ読み出し要求を発行し、これによ
りデータメモリＤＭの読み出しを実行する、あるいは、
メモリアドレスとメモリの書き込みデータとメモリ書き
込み要求を発行し、これによりデータメモリＤＭへの書
き込みを実行する（請求項３、４）。

【００１５】次に、図６に示すように、命令デコードの
結果を受けて、パイプラインレジスタ上に該当命令がビ
ット処理命令であることを示す制御信号を設け、これに
より、ビット処理命令の後続命令の実行を停止させる必
要があるときには、プログラムカウンタＰＣのインクリ
メントを停止させる（請求項５）。あるいは、ビット処
理命令を実行する専用の回路ブロックＢＰＵから制御信
号を発行し、これにより、ビット処理命令の後続命令の
実行を停止させる必要があるときには、プログラムカウ
ンタＰＣのインクリメントを停止させる（請求項７）。
プログラムカウンタＰＣのインクリメントを停止させる
だけでは命令の実行を停止させることができない場合で
も、命令をデコードした結果をさらに書き換えて、ビッ
ト処理命令の後続命令の実行を停止させる（請求項６、
８）。

【００１６】次に、図１２に示すように、入力が変化し
たときにのみ実行される微分命令専用のデータメモリＢ
Ｍを設け、そのメモリのアドレスバスを命令メモリＩＭ
のアドレスバスと共有させる（請求項９）。この場合、
命令フェッチ時の命令メモリＩＭのアドレスをパイプラ
インレジスタに取り込み、パイプラインレジスタ上を順
次転送して、ビット処理命令を実行する専用の回路ブロ
ックに入力し、微分命令専用のデータメモリＢＭに書き
戻すときに、前記転送された命令メモリＩＭのアドレス
をメモリ書き込み用のアドレスとして用いる（請求項１
０）。また、微分命令専用のデータメモリに書き戻すと
きにプログラムカウンタのインクリメントを停止させ、
命令をフェッチできなくなることを防止する（請求項１
１）。さらに、微分命令専用のデータメモリに書き戻す
ときに命令メモリから取り込まれる命令を、後続動作に
影響しない命令に書き換える（請求項１２）。また、請
求項５乃至８、１１及び１２の処理が同時に発生すると
き、必要に応じて命令の実行を停止させ、命令をフェッ
チできなくなることを防止する（請求項１３）。

【００１７】

【発明の実施の形態】図１は本発明の実施の形態を示す
５段パイプライン構造のプログラマブルコントローラの
全体構成を示すブロック図である。図３の従来例の構造
と比較すれば明らかなように、本発明では、ビット処理
命令を処理するＢＰＵ（Ｂｉｔ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）のブロックと、ビット処理演算により更新
されるレジスタ：ＢＩＴＡＣＣ（Ｂｉｔ Ａｃｃｕｍｕ
ｌａｔｏｒ）を追加した構造となっている。

【００１８】本発明で採用した５段パイプライン構造を
持つプログラマブルコントローラでは、例えば、図２
（ａ）に示すように、ＩＦ：命令フェッチ、ＩＤ：命令
デコード、レジスタフェッチ、ＥＸ：算術論理演算、デ
ータアドレス計算、分岐先計算、ＭＥＭ：メモリアクセ
ス（リード／ライト）、ＷＢ：分岐、レジスタ書き込み
のように、１つの命令を５つのパイプラインステージに
分けて実行する。このような命令に加えて、プログラマ
ブルコントローラに必要とされる命令として、データメ
モリ１ワード中のある１ビットの値を参照したり更新し
たりする“ビット処理命令”というものが存在する。ビ
ット処理命令と呼ばれる命令には様々なものがあり、読
み込んだデータメモリ１ワードのあるビットの状態によ
りプログラマブルコントローラ内部のレジスタ：ＢＩＴ
ＡＣＣ（ビットアキュムレータ）を更新したり、このレ
ジスタＢＩＴＡＣＣの更新に加えてデータメモリ中のあ
る１ビットの値も更新する命令が存在する。このビット
処理命令のパイプラインステージの様子を、図２
（ｂ），（ｃ）に示す。図のように、ビット処理命令以
外の命令がレジスタ書き込みなどを行っていたＷＢステ
ージに相当する部分に、ＭＥＭステージで読み込んだデ
ータメモリの値によりＢＩＴＡＣＣの更新やデータメモ
リ中のある１ビットの値の更新、データメモリ書き込み
等の動作を行うＢＰＵステージが存在する。ビット処理
命令には多くの種類の命令があり、命令に応じて必要と
なるＢＰＵステージの数も図２（ｂ），（ｃ）に示すよ
うに変わってくる。

【００１９】また、ビット処理命令の中には、データメ
モリを１ワードだけ読み込むのではなく、１つの命令を
実行するために複数ワードのデータメモリを読み込む必
要があるものも存在する。単にデータメモリの読み出
し、書き込みを行うロード命令、ストア命令の場合は、
例えばメモリアドレスは指定されたレジスタの内容と即
値データを加算すると得られるというような単純な命令
語の構造になっているため、メモリアクセス用のアドレ
ス計算にはレジスタ間演算などで算術演算などを行うＡ
ＬＵを用いると、効率よく回路を実現することができ
る。しかしビット処理命令の場合にはロード／ストアの
ように単純にメモリアドレスが求められるとは限らない
ので、ＡＬＵでアドレス計算を行うような構成にすると
かえって回路が複雑になってしまう。そこでＡＬＵとは
別にビット処理命令専用にアドレス計算ブロックを設
け、ビット処理命令実行時にはここでメモリアドレスの
計算を行うようにする（請求項１）。

【００２０】また、ビット処理命令がロード／ストア命
令とは異なり複数のメモリアクセスが必要な場合には、
ロード／ストア命令のようにＥＸステージで１回だけメ
モリアドレスの計算を行うだけでは命令を実行すること
ができないので、上記アドレス計算ブロック内部にビッ
ト処理命令の命令語のうち、アドレス計算に必要な部分
を記録する機構を設け、連続して複数のパイプラインサ
イクルにわたってアドレスを計算する機能を持たせて、
あわせてメモリアクセス用の制御信号も発行させて、複
数のパイプラインサイクルにわたってメモリアクセスを
実施できる機能を提供する（請求項２）。

【００２１】ビット処理命令がパイプラインレジスタ上
を移動し、ビット処理命令を実行する回路ブロックＢＰ
Ｕに到達すると、ビット処理命令のメモリアクセス用の
アドレス計算は、上記請求項１、２のアドレス計算ブロ
ック以外にＢＰＵで実行することも可能になる。ビット
処理命令の後続命令の実行の都合上、請求項１、２のア
ドレス計算ブロックでアドレス計算を行うよりもＢＰＵ
でアドレス計算を行った方がいい場合もあるため、ＢＰ
Ｕで求めたアドレスとデータメモリ読み出し要求を用い
てデータメモリからの読み出しができるようなデータパ
スを設ける（請求項３）。

【００２２】また、ビット処理命令がデータメモリを更
新するような命令の場合、ＢＰＵがデータメモリに書き
込む値を求めることになるので、ＢＰＵで求めたメモリ
の書き込み値とアドレスとデータメモリ書き込み要求を
用いて、データメモリへの書き込みができるようなデー
タパスを設ける（請求項４）。

【００２３】以上の請求項１〜４の機能を実現するため
の回路構成を図４に示す。図４では５段パイプライン構
造のうち、ＥＸ、ＭＥＭ、ＷＢ（ＢＰＵ）の３つのステ
ージのうち、特にデータメモリアクセスに関する部分を
示している。図４のＥＸステージにおいて、ロード命令
やストア命令でメモリアドレスを計算させていたＡＬＵ
とは別に、ビット処理命令専用のアドレス計算ブロック
ＢＰＵＡＤＲを設け、ビット処理命令実行時にはＡＬＵ
の出力ではなく、ＢＰＵＡＤＲの出力をメモリアクセス
用のアドレスに用いる。そのために、マルチプレクサＭ
ＵＸを設けて、ＡＬＵの出力とＢＰＵＡＤＲの出力を選
択してパイプラインレジスタＥＸ／ＭＥＭのアドレス部
分ＡＤに書き込んでいる。ビット処理命令では、ビット
処理命令専用のアドレス計算ブロックＢＰＵＡＤＲによ
りメモリアクセス用のアドレスを計算し、マルチプレク
サＭＵＸを介してパイプラインレジスタＥＸ／ＭＥＭの
アドレス部分ＡＤに書き込むものである。また、メモリ
のアクセスが読み出しである場合には、パイプラインレ
ジスタＥＸ／ＭＥＭのメモリ読み出し制御信号ＲＤを１
とし、メモリのアクセスが書き込みである場合には、パ
イプラインレジスタＥＸ／ＭＥＭのメモリ書き込み制御
信号ＷＴを１とする。このように、ビット処理命令で
は、ビット処理命令専用のアドレス計算ブロックＢＰＵ
ＡＤＲがデータメモリＤＭのアドレスＡＤＤＲを計算
し、読み出し制御信号ＲＤ又は書き込み制御信号ＷＴを
発行する。なお、ロード命令やストア命令ではＡＬＵに
よりメモリアドレスを計算させて、マルチプレクサＭＵ
Ｘを介してパイプラインレジスタＥＸ／ＭＥＭのアドレ
ス部分ＡＤに書き込む。ロード命令の場合には、パイプ
ラインレジスタＥＸ／ＭＥＭのメモリ読み出し制御信号
ＲＤが１となり、ストア命令の場合には、パイプライン
レジスタＥＸ／ＭＥＭのメモリ書き込み制御信号ＷＴが
１となる。

【００２４】また、ＥＸパイプラインサイクルで計算し
た値だけでなく、ビット処理命令を実行するブロックＢ
ＰＵからデータメモリＤＭのアドレスＡＤＤＲや書き込
み値ＷＴＤＴ、メモリの制御信号ＲＤ、ＷＴを発行し、
それを元にメモリアクセスを実行することができるよう
なデータパスをＭＥＭステージに設けている。図４で
は、メモリの制御信号ＲＤ、ＷＴは「１の時に実行」を
意味するものとし、パイプラインレジスタＥＸ／ＭＥＭ
の上のメモリ制御信号ＷＴやＲＤの値が０であっても、
ビット処理命令実行回路ブロックＢＰＵからメモリアク
セス要求を発行することにより、メモリアクセスを実行
することができる。すなわち、ビット処理命令実行回路
ブロックＢＰＵからデータメモリＤＭを読み出すときに
は、マルチプレクサＭＵＸを切り替えて、パイプライン
レジスタＥＸ／ＭＥＭのアドレス部分ＡＤに代えて、ビ
ット処理命令実行回路ブロックＢＰＵからデータメモリ
ＤＭにメモリアドレスＡＤＤＲを与えると共に、ビット
処理命令実行回路ブロックＢＰＵからＯＲゲートを介し
てデータメモリＤＭにメモリ読み出し制御信号ＲＤを与
える。これにより、データメモリＤＭから読み出された
データＲＤＤＴは、パイプラインレジスタＭＥＭ／ＷＢ
を介してビット処理命令実行回路ブロックＢＰＵに入力
される。また、ビット処理命令実行回路ブロックＢＰＵ
からデータメモリＤＭに書き込むときには、マルチプレ
クサＭＵＸを切り替えて、パイプラインレジスタＥＸ／
ＭＥＭのアドレス部分ＡＤに代えて、ビット処理命令実
行回路ブロックＢＰＵからデータメモリＤＭにメモリア
ドレスＡＤＤＲを与えると共に、マルチプレクサＭＵＸ
を切り替えて、パイプラインレジスタＥＸ／ＭＥＭのデ
ータ部分ＤＴに代えて、ビット処理命令実行回路ブロッ
クＢＰＵからデータメモリＤＭに書き込みデータＷＴＤ
Ｔを与え、さらに、ビット処理命令実行回路ブロックＢ
ＰＵからＯＲゲートを介してデータメモリＤＭにメモリ
書き込み制御信号ＷＴを与える。これにより、ビット処
理命令実行回路ブロックＢＰＵからデータメモリＤＭに
データを書き込むことが可能となる。

【００２５】以上の請求項１〜４の発明のタイムチャー
トを図５に示す。図５の（ａ）はロード／ストア命令
を、（ｂ）は命令実行時にデータメモリを３ワード読み
込んで、３ワード書き込むようなビット処理命令を示し
ている。図５（ａ）では、ＥＸステージのＡＬＵでアド
レス計算を行い、ＭＥＭステージでメモリのＲｅａｄ／
Ｗｒｉｔｅを行っている。それに対して図５（ｂ）では
ＥＸステージのＢＰＵＡＤＲでアドレス計算を行い、そ
の値を元にＭＥＭステージでメモリＲｅａｄを行ってい
る。さらにＢＰＵＡＤＲはアドレス計算に必要なビット
処理命令の命令語の一部を自分の内部に記憶し、ＭＥＭ
ステージの直後のパイプラインサイクルでもメモリＲｅ
ａｄができるよう、ＥＸステージに続いてＭＥＭステー
ジでもアドレス計算を実行し、併せてメモリＲｅａｄ要
求を発行することで、ＢＰＵ１ステージでもメモリＲｅ
ａｄを実行している。さらにもう１ワードのメモリＲｅ
ａｄが必要になるが、ＢＰＵ１ステージになるとビット
処理命令の命令語はパイプラインレジスタ上を移動して
ＢＰＵに到達しているので、ＢＰＵ２サイクルのメモリ
Ｒｅａｄは必要な信号をすべてＢＰＵから発行し、実現
させている。その後の３ワードのメモリ書き込みも、必
要な値をすべてＢＰＵから発行し、３サイクルにわたる
メモリＷｒｉｔｅを実行している。

【００２６】上記請求項１〜４の発明により、命令実行
時に複数のメモリアクセスが必要となるビット処理命令
を、５段パイプライン構造を持つプログラマブルコント
ローラで実行させることができるようになるが、ビット
処理命令が複数のパイプラインサイクルにわたってデー
タメモリを占有するため、ビット処理命令の後続命令が
データメモリにアクセスできるようになるまで、後続命
令の実行を停止させる必要がある。そこで、パイプライ
ンレジスタ上に該当命令がビット処理命令であることを
示す制御信号を設け、それをもとにプログラムカウンタ
のインクリメントを停止させる機能を追加する（請求項
５）。また、プログラムカウンタのインクリメントを停
止させただけでは後続命令の実行を止めることができな
い場合は、パイプラインレジスタ上に設けられた該当命
令がビット処理命令であることを示す制御信号をもと
に、命令をデコードした結果を上書きして命令を無効化
する機能を追加する（請求項６）。

【００２７】また、上記請求項５の制御信号だけでは必
要な後続命令の実行停止ができない場合に対して、ＢＰ
Ｕからビット処理命令を実行中であることを示す制御信
号を発行しそれをもとにプログラムカウンタのインクリ
メントを停止させる機能を追加する（請求項７）。同様
に、プログラムカウンタのインクリメントを停止させた
だけでは後続命令の実行を止めることができない場合
は、ＢＰＵから発行されるビット処理命令を実行中であ
ることを示す制御信号をもとに、命令をデコードした結
果を上書きして命令を無効化する機能を追加する（請求
項８）。

【００２８】以上の請求項５〜８の機能を実現するため
の回路構成を図６に示す。図６のＩＦステージで命令メ
モリＩＭから取り込んだ命令語はパイプラインレジスタ
ＩＦ／ＩＤ上のインストラクションレジスタＩＲに格納
される。それをＩＤステージのデコーダブロックＤＣで
解読し、解読した結果をパイプラインレジスタＩＤ／Ｅ
Ｘに書き込む。ここで解読した命令がビット処理命令で
あった場合、パイプラインレジスタ上に設けた制御信号
ＢＰＵに１を書き込むことにする。この制御信号ＢＰＵ
は、パイプラインレジスタＩＤ／ＥＸ、ＥＸ／ＭＥＭ、
ＭＥＭ／ＷＢ上を順次転送され、これらの制御信号はハ
ザード検出ブロックＨＤＵに与えられる。ハザード検出
ブロックＨＤＵはハザード信号ＨＺＤ＿ＰＣ、ＨＺＤ＿
ＩＤ、ＨＺＤ＿ＥＸを生成し、これらの信号はそれぞれ
ＨＺＤ＿ＰＣによりプログラムカウンタＰＣのインクリ
メント停止、ＨＺＤ＿ＩＤによりＩＤステージでデコー
ドした結果のうち、メモリアクセス、レジスタ書き込み
を無効にする、そして、ＨＺＤ＿ＥＸによりＥＸステー
ジでデコードした結果のうち、メモリアクセス、レジス
タ書き込みを無効にする、という働きをする。パイプラ
インレジスタ上の制御信号ＢＰＵに加えて、ビット処理
命令実行ブロックＢＰＵからもビット処理命令を実行中
であることを示す制御信号を発行し、これも併せてハザ
ード検出ブロックＨＤＵで処理してハザード信号を生成
する。

【００２９】次に命令を実行したときのタイミングチャ
ートを示して、請求項５〜８の動作の説明をする。ま
ず、図７のように、データメモリを１ワード読み込み、
その中の１ビットに変更を加えて再びデータメモリに書
き戻すようなビット処理命令の場合を考える。図７では
命令メモリの番地にビット処理命令が、それ以降の
番地、番地に後続命令が格納されているものとする。
ここで示すビット処理命令は、まずＭＥＭステージでデ
ータメモリを読み込んで、ＢＰＵ１ステージでその中の
１ビットデータを操作して、ＢＰＵ２ステージでデータ
メモリに値を書き戻している。このため後続命令のメモ
リアクセスは、ビット処理命令のＢＰＵ２以降に行わな
いと、複数の命令が同時にメモリをアクセスしてしまう
ことになる。命令メモリ番地のビット処理命令がＩＤ
ステージの時、後続の番地の命令はＩＦステージに入
っているので、後続命令がフェッチされるのを停止させ
ることはできない。そして番地の命令のＭＥＭステー
ジを先行するビット処理命令のＢＰＵ２ステージの後に
実行させなければならないので、パイプラインサイクル
２つ分だけ命令の実行を停止させなければならない。

【００３０】図７の命令を実行させたときの回路内部の
信号のタイミングチャートを図８に示す。時刻１で命令
メモリ番地のビット処理命令のフェッチが完了し、パ
イプラインレジスタＩＦ／ＩＤ上のインストラクション
レジスタＩＲに命令語が取り込まれる。それを解読し
て、時刻２にパイプラインレジスタＩＤ／ＥＸ上の制御
信号ＢＰＵに該当命令がビット処理命令であるという情
報が現れ、この制御信号ＢＰＵはパイプラインレジスタ
ＥＸ／ＭＥＭ、ＭＥＭ／ＷＢへと伝達される。この制御
信号ＢＰＵがパイプラインレジスタＩＤ／ＥＸとＥＸ／
ＭＥＭにあるときに、ハザード検出ブロックＨＤＵはハ
ザード信号ＨＺＤ＿ＰＣを発行し、このためプログラム
カウンタＰＣのインクリメントが２サイクルの間停止
し、時刻２から時刻５までインストラクションレジスタ
ＩＲには命令メモリ番地の命令がフェッチされ続け
る。フェッチした命令をそのままデコードしても先行す
るビット処理命令に影響がでなければこのままで良い
が、もしデコードした場合に誤動作するようなときは、
ハザード信号ＨＺＤ＿ＰＣと同じタイミングでハザード
信号ＨＺＤ＿ＩＤも発行する。このハザード信号ＨＺＤ
＿ＩＤはインストラクションレジスタＩＲをデコードし
た結果をパイプラインレジスタＩＤ／ＥＸに書き込むと
き、メモリアクセスやレジスタ書き込みに関する制御信
号ＭＥＭ、ＷＢ、ＥＸを無効にするハザード信号で、ハ
ザード信号ＨＺＤ＿ＩＤが発生しているときにはパイプ
ラインレジスタＩＤ／ＥＸにはＮＯＰ命令がデコードさ
れたのと同じような状態になる。このハザード信号ＨＺ
Ｄ＿ＩＤをハザード信号ＨＺＤ＿ＰＣと一緒に用いるこ
とで、図７の命令のように、パイプラインサイクル２
つ分だけ命令の実行を停止させ、ビット処理命令のメモ
リアクセスが完了するまで後続命令のメモリアクセスを
発生させないという制御が実現される（請求項５、
６）。

【００３１】次に、命令を実行する際に３ワードのメモ
リ読み込みとメモリ書き込みを行うようなビット処理命
令の場合を考える。このビット処理命令が命令メモリＩ
Ｍの番地に格納され、後続の番地、番地にも別の
命令が格納されているものとする。図９に示すように、
このビット処理命令は連続する６サイクルの間メモリ
アクセスを実行し、後続の命令は命令のＢＰＵ６の
ステージまでＭＥＭステージの実行を遅らせなければな
らない。この場合、パイプラインレジスタ上を伝搬する
制御信号ＢＰＵだけでは、後続命令の実行を止めること
はできないので、図１０に示すようにビット処理命令実
行ブロックＢＰＵからビット処理命令を実行中であるこ
とを示す制御信号を発行させ、これも併せてハザード信
号ＨＺＤ＿ＰＣの生成に用いれば、この場合でも必要な
だけ後続命令の実行を停止させることができる。また必
要に応じてハザード信号ＨＺＤ＿ＩＤを生成すれば、フ
ェッチした命令のデコード結果を無効にすることもでき
る（請求項７、８）。

【００３２】次に、プログラマブルコントローラには入
力の立ち上がりや立ち下がりを検出する微分命令と呼ば
れるものがあり、この微分命令用に入力信号の前回スキ
ャン時の値を記録するためのメモリが必要となる。そこ
で、従来、３段パイプライン構造で命令を実行するプロ
グラマブルコントローラで採用した、命令メモリと同じ
アドレスを有する１ビット幅のメモリを設け、この微分
命令用のデータメモリのアドレスバスと命令メモリのア
ドレスバスを共有させて信号線の数の低減を図り、従来
よりも高速動作が可能な５段パイプライン構造を持つプ
ログラマブルコントローラにおいても従来と同様の微分
命令を実行させることを可能にする（請求項９）。

【００３３】上記のような構成で微分命令用のメモリを
設けたので、微分命令実行時のメモリ書き戻しアドレス
は、微分命令が格納されていた命令メモリのアドレスと
同じものになる。この書き戻しアドレスを保存する方法
としては、微分命令をフェッチしたときのプログラムカ
ウンタの値をスタックに格納し、微分命令のメモリ書き
戻し時にアドレスを取り出すなどの構成も考えられる
が、制御が複雑になることと、分岐命令用などにＥＸス
テージまでプログラムカウンタＰＣの値を伝達させてい
ることから、ここではパイプラインレジスタを用いて命
令メモリのアドレス（＝ＰＣの値）をビット処理命令実
行ブロックＢＰＵまで転送し、このＢＰＵが微分命令実
行時にメモリに書き戻す際に再びそれを用いるという構
成を採用することにする（請求項１０）。

【００３４】この微分命令のメモリ書き戻し時には、命
令メモリのアドレスは微分命令用メモリの書き戻しアド
レスの値になってしまい、そのまま命令をフェッチし続
けるとすると、本来フェッチするはずだった命令の代わ
りに、いまメモリに値を書き込もうとしている微分命令
を再びフェッチしてしまうことになる。そこで、微分命
令がメモリに値を書き戻しているパイプラインサイクル
はプログラムカウンタＰＣのインクリメントを停止さ
せ、実行するべき命令をフェッチできなくなるというこ
とが起こらないようにする（請求項１１）。

【００３５】また、プログラムカウンタＰＣのインクリ
メントを止めただけでは不正な命令が実行されることを
阻止できないので、回路の構成上、デコード結果を無効
にできない場合には、命令フェッチ時に命令メモリから
取り込まれた値をさらにＮＯＰ（Ｎｏ ＯＰｅｒａｔｉ
ｏｎ：ノーオペレーション命令）で上書きした結果をイ
ンストラクションレジスタＩＲに取り込み、不正な命令
が実行されることを防止する（請求項１２）。

【００３６】上記請求項９〜１２を、微分命令を実行し
たときのタイムチャート及び関連する部分のブロック図
で説明する。図１１に命令実行時のタイムチャートを、
図１２にＩＦ、ＩＤステージのブロック図を示す。実施
例では、命令メモリの番地に微分命令が存在し、続く
番地以降にビット処理命令以外の命令が格納され、
番地の微分命令から命令が実行されているものとする。
微分命令はＢＰＵ２ステージでメモリに値を書き戻し、
このときはＢＰＵブロックからメモリのアドレスとメモ
リ書き込み要求を発行する。そこで、図１１に示すよう
に微分命令がメモリ書き戻しを行っているパイプライン
サイクルでは、プログラムカウンタＰＣのインクリメン
トを停止させるためにハザード信号ＨＺＤ＿ＰＣを発生
させ、命令メモリ番地の命令をフェッチできなくなる
ことを防止する。ところで、ＰＣのインクリメントを停
止させるだけだと、微分命令がメモリ書き戻しをしてい
るときは命令メモリのアドレスが番地になり、番地
の命令が再びフェッチされてしまう。これをＩＤステー
ジで無効にする構成も考えられるが、ここではフェッチ
時に命令メモリから取り込んだ値の代わりにＮＯＰ（ノ
ーオペレーション命令）を表す値をインストラクション
レジスタＩＲに書き込むことにより、不正な命令が実行
されることを防止する。

【００３７】この微分命令のメモリ書き戻し時のハザー
ド処理は、命令デコード時にどう処理するべきかを決定
できる他の命令のハザード処理とは異なり、命令の実行
が終了する直前にハザード処理が必要になる。このため
命令の組み合わせによってはハザード処理に矛盾が発生
し、プログラマブルコントローラが誤動作する原因にな
る。そこで、ハザード検出ブロックＨＤＵにおいて各種
ハザードの発生状況を監視し、微分命令のハザード処理
を行う際に矛盾が発生する場合には、命令の実行をもう
１サイクル余分に停止させ、回路が誤動作するのを防止
するようにする（請求項１３）。

【００３８】どのような矛盾が発生するのかを、図１３
に示す。図１３では、命令メモリの番地に微分命令
を、番地にデータメモリを１ワード読み書きする図７
に示したビット処理命令を、番地と番地以降にビッ
ト処理命令以外の命令を配置し、番地の微分命令から
実行させている。ハザード信号はハザード検出ブロック
ＨＤＵ内部の信号を表すものとする。ハザード信号ＨＺ
Ｄ＿ＩＤとハザード信号ＨＺＤ＿ＰＣ１は、番地のビ
ット処理命令に関するハザード信号で、ハザード信号Ｈ
ＺＤ＿ＰＣ２とハザード信号ＨＺＤ＿ＩＦは、番地の
微分命令に関するハザード信号である。ハザード検出ブ
ロックＨＤＵから出力されるハザード信号ＨＺＤ＿ＰＣ
は、ハザード信号ＨＺＤ＿ＰＣ１とハザード信号ＨＺＤ
＿ＰＣ２のＯＲをとったものであり、プログラムカウン
タＰＣは、時刻４〜５、時刻５〜６の２サイクルにわた
って、インクリメントが停止する。また、ハザード信号
ＨＺＤ＿ＰＣ１により、命令がデコードされて時刻５と
時刻６にパイプラインレジスタＩＤ／ＥＸに書き込まれ
た値は、ＮＯＰ（ノーオペレーション命令）で上書きさ
れた状態になっている。一方、微分命令のハザード処理
であるハザード信号ＨＺＤ＿ＩＦにより、時刻６の時点
でインストラクションレジスタＩＲに取り込まれた命令
は、ＮＯＰで上書きされている。これら２つのハザード
処理をそのまま実行すると、番地の命令がデコードさ
れず実行もされない。このようなハザード処理の矛盾が
発生する場合には、ハザード検出ブロックＨＤＵの内部
でハザード信号ＨＺＤ＿ＰＣをもう１サイクル長く発生
させるような処理を施し、実行されない命令をなくす必
要がある。

【００３９】

【発明の効果】本発明によれば、５段パイプライン型の
構造を持つプログラマブルコントローラにおいて、命令
メモリの１ビットを更新したり、命令実行時に複数ワー
ドのメモリの読み書きが必要になるビット処理命令と呼
ばれる命令を実行する場合、請求項１〜４で述べたアド
レス計算とメモリアクセスの方式を採用することによ
り、無駄なパイプラインサイクルを浪費することなく効
率的に命令を実行させることが可能になる。また、請求
項５〜８で述べた制御方式を採用することにより、ビッ
ト処理命令が複数のメモリアクセスを行っている際に、
命令メモリにＮＯＰ命令を挿入することなくビット処理
命令の後続命令を矛盾なく実行させることが可能にな
る。また、請求項９の形式のメモリを採用することで、
従来の３段パイプライン構造を持つプログラマブルコン
トローラよりも高速実行が可能な５段パイプライン構造
を持つプログラマブルコントローラにおいて、従来と同
様の微分命令を実行させることが可能になり、アドレス
バス用の信号線の数を減らすことができる。また、請求
項１０のように微分命令のメモリ書き戻しアドレスを扱
うと、微分命令実行時の制御が非常に容易になる。請求
項１１、１２で述べた制御方法を採用することにより、
命令メモリにＮＯＰ命令を挿入することなく、微分命令
がメモリに書き戻しているときにプログラマブルコント
ローラが誤動作してしまうことを防ぐことができる。ま
た請求項１３で述べた制御を施すことにより、請求項５
〜８の処理と請求項１１、１２で述べた処理が衝突した
ときにも、矛盾なく命令を実行させることが可能にな
る。

【図面の簡単な説明】

【図１】本発明の５段パイプライン構造のプログラマブ
ルコントローラの全体構成を示すブロック図である。

【図２】本発明のプログラマブルコントローラによるパ
イプラインステージを示す説明図である。

【図３】従来のプログラマブルコントローラのブロック
図である。

【図４】請求項１〜４の機能を実現するための回路構成
を示すブロック図である。

【図５】図４の回路の動作を示すタイムチャートであ
る。

【図６】請求項５〜８の機能を実現するための回路構成
を示すブロック図である。

【図７】図６の回路でデータメモリを１ワード読み込
み、その中の１ビットに変更を加えて再びデータメモリ
に書き戻すビット処理命令のタイミングチャートであ
る。

【図８】図７のビット処理命令を実行させたときの回路
内部の信号のタイミングチャートである。

【図９】図６の回路で命令を実行する際に３ワードのメ
モリ読み込みとメモリ書き込みを行うようなビット処理
命令のタイミングチャートである。

【図１０】図９のビット処理命令を実行させたときの回
路内部の信号のタイミングチャートである。

【図１１】本発明のプログラマブルコントローラで微分
命令を実行したときの動作を示すタイムチャートであ
る。

【図１２】請求項９〜１２の機能を実現するための回路
構成を示すブロック図である。

【図１３】本発明のプログラマブルコントローラで微分
命令のハザード処理を行う際に矛盾が発生する場合を説
明するためのタイミングチャートである。

【符号の説明】

ＩＭ 命令メモリ ＤＭ データメモリ ＰＣ プログラムカウンタ ＡＬＵ 算術論理演算ユニット ＤＣ 命令デコーダ ＲＦ レジスタファイル ＢＰＵ ビット処理命令実行回路ブロック ＢＩＴＡＣＣ ビットアキュムレータ ＢＰＵＡＤＲ ビット処理命令専用アドレス計算ブロッ
ク

フロントページの続き (56)参考文献 特開 平９−97180（ＪＰ，Ａ) 特開 平９−128235（ＪＰ，Ａ) 特開 平９−128237（ＪＰ，Ａ) 特開 平８−76996（ＪＰ，Ａ) 特開 平５−189013（ＪＰ，Ａ) 特開 平５−189014（ＪＰ，Ａ) 特開 平５−180915（ＪＰ，Ａ) 特開 平５−204415（ＪＰ，Ａ) 特開 平７−168715（ＪＰ，Ａ) 特開 平６−250711（ＪＰ，Ａ) 特開 平３−196204（ＪＰ，Ａ) 特開 平５−341820（ＪＰ，Ａ) 特開 平５−73113（ＪＰ，Ａ) 特開 平４−363704（ＪＰ，Ａ) 特開 平１−245306（ＪＰ，Ａ) 特開 昭63−95503（ＪＰ，Ａ) ヘネシー＆パターソン「コンピュー タ・アーキテクチャ −設計・実現・評 価の定量的アプローチ−」、日経ＢＰ 社、平成５年（1993年）５月31日、ｐ. 243−345 武良丈治外３名「ＰＣ（ＦＰ10，ＦＰ 10Ｓ）の高速処理技術」松下電工技報51 号（1995年６月）ｐ．40−45 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38 G05B 19/05

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 命令メモリから命令を取り出す命令フ
   ェッチ処理を行う第１ステージと、命令デコード処理及
   び汎用レジスタから値を取り出すレジスタフェッチ処理
   を行う第２ステージと、算術論理演算処理またはデータ
   アドレス演算処理または分岐先の実効アドレス計算処理
   または分岐条件の判定処理を行う第３ステージと、デー
   タメモリへのメモリアクセス処理または分岐処理を行う
   第４ステージと、ビット演算処理または前記汎用レジス
   タへの書き込み処理または分岐処理を行う第５ステージ
   の、５つのステージをパイプライン実行する５段パイプ
   ライン構造のプログラマブルコントローラであって、ロ
   ード命令やストア命令などのメモリアクセス命令とは別
   に、ビット処理命令を実行するために、ビット処理命令
   専用のメモリアドレス計算ブロックを有することを特徴
   とするプログラマブルコントローラ。
2. 【請求項２】 前記ビット処理命令専用のメモリアド
   レス計算ブロックに、複数のパイプラインサイクルにわ
   たってデータメモリのアドレスを計算させ、メモリアク
   セス要求を発行させることにより、連続する複数のパイ
   プラインステージでメモリアクセスを行うことが可能な
   機能を有することを特徴とする請求項１記載のプログラ
   マブルコントローラ。
3. 【請求項３】 ビット処理命令を実行する専用の回路
   ブロックを備え、この回路ブロックからメモリアドレス
   とメモリ読み出し要求を発行し、これによりデータメモ
   リの読み出しを実行することを特徴とする請求項１記載
   のプログラマブルコントローラ。
4. 【請求項４】 ビット処理命令を実行する専用の回路
   ブロックを備え、この回路ブロックからメモリアドレス
   とメモリの書き込みデータとメモリ書き込み要求を発行
   し、これによりデータメモリへの書き込みを実行するこ
   とを特徴とする請求項１記載のプログラマブルコントロ
   ーラ。
5. 【請求項５】 パイプラインレジスタ上に該当命令が
   ビット処理命令であることを示す制御信号を設け、これ
   により、ビット処理命令の後続命令の実行を停止させる
   必要があるときには、プログラムカウンタのインクリメ
   ントを停止させる機能を有することを特徴とする請求項
   １記載のプログラマブルコントローラ。
6. 【請求項６】 請求項５において、プログラムカウン
   タのインクリメントを停止させるだけでは命令の実行を
   停止させることができない場合でも、命令をデコードし
   た結果をさらに書き換えて、ビット処理命令の後続命令
   の実行を停止させる機能を有することを特徴とするプロ
   グラマブルコントローラ。
7. 【請求項７】 ビット処理命令を実行する専用の回路
   ブロックを備え、この回路ブロックから制御信号を発行
   し、これにより、ビット処理命令の後続命令の実行を停
   止させる必要があるときには、プログラムカウンタのイ
   ンクリメントを停止させる機能を有することを特徴とす
   る請求項１記載のプログラマブルコントローラ。
8. 【請求項８】 請求項７において、プログラムカウン
   タのインクリメントを停止させるだけでは命令の実行を
   停止させることができない場合でも、命令をデコードし
   た結果をさらに書き換えて、ビット処理命令の後続命令
   の実行を停止させる機能を有することを特徴とするプロ
   グラマブルコントローラ。
9. 【請求項９】 入力が変化したときにのみ実行される
   微分命令専用のデータメモリを設け、そのメモリのアド
   レスバスを命令メモリのアドレスバスと共有させること
   を特徴とする請求項１記載のプログラマブルコントロー
   ラ。
10. 【請求項１０】 命令フェッチ時の命令メモリのアド
    レスをパイプラインレジスタに取り込み、パイプライン
    レジスタ上を順次転送して、ビット処理命令を実行する
    専用の回路ブロックに入力し、微分命令専用のデータメ
    モリに書き戻すときに、前記転送された命令メモリのア
    ドレスをメモリ書き込み用のアドレスとして用いること
    を特徴とする請求項９記載のプログラマブルコントロー
    ラ。
11. 【請求項１１】 微分命令専用のデータメモリに書き
    戻すときにプログラムカウンタのインクリメントを停止
    させ、命令をフェッチできなくなることを防止する機能
    を有することを特徴とする請求項９又は１０記載のプロ
    グラマブルコントローラ。
12. 【請求項１２】 微分命令専用のデータメモリに書き
    戻すときに命令メモリから取り込まれる命令を、後続動
    作に影響しない命令に書き換える機能を有することを特
    徴とする請求項１記載のプログラマブルコントローラ。
13. 【請求項１３】 パイプラインレジスタ上に該当命令
    がビット処理命令であることを示す制御信号を設け、こ
    れにより、ビット処理命令の後続命令の実行を停止させ
    る必要があるときには、プログラムカウンタのインクリ
    メントを停止させる第１の機能と、 第１の機能により、プログラムカウンタのインクリメン
    トを停止させるだけでは命令の実行を停止させることが
    できない場合でも、命令をデコードした結果をさらに書
    き換えて、ビット処理命令の後続命令の実行を停止させ
    る第２の機能と、 ビット処理命令を実行する専用の回路ブロックを備え、
    この回路ブロックから制御信号を発行し、これにより、
    ビット処理命令の後続命令の実行を停止させる必要があ
    るときには、プログラムカウンタのインクリメントを停
    止させる第３の機能と、 第３の機能により、プログラムカウンタのインクリメン
    トを停止させるだけでは命令の実行を停止させることが
    できない場合でも、命令をデコードした結果をさらに書
    き換えて、ビット処理命令の後続命令の実行を停止させ
    る第４の機能とを有し、 入力が変化したときにのみ実行される微分命令専用のデ
    ータメモリを設け、そのメモリのアドレスバスを命令メ
    モリのアドレスバスと共有させ、命令フェッチ時の命令
    メモリのアドレスをパイプラインレジスタに取り込み、
    パイプラインレジスタ上を順次転送して、ビット処理命
    令を実行する専用の回路ブロックに入力し、微分命令専
    用のデータメモリに書き戻すときに、前記転送された命
    令メモリのアドレスをメモリ書き込み用のアドレスとし
    て使用し、 微分命令専用のデータメモリに書き戻すときにプログラ
    ムカウンタのインクリメントを停止させ、命令をフェッ
    チできなくなることを防止するとともに、命令メモリか
    ら取り込まれる命令を、後続動作に影響しない命令に書
    き換える第５の機能を有し、 第１〜第４のいずれかの機能を実現するための処理と、
    第５の機能を実現するための処理とが同時に発生すると
    き、必要に応じて命令の実行を停止させ、命令をフェッ
    チできなくなることを防止する機能を有することを特徴
    とする請求項 １記載の プログラマブルコントローラ。