JP3481039B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP3481039B2 JP3481039B2 JP09128296A JP9128296A JP3481039B2 JP 3481039 B2 JP3481039 B2 JP 3481039B2 JP 09128296 A JP09128296 A JP 09128296A JP 9128296 A JP9128296 A JP 9128296A JP 3481039 B2 JP3481039 B2 JP 3481039B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- stage
- execution
- flag
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Advance Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はビット処理を主とす
る基本命令と、複数ビットの応用命令処理を行うプログ
ラマブルコントローラに関し、特に基本命令と応用命令
を両方処理することのできる命令処理部を有するプログ
ラマブルコントローラに関するものである。
る基本命令と、複数ビットの応用命令処理を行うプログ
ラマブルコントローラに関し、特に基本命令と応用命令
を両方処理することのできる命令処理部を有するプログ
ラマブルコントローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラは産業用装
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、高速化に応じて、より多数の入出
力信号を高速に処理することが求められている。このた
め、ビット処理を主とする基本命令と、複数ビットの応
用命令処理を行うことのできる専用ハードウェア（プロ
セッサ）で高速化を実現し、通信処理・周辺処理などを
行う汎用マイクロプロセッサと組み合わせてプログラマ
ブルコントローラを構成している。この専用ハードウェ
ア（プロセッサ）の構造として、従来は、以下のような
３段パイプライン構造で命令を実行していた。
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、高速化に応じて、より多数の入出
力信号を高速に処理することが求められている。このた
め、ビット処理を主とする基本命令と、複数ビットの応
用命令処理を行うことのできる専用ハードウェア（プロ
セッサ）で高速化を実現し、通信処理・周辺処理などを
行う汎用マイクロプロセッサと組み合わせてプログラマ
ブルコントローラを構成している。この専用ハードウェ
ア（プロセッサ）の構造として、従来は、以下のような
３段パイプライン構造で命令を実行していた。
【０００３】第１ステージ：命令フェッチ
第２ステージ：命令デコード、レジスタフェッチ、算術
論理演算、データアドレス計算、分岐先計算、 第３ステージ：メモリアクセス（リード／ライト）、分
岐、ビット演算、レジスタ書き込み
論理演算、データアドレス計算、分岐先計算、 第３ステージ：メモリアクセス（リード／ライト）、分
岐、ビット演算、レジスタ書き込み
【０００４】
【発明が解決しようとする課題】上記の３段パイプライ
ン構造では、各ステージのうち一番遅い実行ステージの
処理速度で、全体の命令実行速度が決まってしまう。こ
のようなパイプライン処理の高速化のためには、各ステ
ージの処理速度を均等にする必要があるが、この例では
命令メモリとデータメモリに同じアクセス時間のメモリ
を使用すると、第１ステージに対して第３ステージの方
がビット演算を行う分、処理時間が必要になるというア
ンバランスがある。実行速度向上のためには、パイプラ
インステージをさらに分割して多段にすれば良い。そこ
で、本発明者らは、専用ハードウェア（プロセッサ）の
命令実行サイクルを以下のような５段に要素分割した、
５段パイプライン構造を持ったプログラマブルコントロ
ーラを開発した。
ン構造では、各ステージのうち一番遅い実行ステージの
処理速度で、全体の命令実行速度が決まってしまう。こ
のようなパイプライン処理の高速化のためには、各ステ
ージの処理速度を均等にする必要があるが、この例では
命令メモリとデータメモリに同じアクセス時間のメモリ
を使用すると、第１ステージに対して第３ステージの方
がビット演算を行う分、処理時間が必要になるというア
ンバランスがある。実行速度向上のためには、パイプラ
インステージをさらに分割して多段にすれば良い。そこ
で、本発明者らは、専用ハードウェア（プロセッサ）の
命令実行サイクルを以下のような５段に要素分割した、
５段パイプライン構造を持ったプログラマブルコントロ
ーラを開発した。
【０００５】第１ステージ：命令フェッチ
第２ステージ：命令デコード、レジスタフェッチ
第３ステージ：算術論理演算、データアドレス計算、分
岐先計算 第４ステージ：メモリアクセス（リード／ライト） 第５ステージ：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べて
パイプラインステージ間のアンバランスが改善され、パ
イプラインステージ１段あたりの所要時間も短縮される
ため、全体の命令実行速度を向上させることができる。
この５段パイプライン構造のプログラマブルコントロー
ラの概略構成図を、図３に示す。
岐先計算 第４ステージ：メモリアクセス（リード／ライト） 第５ステージ：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べて
パイプラインステージ間のアンバランスが改善され、パ
イプラインステージ１段あたりの所要時間も短縮される
ため、全体の命令実行速度を向上させることができる。
この５段パイプライン構造のプログラマブルコントロー
ラの概略構成図を、図３に示す。
【０００６】図で、ＩＦ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）で示される第１ステージは、命令メモリＩＭ
から命令レジスタＩＲヘ次に実行する命令を読み込む命
令フェッチ処理を行うステージで、命令を格納する命令
メモリＩＭと、プログラムカウンタ制御のためのアドレ
ス計算回路ＡＤＤＲＣＡＬＣからの信号を受けて、次に
実行する命令が格納された命令メモリＩＭのアドレスを
計数するプログラムカウンタＰＣとで構成されている。
プログラムカウンタＰＣのアドレス指定に従って命令メ
モリＩＭから読み出された命令が格納される命令レジス
タＩＲは、第１ステージＩＦの実行結果を保存して、次
の第２ステージであるＩＤにその結果を伝える、パイプ
ラインレジスタＩＦ／ＩＤを兼ねている。
ｅｔｃｈ）で示される第１ステージは、命令メモリＩＭ
から命令レジスタＩＲヘ次に実行する命令を読み込む命
令フェッチ処理を行うステージで、命令を格納する命令
メモリＩＭと、プログラムカウンタ制御のためのアドレ
ス計算回路ＡＤＤＲＣＡＬＣからの信号を受けて、次に
実行する命令が格納された命令メモリＩＭのアドレスを
計数するプログラムカウンタＰＣとで構成されている。
プログラムカウンタＰＣのアドレス指定に従って命令メ
モリＩＭから読み出された命令が格納される命令レジス
タＩＲは、第１ステージＩＦの実行結果を保存して、次
の第２ステージであるＩＤにその結果を伝える、パイプ
ラインレジスタＩＦ／ＩＤを兼ねている。
【０００７】ＩＤ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏ
ｄｅ）で示される第２ステージは、命令デコーダＤＣに
よる命令デコード、及び、レジスタファイルＲＦを構成
する複数の汎用レジスタのいずれかより値を取り出すレ
ジスタフェッチ処理を行うステージで、命令のオペレー
ションコード部を解読するデコーダＤＣと、複数の汎用
レジスタで構成された汎用レジスタファイルＲＦとで構
成されている。汎用レジスタファイルＲＦには、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタＩＤ／ＥＸのＳ１に接続され、他方の出力はパイプ
ラインレジスタＩＤ／ＥＸのＳ２に接続されている。ま
た、命令デコーダＤＣで解読された値もパイプラインレ
ジスタＩＤ／ＥＸの所定の箇所に格納される。
ｄｅ）で示される第２ステージは、命令デコーダＤＣに
よる命令デコード、及び、レジスタファイルＲＦを構成
する複数の汎用レジスタのいずれかより値を取り出すレ
ジスタフェッチ処理を行うステージで、命令のオペレー
ションコード部を解読するデコーダＤＣと、複数の汎用
レジスタで構成された汎用レジスタファイルＲＦとで構
成されている。汎用レジスタファイルＲＦには、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタＩＤ／ＥＸのＳ１に接続され、他方の出力はパイプ
ラインレジスタＩＤ／ＥＸのＳ２に接続されている。ま
た、命令デコーダＤＣで解読された値もパイプラインレ
ジスタＩＤ／ＥＸの所定の箇所に格納される。
【０００８】次に、ＥＸ（ＥＸｅｃｕｔｅ）で示される
第３ステージは、算術論理演算ユニットＡＬＵによっ
て、算術論理演算またはデータアドレス計算または分岐
先の実効アドレスを計算する分岐先計算を行うステージ
で、算術論理演算ユニットＡＬＵの一方の入力は、パイ
プラインレジスタＩＤ／ＥＸのＳ１の出力に接続され、
他方の入力は、パイプラインレジスタＩＤ／ＥＸのＳ２
の出力に接続されている。また、算術論理演算ユニット
ＡＬＵは、パイプラインレジスタＩＤ／ＥＸの所定の箇
所に格納された、デコードされた命令の値によって制御
され、算術論理演算ユニットＡＬＵの出力は、パイプラ
インレジスタＥＸ／ＭＥＭのＤの箇所に格納される。
第３ステージは、算術論理演算ユニットＡＬＵによっ
て、算術論理演算またはデータアドレス計算または分岐
先の実効アドレスを計算する分岐先計算を行うステージ
で、算術論理演算ユニットＡＬＵの一方の入力は、パイ
プラインレジスタＩＤ／ＥＸのＳ１の出力に接続され、
他方の入力は、パイプラインレジスタＩＤ／ＥＸのＳ２
の出力に接続されている。また、算術論理演算ユニット
ＡＬＵは、パイプラインレジスタＩＤ／ＥＸの所定の箇
所に格納された、デコードされた命令の値によって制御
され、算術論理演算ユニットＡＬＵの出力は、パイプラ
インレジスタＥＸ／ＭＥＭのＤの箇所に格納される。
【０００９】次に、ＭＥＭ（ＭＥＭｏｒｙ ａｃｃｅｓ
ｓ）で示される第４ステージは、データメモリＤＭヘの
メモリアクセス処理を行うステージで、パイプラインレ
ジスタＥＸ／ＭＥＭのＤの箇所に格納されていた値は、
データメモリＤＭの所定アドレスのメモリに格納される
と共に、パイプラインレジスタＭＥＭ／ＷＢの所定箇所
に出力される。または、データメモリＤＭの所定アドレ
スに格納されていた値がパイプラインレジスタＭＥＭ／
ＷＢの所定箇所に格納される。
ｓ）で示される第４ステージは、データメモリＤＭヘの
メモリアクセス処理を行うステージで、パイプラインレ
ジスタＥＸ／ＭＥＭのＤの箇所に格納されていた値は、
データメモリＤＭの所定アドレスのメモリに格納される
と共に、パイプラインレジスタＭＥＭ／ＷＢの所定箇所
に出力される。または、データメモリＤＭの所定アドレ
スに格納されていた値がパイプラインレジスタＭＥＭ／
ＷＢの所定箇所に格納される。
【００１０】最後に、ＷＢ（Ｗｒｉｔｅ Ｂａｃｋ）で
示される第５ステージは、ビット演算または汎用レジス
タへの書き込み処理または分岐処理を行うステージで、
汎用レジスタへの書き込み処理の場合は、パイプライン
レジスタＭＥＭ／ＷＢの所定箇所に格納されていた値
が、レジスタファイルＲＦの所定の汎用レジスタに格納
される。但し、図３では本発明に関する部分のみ図示し
ており、他の構成は図示を省略している。
示される第５ステージは、ビット演算または汎用レジス
タへの書き込み処理または分岐処理を行うステージで、
汎用レジスタへの書き込み処理の場合は、パイプライン
レジスタＭＥＭ／ＷＢの所定箇所に格納されていた値
が、レジスタファイルＲＦの所定の汎用レジスタに格納
される。但し、図３では本発明に関する部分のみ図示し
ており、他の構成は図示を省略している。
【００１１】ところで、プログラマブルコントローラに
必要とされる命令の中には、常に命令を実行するのでは
なく、あらかじめ定めた命令実行条件が成立したときだ
け命令を実行するものもある。その命令実行条件を構成
するフラグは上記５段パイプライン構造の様々な場所に
設けられており、その中のビット演算命令で更新される
フラグＢＩＴＡＣＣは５段パイプライン構造の第５ステ
ージ以降で更新される。そのため、ＢＩＴＡＣＣを更新
するビット演算命令の直後に、命令実行条件によって命
令の実行／非実行が決定される命令を配置した場合、そ
の命令実行時には直前のビット演算命令はまだＢＩＴＡ
ＣＣを更新しておらず、命令実行条件が確定していない
ため正しく命令の実行／非実行の制御が行えなくなると
いう問題が発生する。
必要とされる命令の中には、常に命令を実行するのでは
なく、あらかじめ定めた命令実行条件が成立したときだ
け命令を実行するものもある。その命令実行条件を構成
するフラグは上記５段パイプライン構造の様々な場所に
設けられており、その中のビット演算命令で更新される
フラグＢＩＴＡＣＣは５段パイプライン構造の第５ステ
ージ以降で更新される。そのため、ＢＩＴＡＣＣを更新
するビット演算命令の直後に、命令実行条件によって命
令の実行／非実行が決定される命令を配置した場合、そ
の命令実行時には直前のビット演算命令はまだＢＩＴＡ
ＣＣを更新しておらず、命令実行条件が確定していない
ため正しく命令の実行／非実行の制御が行えなくなると
いう問題が発生する。
【００１２】本発明はこのような問題に鑑みてなされた
ものであり、パイプラインレジスタ上に該当命令が命令
実行条件を構成するフラグであるＢＩＴＡＣＣを更新す
るビット演算命令であることを示す制御信号を設け、こ
の信号の値をもとに命令実行条件によって命令の実行／
非実行が決定される命令を実行する際、必要に応じて命
令実行条件が確定するまで命令の実行を停止させる機能
を実現させるものであり、これにより、矛盾なく命令の
実行／非実行の制御を行いつつ命令を実行させることが
可能な５段パイプライン構造を持つプログラマブルコン
トローラを提供するものである。
ものであり、パイプラインレジスタ上に該当命令が命令
実行条件を構成するフラグであるＢＩＴＡＣＣを更新す
るビット演算命令であることを示す制御信号を設け、こ
の信号の値をもとに命令実行条件によって命令の実行／
非実行が決定される命令を実行する際、必要に応じて命
令実行条件が確定するまで命令の実行を停止させる機能
を実現させるものであり、これにより、矛盾なく命令の
実行／非実行の制御を行いつつ命令を実行させることが
可能な５段パイプライン構造を持つプログラマブルコン
トローラを提供するものである。
【００１３】
【課題を解決するための手段】本発明のプログラマブル
コントローラにあっては、上記の課題を解決するため
に、図１及び図２に示すように、命令メモリＩＭから命
令を取り出す命令フェッチ処理を行う第１ステージＩＦ
と、命令デコード処理及び汎用レジスタから値を取り出
すレジスタフェッチ処理を行う第２ステージＩＤと、算
術論理演算処理またはデータアドレス演算処理または分
岐先の実効アドレス計算処理または分岐条件の判定処理
を行う第３ステージＥＸと、データメモリＤＭへのメモ
リアクセス処理または分岐処理を行う第４ステージＭＥ
Ｍと、ビット演算処理または前記汎用レジスタへの書き
込み処理または分岐処理を行う第５ステージＷＢの、５
つのステージをパイプライン実行する５段パイプライン
構造のプログラマブルコントローラであって、少なくと
も第５ステージでビット演算処理を行うためのビット処
理命令により更新される第１のフラグを含む複数のフラ
グの値の論理演算結果として命令実行条件を定めて、上
記５段パイプライン処理の第３ステージである命令実行
ステージにある命令が上記命令実行条件により命令の実
行／非実行が変わる特定の命令であるか否かを示す制御
信号ＩＮＳＴを第２ステージと第３ステージの間のパイ
プラインレジスタ上に設けて、この信号により命令実行
ステージにある命令が上記特定の命令であることが判明
した場合には、その特定の命令は命令実行ステージで命
令実行条件が成立している時にのみ命令を実行するよう
に命令実行条件が不成立の時には前記データメモリ又は
前記汎用レジスタへの書き込みを禁止する信号を発行す
ると共に、矛盾なく命令の実行／非実行の制御を行いつ
つ命令を実行することが可能となるように、パイプライ
ンレジスタ上に該当命令が命令実行条件に関する第１の
フラグを更新するビット処理命令であることを示す制御
信号を設け、この制御信号をもとに命令実行条件が確定
しない間は命令の実行を停止させることを特徴とするも
のである（請求項１）。
コントローラにあっては、上記の課題を解決するため
に、図１及び図２に示すように、命令メモリＩＭから命
令を取り出す命令フェッチ処理を行う第１ステージＩＦ
と、命令デコード処理及び汎用レジスタから値を取り出
すレジスタフェッチ処理を行う第２ステージＩＤと、算
術論理演算処理またはデータアドレス演算処理または分
岐先の実効アドレス計算処理または分岐条件の判定処理
を行う第３ステージＥＸと、データメモリＤＭへのメモ
リアクセス処理または分岐処理を行う第４ステージＭＥ
Ｍと、ビット演算処理または前記汎用レジスタへの書き
込み処理または分岐処理を行う第５ステージＷＢの、５
つのステージをパイプライン実行する５段パイプライン
構造のプログラマブルコントローラであって、少なくと
も第５ステージでビット演算処理を行うためのビット処
理命令により更新される第１のフラグを含む複数のフラ
グの値の論理演算結果として命令実行条件を定めて、上
記５段パイプライン処理の第３ステージである命令実行
ステージにある命令が上記命令実行条件により命令の実
行／非実行が変わる特定の命令であるか否かを示す制御
信号ＩＮＳＴを第２ステージと第３ステージの間のパイ
プラインレジスタ上に設けて、この信号により命令実行
ステージにある命令が上記特定の命令であることが判明
した場合には、その特定の命令は命令実行ステージで命
令実行条件が成立している時にのみ命令を実行するよう
に命令実行条件が不成立の時には前記データメモリ又は
前記汎用レジスタへの書き込みを禁止する信号を発行す
ると共に、矛盾なく命令の実行／非実行の制御を行いつ
つ命令を実行することが可能となるように、パイプライ
ンレジスタ上に該当命令が命令実行条件に関する第１の
フラグを更新するビット処理命令であることを示す制御
信号を設け、この制御信号をもとに命令実行条件が確定
しない間は命令の実行を停止させることを特徴とするも
のである（請求項１）。
【００１４】また、前記複数のフラグは、フラグセット
命令により更新される第２のフラグを含み、矛盾なく命
令の実行／非実行の制御を行いつつ命令を実行すること
が可能となるように、命令実行条件を構成する第２のフ
ラグを更新するフラグセット命令は、その直後の命令の
命令実行ステージ開始時には第２のフラグの更新を完了
させることを特徴とする（請求項２）。
命令により更新される第２のフラグを含み、矛盾なく命
令の実行／非実行の制御を行いつつ命令を実行すること
が可能となるように、命令実行条件を構成する第２のフ
ラグを更新するフラグセット命令は、その直後の命令の
命令実行ステージ開始時には第２のフラグの更新を完了
させることを特徴とする（請求項２）。
【００１５】また、前記複数のフラグは、各種算術演算
命令により更新される第３のフラグを含み、矛盾なく命
令の実行／非実行の制御を行いつつ命令を実行すること
が可能となるように、命令実行条件を構成する第３のフ
ラグを更新する各種算術演算命令は、その直後の命令の
命令実行ステージ開始時には第３のフラグの更新を完了
させることを特徴とする（請求項３）。
命令により更新される第３のフラグを含み、矛盾なく命
令の実行／非実行の制御を行いつつ命令を実行すること
が可能となるように、命令実行条件を構成する第３のフ
ラグを更新する各種算術演算命令は、その直後の命令の
命令実行ステージ開始時には第３のフラグの更新を完了
させることを特徴とする（請求項３）。
【００１６】
【発明の実施の形態】図１及び図２は本発明の実施の形
態を示す５段パイプライン構造のプログラマブルコント
ローラの全体構成を示すブロック図である。図３の従来
例の構造と比較すれば明らかなように、本発明では、フ
ラグレジスタＦＲとハザード検出ユニットＨＤＵを追加
した構造となっている。ハザード検出ユニットＨＤＵ
は、フラグレジスタＦＲ中の強制実行フラグＥＸＥＦＬ
ＧとエラーフラグＥＲＲＣＮＴＲＬ、及びビット処理命
令実行ユニットＢＰＵにより更新されるフラグＢＩＴＡ
ＣＣの値をもとに命令実行条件を判定し、命令実行条件
が成立しない場合にはハザード信号ＨＺＤ＿ＥＸに
「１」を出力する。
態を示す５段パイプライン構造のプログラマブルコント
ローラの全体構成を示すブロック図である。図３の従来
例の構造と比較すれば明らかなように、本発明では、フ
ラグレジスタＦＲとハザード検出ユニットＨＤＵを追加
した構造となっている。ハザード検出ユニットＨＤＵ
は、フラグレジスタＦＲ中の強制実行フラグＥＸＥＦＬ
ＧとエラーフラグＥＲＲＣＮＴＲＬ、及びビット処理命
令実行ユニットＢＰＵにより更新されるフラグＢＩＴＡ
ＣＣの値をもとに命令実行条件を判定し、命令実行条件
が成立しない場合にはハザード信号ＨＺＤ＿ＥＸに
「１」を出力する。
【００１７】本発明で採用した５段パイプライン構造を
持つプログラマブルコントローラでは、例えば、図４
（ａ）に示すように、ＩＦ：命令フェッチ、ＩＤ：命令
デコード、レジスタフェッチ、ＥＸ：算術論理演算、デ
ータアドレス計算、分岐先計算、ＭＥＭ：メモリアクセ
ス（リード／ライト）、ＷＢ：分岐、レジスタ書き込み
のように、１つの命令を５つのパイプラインステージに
分けて実行する。このような命令に加えて、プログラマ
ブルコントローラに必要とされる命令として、データメ
モリ１ワード中のある１ビットの値を参照したり更新し
たりする“ビット処理命令”というものが存在する。ビ
ット処理命令と呼ばれる命令には様々なものがあり、読
み込んだデータメモリ１ワードのあるビットの状態によ
りプログラマブルコントローラ内部のフラグ：ＢＩＴＡ
ＣＣ（ビットアキュムレータ）を更新したり、このフラ
グＢＩＴＡＣＣの更新に加えてデータメモリ中のある１
ビットの値も更新する命令が存在する。このビット処理
命令のパイプラインステージとフラグＢＩＴＡＣＣが更
新される様子を、図４（ｂ），（ｃ）に示す。図のよう
に、ビット処理命令以外の命令がレジスタ書き込みなど
を行っていたＷＢステージに相当する部分に、ＭＥＭス
テージで読み込んだデータメモリの値によりＢＩＴＡＣ
Ｃの更新やデータメモリ中のある１ビットの値の更新、
データメモリ書き込み等の動作を行うＢＰＵステージが
存在する。ビット処理命令には多くの種類の命令があ
り、命令に応じて必要となるＢＰＵステージの数も図４
（ｂ），（ｃ）に示すように変わってくる。図ではＢＩ
ＴＡＣＣは「０」から「１」に変化しているが、逆の変
化を示すこともある。
持つプログラマブルコントローラでは、例えば、図４
（ａ）に示すように、ＩＦ：命令フェッチ、ＩＤ：命令
デコード、レジスタフェッチ、ＥＸ：算術論理演算、デ
ータアドレス計算、分岐先計算、ＭＥＭ：メモリアクセ
ス（リード／ライト）、ＷＢ：分岐、レジスタ書き込み
のように、１つの命令を５つのパイプラインステージに
分けて実行する。このような命令に加えて、プログラマ
ブルコントローラに必要とされる命令として、データメ
モリ１ワード中のある１ビットの値を参照したり更新し
たりする“ビット処理命令”というものが存在する。ビ
ット処理命令と呼ばれる命令には様々なものがあり、読
み込んだデータメモリ１ワードのあるビットの状態によ
りプログラマブルコントローラ内部のフラグ：ＢＩＴＡ
ＣＣ（ビットアキュムレータ）を更新したり、このフラ
グＢＩＴＡＣＣの更新に加えてデータメモリ中のある１
ビットの値も更新する命令が存在する。このビット処理
命令のパイプラインステージとフラグＢＩＴＡＣＣが更
新される様子を、図４（ｂ），（ｃ）に示す。図のよう
に、ビット処理命令以外の命令がレジスタ書き込みなど
を行っていたＷＢステージに相当する部分に、ＭＥＭス
テージで読み込んだデータメモリの値によりＢＩＴＡＣ
Ｃの更新やデータメモリ中のある１ビットの値の更新、
データメモリ書き込み等の動作を行うＢＰＵステージが
存在する。ビット処理命令には多くの種類の命令があ
り、命令に応じて必要となるＢＰＵステージの数も図４
（ｂ），（ｃ）に示すように変わってくる。図ではＢＩ
ＴＡＣＣは「０」から「１」に変化しているが、逆の変
化を示すこともある。
【００１８】ところで、プログラマブルコントローラの
命令の中には常に命令を実行するのではなく、複数のフ
ラグの値から構成される命令実行条件が成立していると
きにのみ、命令を実行するものがある。実施例では、あ
る命令は以下の条件が成立したときに、命令を実行す
る。
命令の中には常に命令を実行するのではなく、複数のフ
ラグの値から構成される命令実行条件が成立していると
きにのみ、命令を実行するものがある。実施例では、あ
る命令は以下の条件が成立したときに、命令を実行す
る。
【００１９】
【数１】
ここで、ＥＸＥＦＬＧは強制実行フラグ、ＥＲＲＣＮＴ
ＲＬはエラーフラグであり、これらのフラグは他のフラ
グとともに、回路中のフラグレジスタＦＲの中に存在し
ている。また、ＢＩＴＡＣＣはビット処理命令により更
新されるフラグである。これらのフラグの値が上記命令
実行条件を満足する時だけ、特定の命令を実行する機能
を有したプログラマブルコントローラの実施例を図１及
び図２に示す。
ＲＬはエラーフラグであり、これらのフラグは他のフラ
グとともに、回路中のフラグレジスタＦＲの中に存在し
ている。また、ＢＩＴＡＣＣはビット処理命令により更
新されるフラグである。これらのフラグの値が上記命令
実行条件を満足する時だけ、特定の命令を実行する機能
を有したプログラマブルコントローラの実施例を図１及
び図２に示す。
【００２０】ＩＦステージで命令メモリＩＭから取り込
んだ命令語はパイプラインレジスタＩＦ／ＩＤ上のイン
ストラクションレジスタＩＲに格納される。それをＩＤ
ステージのデコーダブロックＤＣで解読し、解読した結
果をパイプラインレジスタＩＤ／ＥＸに書き込む。ここ
で解読した命令がビット処理命令であった場合、パイプ
ラインレジスタ上に設けた制御信号ＢＰＵに「１」を書
き込むことにする。この制御信号ＢＰＵは、パイプライ
ンレジスタＩＤ／ＥＸ、ＥＸ／ＭＥＭ上を順次転送さ
れ、これらの制御信号はハザード検出ブロックＨＤＵに
与えられる。ハザード検出ブロックＨＤＵはハザード信
号ＨＺＤ＿ＰＣ、ＨＺＤ＿ＩＤ、ＨＺＤ＿ＥＸを生成
し、これらの信号はそれぞれＨＺＤ＿ＰＣによりプログ
ラムカウンタＰＣのインクリメント停止、ＨＺＤ＿ＩＤ
によりＩＤステージでデコードした結果のうち、メモリ
アクセス、レジスタ書き込みを無効にする、そして、Ｈ
ＺＤ＿ＥＸによりＥＸステージでデコードした結果のう
ち、メモリアクセス、レジスタ書き込みを無効にする、
という働きをする。
んだ命令語はパイプラインレジスタＩＦ／ＩＤ上のイン
ストラクションレジスタＩＲに格納される。それをＩＤ
ステージのデコーダブロックＤＣで解読し、解読した結
果をパイプラインレジスタＩＤ／ＥＸに書き込む。ここ
で解読した命令がビット処理命令であった場合、パイプ
ラインレジスタ上に設けた制御信号ＢＰＵに「１」を書
き込むことにする。この制御信号ＢＰＵは、パイプライ
ンレジスタＩＤ／ＥＸ、ＥＸ／ＭＥＭ上を順次転送さ
れ、これらの制御信号はハザード検出ブロックＨＤＵに
与えられる。ハザード検出ブロックＨＤＵはハザード信
号ＨＺＤ＿ＰＣ、ＨＺＤ＿ＩＤ、ＨＺＤ＿ＥＸを生成
し、これらの信号はそれぞれＨＺＤ＿ＰＣによりプログ
ラムカウンタＰＣのインクリメント停止、ＨＺＤ＿ＩＤ
によりＩＤステージでデコードした結果のうち、メモリ
アクセス、レジスタ書き込みを無効にする、そして、Ｈ
ＺＤ＿ＥＸによりＥＸステージでデコードした結果のう
ち、メモリアクセス、レジスタ書き込みを無効にする、
という働きをする。
【００２１】図１及び図２のパイプラインレジスタＩＤ
／ＥＸ上のＩＮＳＴは、該当命令が上記命令実行条件に
より命令の実行／非実行が変わる命令であることを示す
制御信号である。この信号によりＥＸステージにある命
令が、実行／非実行の制御を行わなければならない命令
であることが判明した場合、ハザード検出ユニットＨＤ
ＵはフラグレジスタＦＲ中の強制実行フラグＥＸＥＦＬ
ＧとエラーフラグＥＲＲＣＮＴＲＬ、及びビット処理命
令実行ユニットＢＰＵにより更新されるフラグＢＩＴＡ
ＣＣの値をもとに命令実行条件を判定し、命令実行条件
が成立しない場合にはハザード信号ＨＺＤ＿ＥＸに
「１」を出力する。ＨＺＤ＿ＥＸが「１」の場合、外部
メモリの更新やレジスタファイルＲＦの更新を制御する
信号は「更新をしない」という値で上書きされ、ＥＸス
テージやＭＥＭステージでどのような演算が行われても
その結果は残らず、結果として命令を実行しなかったこ
とになる（請求項１）。
／ＥＸ上のＩＮＳＴは、該当命令が上記命令実行条件に
より命令の実行／非実行が変わる命令であることを示す
制御信号である。この信号によりＥＸステージにある命
令が、実行／非実行の制御を行わなければならない命令
であることが判明した場合、ハザード検出ユニットＨＤ
ＵはフラグレジスタＦＲ中の強制実行フラグＥＸＥＦＬ
ＧとエラーフラグＥＲＲＣＮＴＲＬ、及びビット処理命
令実行ユニットＢＰＵにより更新されるフラグＢＩＴＡ
ＣＣの値をもとに命令実行条件を判定し、命令実行条件
が成立しない場合にはハザード信号ＨＺＤ＿ＥＸに
「１」を出力する。ＨＺＤ＿ＥＸが「１」の場合、外部
メモリの更新やレジスタファイルＲＦの更新を制御する
信号は「更新をしない」という値で上書きされ、ＥＸス
テージやＭＥＭステージでどのような演算が行われても
その結果は残らず、結果として命令を実行しなかったこ
とになる（請求項１）。
【００２２】ここで、命令実行条件により命令の実行／
非実行が変わる命令の直前に、命令実行条件を変更する
命令を配置した場合について検討する。命令実行条件を
構成するフラグのうち、強制実行フラグＥＸＥＦＬＧと
エラーフラグＥＲＲＣＮＴＲＬは、ＦＬＧＳＥＴ命令に
より更新される。実施例では、ＦＬＧＳＥＴ命令は命令
実行中のＥＸステージでフラグを更新するようにしてい
るので、ＦＬＧＳＥＴ命令の直後に、命令実行条件によ
り命令の実行／非実行が変わる命令を配置しても、後続
命令の実行時には実行条件は確定しているので、矛盾な
く命令の実行／非実行の制御を行いつつ命令を実行させ
ることが可能になる（請求項２）。この様子を示すタイ
ムチャートを、図５に示す。
非実行が変わる命令の直前に、命令実行条件を変更する
命令を配置した場合について検討する。命令実行条件を
構成するフラグのうち、強制実行フラグＥＸＥＦＬＧと
エラーフラグＥＲＲＣＮＴＲＬは、ＦＬＧＳＥＴ命令に
より更新される。実施例では、ＦＬＧＳＥＴ命令は命令
実行中のＥＸステージでフラグを更新するようにしてい
るので、ＦＬＧＳＥＴ命令の直後に、命令実行条件によ
り命令の実行／非実行が変わる命令を配置しても、後続
命令の実行時には実行条件は確定しているので、矛盾な
く命令の実行／非実行の制御を行いつつ命令を実行させ
ることが可能になる（請求項２）。この様子を示すタイ
ムチャートを、図５に示す。
【００２３】また、エラーフラグＥＲＲＣＮＴＲＬは、
ＦＬＧＳＥＴ命令だけでなく、除算などの算術演算命令
やＢＣＤコード変換命令などの命令でも更新される。例
えば、０で除算した場合やＢＣＤコードの範囲外の場合
にはエラー扱いとなる。そこで、ＦＬＧＳＥＴ命令以外
に、エラーフラグＥＲＲＣＮＴＲＬを更新する命令につ
いても、直後の命令がＥＸステージの実行を開始する前
にエラーフラグＥＲＲＣＮＴＲＬを更新するようにし
て、矛盾なく命令の実行／非実行の制御を行いつつ後続
命令を実行できるようにする（請求項３）。
ＦＬＧＳＥＴ命令だけでなく、除算などの算術演算命令
やＢＣＤコード変換命令などの命令でも更新される。例
えば、０で除算した場合やＢＣＤコードの範囲外の場合
にはエラー扱いとなる。そこで、ＦＬＧＳＥＴ命令以外
に、エラーフラグＥＲＲＣＮＴＲＬを更新する命令につ
いても、直後の命令がＥＸステージの実行を開始する前
にエラーフラグＥＲＲＣＮＴＲＬを更新するようにし
て、矛盾なく命令の実行／非実行の制御を行いつつ後続
命令を実行できるようにする（請求項３）。
【００２４】命令実行条件を構成するフラグの中のＢＩ
ＴＡＣＣは、ビット処理命令のＢＰＵステージが終了し
たときに更新される。そのため、ビット処理命令の直後
に、命令実行条件により命令の実行／非実行が変わる命
令を配置した場合は、ビット処理命令がＢＩＴＡＣＣを
更新する前に後続命令のＥＸステージが実行されてしま
い、正しく実行／非実行の制御を行うことができなくな
る。そこで、図６に示すように、命令実行条件により命
令の実行／非実行が変わる命令の前にＢＩＴＡＣＣを更
新するビット処理命令が存在するときは、ＢＩＴＡＣＣ
が更新されて命令実行条件が確定するまで実行／非実行
が変わる命令のＥＸステージを実行させないように、命
令実行条件により実行／非実行が変わる命令の実行時に
ストールを発生させる。この機能により、ＢＩＴＡＣＣ
を更新するビット処理命令の直後に命令実行条件により
命令の実行／非実行が変わる命令を配置した場合でも、
矛盾なく命令の実行／非実行の制御を行うことが可能に
なる（請求項１）。
ＴＡＣＣは、ビット処理命令のＢＰＵステージが終了し
たときに更新される。そのため、ビット処理命令の直後
に、命令実行条件により命令の実行／非実行が変わる命
令を配置した場合は、ビット処理命令がＢＩＴＡＣＣを
更新する前に後続命令のＥＸステージが実行されてしま
い、正しく実行／非実行の制御を行うことができなくな
る。そこで、図６に示すように、命令実行条件により命
令の実行／非実行が変わる命令の前にＢＩＴＡＣＣを更
新するビット処理命令が存在するときは、ＢＩＴＡＣＣ
が更新されて命令実行条件が確定するまで実行／非実行
が変わる命令のＥＸステージを実行させないように、命
令実行条件により実行／非実行が変わる命令の実行時に
ストールを発生させる。この機能により、ＢＩＴＡＣＣ
を更新するビット処理命令の直後に命令実行条件により
命令の実行／非実行が変わる命令を配置した場合でも、
矛盾なく命令の実行／非実行の制御を行うことが可能に
なる（請求項１）。
【００２５】請求項１の機能を、図１及び図２のブロッ
ク図で説明する。パイプラインレジスタＩＤ／ＥＸとＥ
Ｘ／ＭＥＭ上に、該当命令がＢＩＴＡＣＣを更新するビ
ット処理命令であることを示す制御信号ＢＰＵを設け
る。そして、命令レジスタＩＲにフェッチされた命令を
デコードした結果、ＩＤステージの命令が命令実行条件
により命令の実行／非実行が変わる命令であることが分
かった場合、ハザード検出ユニットＨＤＵは、上記のパ
イプラインレジスタＩＤ／ＥＸとＥＸ／ＭＥＭ上の制御
信号ＢＰＵを調べて、パイプラインのＥＸステージかＭ
ＥＭステージにＢＩＴＡＣＣを更新するビット処理命令
が存在する場合には、ハザード信号ＨＺＤ＿ＰＣとＨＺ
Ｄ＿ＩＤに「１」を出力する。ＨＺＤ＿ＰＣが「１」の
場合は、プログラムカウンタＰＣのインクリメントを停
止させる。ＨＺＤ＿ＩＤが「１」の場合は、ＩＤステー
ジで命令をデコードした結果を、マルチプレクサＭＵＸ
により、何も実行しないという意味の値（図では０）で
上書きする。これら２つのハザード信号を発行すること
で、ＩＤステージにある命令の実行を停止させることが
できる。そして、パイプラインのＥＸステージとＭＥＭ
ステージからＢＩＴＡＣＣを更新するビット処理命令が
無くなった時点でＨＺＤ＿ＰＣとＨＺＤ＿ＩＤを「０」
にすることで、停止させていた命令の実行を再開する。
ク図で説明する。パイプラインレジスタＩＤ／ＥＸとＥ
Ｘ／ＭＥＭ上に、該当命令がＢＩＴＡＣＣを更新するビ
ット処理命令であることを示す制御信号ＢＰＵを設け
る。そして、命令レジスタＩＲにフェッチされた命令を
デコードした結果、ＩＤステージの命令が命令実行条件
により命令の実行／非実行が変わる命令であることが分
かった場合、ハザード検出ユニットＨＤＵは、上記のパ
イプラインレジスタＩＤ／ＥＸとＥＸ／ＭＥＭ上の制御
信号ＢＰＵを調べて、パイプラインのＥＸステージかＭ
ＥＭステージにＢＩＴＡＣＣを更新するビット処理命令
が存在する場合には、ハザード信号ＨＺＤ＿ＰＣとＨＺ
Ｄ＿ＩＤに「１」を出力する。ＨＺＤ＿ＰＣが「１」の
場合は、プログラムカウンタＰＣのインクリメントを停
止させる。ＨＺＤ＿ＩＤが「１」の場合は、ＩＤステー
ジで命令をデコードした結果を、マルチプレクサＭＵＸ
により、何も実行しないという意味の値（図では０）で
上書きする。これら２つのハザード信号を発行すること
で、ＩＤステージにある命令の実行を停止させることが
できる。そして、パイプラインのＥＸステージとＭＥＭ
ステージからＢＩＴＡＣＣを更新するビット処理命令が
無くなった時点でＨＺＤ＿ＰＣとＨＺＤ＿ＩＤを「０」
にすることで、停止させていた命令の実行を再開する。
【００２６】
【発明の効果】本発明によれば、５段パイプライン型の
構造を持つプログラマブルコントローラにおいて、請求
項１のように、複数のフラグの値の論理演算結果として
命令実行条件を定めて、上記５段パイプライン処理の第
３ステージである命令実行ステージにある命令が上記命
令実行条件により命令の実行／非実行が変わる特定の命
令であるか否かを示す制御信号を第２ステージと第３ス
テージの間のパイプラインレジスタ上に設けて、この信
号により命令実行ステージにある命令が上記特定の命令
であることが判明した場合には、その特定の命令は命令
実行ステージで命令実行条件が成立している時にのみ命
令を実行することにより、命令の実行／非実行の制御を
行うことが可能になる。また、命令実行条件を構成する
フラグの中にビット処理命令のパイプラインステージの
最終部分で更新されるビットアキュムレータがある場
合、請求項１のように、命令実行条件が確定するまで、
命令実行条件により実行／非実行が決定される命令の実
行を停止させることで、命令メモリにＮＯＰ命令を挿入
することなく矛盾なく命令の実行／非実行の制御を行う
ことが可能になる。
構造を持つプログラマブルコントローラにおいて、請求
項１のように、複数のフラグの値の論理演算結果として
命令実行条件を定めて、上記５段パイプライン処理の第
３ステージである命令実行ステージにある命令が上記命
令実行条件により命令の実行／非実行が変わる特定の命
令であるか否かを示す制御信号を第２ステージと第３ス
テージの間のパイプラインレジスタ上に設けて、この信
号により命令実行ステージにある命令が上記特定の命令
であることが判明した場合には、その特定の命令は命令
実行ステージで命令実行条件が成立している時にのみ命
令を実行することにより、命令の実行／非実行の制御を
行うことが可能になる。また、命令実行条件を構成する
フラグの中にビット処理命令のパイプラインステージの
最終部分で更新されるビットアキュムレータがある場
合、請求項１のように、命令実行条件が確定するまで、
命令実行条件により実行／非実行が決定される命令の実
行を停止させることで、命令メモリにＮＯＰ命令を挿入
することなく矛盾なく命令の実行／非実行の制御を行う
ことが可能になる。
【００２７】また、請求項２、３のように、命令実行条
件を構成するフラグを更新するフラグセット命令や、算
術演算命令などの命令による命令実行条件の更新が完了
してから、その直後の命令を実行するような構成にする
ことで、矛盾なく命令の実行／非実行の制御を行うこと
が可能になる。
件を構成するフラグを更新するフラグセット命令や、算
術演算命令などの命令による命令実行条件の更新が完了
してから、その直後の命令を実行するような構成にする
ことで、矛盾なく命令の実行／非実行の制御を行うこと
が可能になる。
【図１】本発明の５段パイプライン構造のプログラマブ
ルコントローラの第１及び第２ステージの構成を示すブ
ロック図である。
ルコントローラの第１及び第２ステージの構成を示すブ
ロック図である。
【図２】本発明の５段パイプライン構造のプログラマブ
ルコントローラの第３〜第５ステージの構成を示すブロ
ック図である。
ルコントローラの第３〜第５ステージの構成を示すブロ
ック図である。
【図３】従来のプログラマブルコントローラのブロック
図である。
図である。
【図４】本発明のプログラマブルコントローラによるパ
イプラインステージを示す説明図である。
イプラインステージを示す説明図である。
【図５】請求項２の発明の動作を示すタイムチャートで
ある。
ある。
【図６】請求項１の発明の動作を示すタイムチャートで
ある。
ある。
ＩＭ 命令メモリ
ＤＭ データメモリ
ＰＣ プログラムカウンタ
ＡＬＵ 算術論理演算ユニット
ＤＣ 命令デコーダ
ＲＦ レジスタファイル
ＢＰＵ ビット処理命令実行回路ブロック
ＢＩＴＡＣＣ ビットアキュムレータ
ＦＲ フラグレジスタ
ＨＤＵ ハザード検出ユニット
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−76996（ＪＰ，Ａ)
特開 平３−269728（ＪＰ，Ａ)
特開 昭52−155028（ＪＰ，Ａ)
特開 平９−128235（ＪＰ，Ａ)
特開 平４−97180（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
G05B 19/05
Claims (3)
- 【請求項１】 命令メモリから命令を取り出す命令フ
ェッチ処理を行う第１ステージと、命令デコード処理及
び汎用レジスタから値を取り出すレジスタフェッチ処理
を行う第２ステージと、算術論理演算処理またはデータ
アドレス演算処理または分岐先の実効アドレス計算処理
または分岐条件の判定処理を行う第３ステージと、デー
タメモリへのメモリアクセス処理または分岐処理を行う
第４ステージと、ビット演算処理または前記汎用レジス
タへの書き込み処理または分岐処理を行う第５ステージ
の、５つのステージをパイプライン実行する５段パイプ
ライン構造のプログラマブルコントローラであって、少
なくとも第５ステージでビット演算処理を行うためのビ
ット処理命令により更新される第１のフラグを含む複数
のフラグの値の論理演算結果として命令実行条件を定め
て、上記５段パイプライン処理の第３ステージである命
令実行ステージにある命令が上記命令実行条件により命
令の実行／非実行が変わる特定の命令であるか否かを示
す制御信号を第２ステージと第３ステージの間のパイプ
ラインレジスタ上に設けて、この信号により命令実行ス
テージにある命令が上記特定の命令であることが判明し
た場合には、その特定の命令は命令実行ステージで命令
実行条件が成立している時にのみ命令を実行するように
命令実行条件が不成立の時には前記データメモリ又は前
記汎用レジスタへの書き込みを禁止する信号を発行する
と共に、矛盾なく命令の実行／非実行の制御を行いつつ
命令を実行することが可能となるように、パイプライン
レジスタ上に該当命令が命令実行条件に関する第１のフ
ラグを更新するビット処理命令であることを示す制御信
号を設け、この制御信号をもとに命令実行条件が確定し
ない間は命令の実行を停止させることを特徴とするプロ
グラマブルコントローラ。 - 【請求項２】 前記複数のフラグは、フラグセット命
令により更新される第２のフラグを含み、矛盾なく命令
の実行／非実行の制御を行いつつ命令を実行することが
可能となるように、命令実行条件を構成する第２のフラ
グを更新するフラグセット命令は、その直後の命令の命
令実行ステージ開始時には第２のフラグの更新を完了さ
せることを特徴とする請求項１記載のプログラマブルコ
ントローラ。 - 【請求項３】 前記複数のフラグは、各種算術演算命
令により更新される第３のフラグを含み、矛盾なく命令
の実行／非実行の制御を行いつつ命令を実行することが
可能となるように、命令実行条件を構成する第３のフラ
グを更新する各種算術演算命令は、その直後の命令の命
令実行ステージ開始時には第３のフラグの更新を完了さ
せることを特徴とする請求項１記載のプログラマブルコ
ントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09128296A JP3481039B2 (ja) | 1996-04-12 | 1996-04-12 | プログラマブルコントローラ |
| US08/721,181 US5933651A (en) | 1995-09-29 | 1996-09-27 | Programmable controller |
| CNB961211032A CN1137421C (zh) | 1995-09-29 | 1996-09-29 | 可编程控制器 |
| EP96115647A EP0766155B1 (en) | 1995-09-29 | 1996-09-30 | Programmable controller |
| DE69621091T DE69621091T2 (de) | 1995-09-29 | 1996-09-30 | Programmierbare Steuerung |
| KR1019960042852A KR100260012B1 (ko) | 1995-09-29 | 1996-09-30 | 프로그래머블 컨트롤러 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09128296A JP3481039B2 (ja) | 1996-04-12 | 1996-04-12 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282161A JPH09282161A (ja) | 1997-10-31 |
| JP3481039B2 true JP3481039B2 (ja) | 2003-12-22 |
Family
ID=14022112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09128296A Expired - Fee Related JP3481039B2 (ja) | 1995-09-29 | 1996-04-12 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481039B2 (ja) |
-
1996
- 1996-04-12 JP JP09128296A patent/JP3481039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09282161A (ja) | 1997-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4539635A (en) | Pipelined digital processor arranged for conditional operation | |
| JPH10232779A (ja) | 命令並列処理方法及び装置 | |
| JP2620511B2 (ja) | データ・プロセッサ | |
| EP0766155B1 (en) | Programmable controller | |
| JPH0760388B2 (ja) | パイプライン制御回路 | |
| JP3481039B2 (ja) | プログラマブルコントローラ | |
| JPS581246A (ja) | 命令処理順序制御方式 | |
| JP3000857B2 (ja) | プログラマブルコントローラ | |
| JP3063593B2 (ja) | プログラマブルコントローラ | |
| JP3405106B2 (ja) | プログラマブルコントローラ | |
| US5649229A (en) | Pipeline data processor with arithmetic/logic unit capable of performing different kinds of calculations in a pipeline stage | |
| JP2001014161A (ja) | プログラマブルコントローラ | |
| US9135006B1 (en) | Early execution of conditional branch instruction with pc operand at which point target is fetched | |
| JP3414579B2 (ja) | プログラマブルコントローラ | |
| JP3211791B2 (ja) | ループ処理方式 | |
| JPH09231074A (ja) | プログラマブルコントローラ | |
| JP2503223B2 (ja) | 先行制御方式 | |
| JPS63293638A (ja) | データ処理装置 | |
| JP3948303B2 (ja) | プログラマブルコントローラ | |
| JP2559929B2 (ja) | プログラマブルコントローラ | |
| JP2020140290A (ja) | 中央演算処理装置 | |
| JP2011170758A (ja) | プロセッサ | |
| JPS6019017B2 (ja) | デ−タ処理システム | |
| JPH0997180A (ja) | プログラマブルコントローラ | |
| JPH01258032A (ja) | パイプライン処理機構を持つデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |