JPH01258032A - パイプライン処理機構を持つデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、高度なパイプライン処理機構により高い処
理能力を実現したデータ処理装置に関すルモのでアシ、
特に、サブル−チンリターン命令に関しても、パイプラ
イン処理の初期の段階で戻り先アドレヌへの先行分岐処
理が可能なデータ処理装置に関するものである。

〔従来の技術Ｊ 第８図は従来のデータ処理装置の典型的なパイプライン
ステージを示す図であシ、図において、（１）は命令フ
ェッチステージ、（２）は命令デコードスデージ、（３
）はアドレス計算ステージ、（４）はオペランドフェッ
チステージ、（５）は実行ステージ、（８）ハオペラン
ドライトステージでアル。

次に動作について説明する。第８図に示したデータ処理
装置は、バスが空いている時間を利用して命令データの
取シ込みを行う命令フェッチステージ（１）、命令デー
タの解析を行う命令デコードステージ（２）、オペラン
ド等のアドレス計算を行うアドレス計算ステージ（３）
、オペランドデータのフェッチを行うオペランドフェッ
チステージ（４）、データの処理を行う実行ステージ（
５）、オペランドデータの書キ込みを行うオペフンドラ
イドステージ（８）の６段のパイプラインステージで構
成されてお）、各ステージは異なる命令を同時に処理す
ることが可能である。ただしオペランドやメモリアクセ
スに関してコンフリクトが起こったような場合には優先
度の低いステージがコンフリクトが解消されるまで処理
を一時停止する。

以上のように、パイプライン化されたデータ処理装置で
は、データの処理の流れに従って処理を複数のステージ
に分割し、各ステージを同時に動作させることによ９％
　ｌ命令に必要な平均処理時間を短縮させて全体として
の性能を向上させている。

ところが、このようにパイプライン化されたデータ処理
装置において、分岐命令等の命令の流れを乱す命令が実
行ステージ（５）で実行された場合には、それよシ前の
ステージで行われていた処理がすべてキャンセμされ、
次に実行される命令は命令の７エツチから行わなければ
ないＯこのように、処理の流れを乱す命令が実行される
と、パイプライン処理のオーバーヘッドが大きくなｐ、
データ処理装置の実行速度が上がらない。データ処理装
置の性能向上のため、無条件分岐命令、条件分岐命令等
の命令実行に関するオーバーヘッド削減について様々な
工夫がなされてきた。例えば、分岐命令のアドレスと分
岐先のアドレスを組にして記憶しておくブランチターゲ
ットバッファというものを用いて、命令フェッチの段階
で命令の流れを予測し、処理を行っている。（、Ｔ、　
ＩＫ、　Ｆ、　Ｌｅｅ　ａＤｄんＪ、　Ｓｍ１ｔｈ、　
”Ｂｒａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａｔｅ
ｇｉｅｓ　ａｎｄＢｒａｎｃｈ　Ｔａｒｇｅｔ　Ｂｕｆ
ｆｅｒ　Ｄｅｓｉｇｎ、”ＩＥＥＥ　ＣＯＭＰＵＴＥＲ
Ｖｏｌ、　１７．　Ｎｏ、　ｌ、　Ｊａｎｕａｒｙ　１
９８４．　ｐｐ、　６−２２．参照）以上のように、パ
イプライン処理の初期の段階で処理の流れを予測し、次
に実行されると予測される命令をパイプラインに流す（
以下先行分岐処理と呼ぶ）ことにより分岐命令実行時の
オーバーヘッド削減が計られている。ところが、サブル
−チンからのリターン命令に関してはサブルーチンから
のリターンアドレスが、対応するサブルー六ンコーμ命
令のアドレスに依存するため、処理の流れを予測するこ
とが困難であった。

〔発明が解決しようとする課題」 従来のデータ処理装置は、以上で述べたように、サブμ
ｍ六ンからのリターン命令に対してサブルーチンカラの
リターンアドレスが対応するサグ／ｌ／−ｆンコー〃命
会のアドレスに依存するため、処理の流れを予測する有
効な手段がなかった。

この発明は上記のような問題点を解消するためＫなされ
たもので、サブルーチンリターン命令に関しても、パイ
プライン処理の初期の段階で戻り先アドレスへの先行分
岐処理が可能なデ−タ処理装置を得ることを目的とする
。

〔課題を解決するための手段Ｊ この発明に係るデータ処理装置は、サグμｍチンコール
命令のリターンアドレスのみを格納するプログラムカウ
ンタ（ＰＣ）専用のスタックメモリ（以下ＰＣスタック
と呼ぶ）を備えたものである。

〔作用］ この発明におけるデータ地理装置は、実行ステージでサ
ブル−をンコーｐ命令実行時にサグフレー六ンからのリ
ターンアドレスがＰＣスタックにデツンユされ、分食テ
゛コードステージでサグル−チンリターン命令デコード
時にＰＣスタックからポツプされたアドレスに先行分岐
処理を行う。

〔実施例］ （１）パイプライン機構 この発明のデータ処理装置のパイプライン処理は第１図
に示す構成となる。命令のブリフェッチｔ−ｆｆつ命−
ｆ）フェッチステージ（工Ｆステージ（１）　）、１段
目の命令のデコードを行うデコードステージ（Ｄステー
ジ（２）　）　、２段目の命令のデコードとオペランド
のアドレス計算を行うオペフンドアドレス計算ステージ
（Ａステージ（３））、マイクロＲＯＭのアクセス（特
にＲステージ（６）ト呼ぶ）とオペランドのグリフエラ
５Ｆ″（特にＯＦステージ（７）ト呼ぶ）ヲ行うオペラ
ンドフェッチステージ（Ｆステージ（４）　）　、命令
の実行を行う実行ステージ（Ｅステージ（５））の５段
構成をパイプライン処理の基本とする。Ｅステージ（５
）では１段のストアバッファがあるほか、高機能命令の
一部は命−ｉ）実行自体をパイグライン化するため、実
際には５段以上のパイプライン処理効果がある。

各ステージは他のステージとは独立に動作し、論理上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

この発明のテ゛−タ処理装置にはメモリーメモリ間演算
や、メモリ間接アドレッシングなど、基本パイプライン
処理１回だけでは処理が行えない命令があるが、本発明
のデータ処理装置はこれらの処理に対してもなるべく均
衡したパイプライン処理が行えるように設計されている
。複数のメモリオペランドをもつ命令に対してはメモリ
オペランドの数をもとに、デコード段階で複数のパイプ
ライン処理単位（ステップコード）に分解してバイプラ
イン処理を行うのである。パイプライン処理単位の分解
方法に関しては特願昭６１−２３６４５６で詳しく述べ
られている。

ＩＰ’ステージ（１）からＤステージ（２）に渡される
情報は命令コード（１１）そのものである。Ｄステージ
（２）からＡステージ（３）に渡される情報は命令で指
定された演算に関するもの（Ｄコード（１２）と呼ぶ）
と、オペランドのアドレス計算に関係するもの（Ａコー
ド（１３）と呼ぶ）との２つある。Ａステージ（３）か
らＦステージ（４）に渡される情報はマイクログログヲ
ム／ｌ／−ｆンのエントリ番地やマイクロプログツムへ
のバフメータなどを含むＲコード（１４）　ト、オペラ
ンドのアドレスとアクセス方法指示情報などを含むＦコ
ード（１５）との２つである。Ｆステージ（４）からＥ
ステージ（５）に渡される情報は演算制御情報とリテラ
ルなどを含むＥコード（１６）と、オペランドやオペフ
ンドアドレスなどを含ｔｒｓコード；１７）との２つで
ある。

（１，１）各パイプラインステージの処理（１，１，１
）命令フェッチステージ 命令フェッチステージ（ＩＦステージ（１）　）は外部
メモリから命令をフェッチし、命令キューに入力して、
Ｄステージ（２）に対して命令コード（１１）を出力す
る。

命令キューの入力は整置された４バイト単位で行う。メ
モリから命令をフェッチするときは整置された４バイト
につき最小２クロックを要する。

プフンｔバッファがヒツトした時は整置された４バイト
につきｌクロックでフェッチ可能である。

命令キューの出力単位は２バイトごとに可変であシ、２
クロツクの間に最大６バイトまで出力できる。また分岐
の直後には命令キューをバイパスして命令基本部２バイ
トを直接命令デコーダに転送することもできる。

ブリフェッチ先命令アドレスの管理４工Ｆステージ（１
）で行う。次にフェッチすべき命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される。分岐やジャンプが起きたときには、新た
な命令のアドレスが、ＰＣ演算部やデータ演算部よシ転
送されてくる。

（１，１，２）命令デコードステージ 命令デコードステージ（Ｄステージ（２））はＩＦステ
ージ（１）から入力された命令コード（１１）をデコー
ドする。命令コードは１６ビツト（ハーフワード）単位
となっている。デコードは２クロック単位に１度行ない
、１回のデコード処理で０〜３ハーフワードの命令コー
ドを消費する。とのＤステージ（２）で命令コードがパ
イプライン処理単位であるステップコードに分解される
。すなわち、ｌ命令が１つないし複数のステップコード
に分解されて、後段のパイプラインステージで処理され
ていくのである。Ｄステージ（２）ではステップコード
としてＡステージ（３）に対してアドレス計算情報であ
るＡコード（１３）と、オペコードの中間デコード結果
であるＤコード（１２）とを出力する。

Ｄステージ（２）ではＰＣ演算部の制御、分岐予測処理
、プリブランチ命令に対する先行分岐処理（グリプフン
ｔ）、命令キューからの命令コード出力制御等も行う。

プリブランチ処理とは、Ｅステージ（５）での分岐処理
に先立ち、無条件分岐合弁、条件分岐命令等の分岐を予
測し、ＰＣ演算部で飛び先の番地を計算し、ＩＦステー
ジ（１）に飛び先の命令をフェッチさせ、飛び先の命令
をパイプラインに流すことである。グリブランチ命令と
は、グリプフンを処理を行う命令である。

（１，１，３）オペランドアドレス計算ステージオペラ
ンドアドレス計算ステージ（Ａステージ（３））は処理
が大きく２つに分かれる。１つはオペコードの後段デコ
ードを行う処理で、も戻りつはオペランドのアドレスの
計算を行うも理である。

オペコードの後段デコード処理はＤコード（１２）を入
力とし、レジスタやメモリの書き込み予約及びマイクロ
ブログツムのエントリ番地とマイクロプログラムに対す
るバフメータなどを含むＲコード（１４）の出力を行９
゜なお、レジスタやメモリの簀き込み予約は、アドレス
計算で参照したレジスタやメモリの内容が、パイプライ
ン上を先行する命令で書き換えられ、誤ったアドレス計
算が行われるのを防ぐためのものである。レジスタやメ
モリの書き込み予約はデッドロックを避けるため、ステ
ップコードごとに行うのではなく命令ごとに行う。レジ
スタやメモリの書き込み予約については特願昭６２−１
４４３９４で詳しく述べられている。

オペランドアドレス計算処理はＡコード（１３）全入力
とし、Ａコード（１３）に従いオペランドアドレス計算
部で加算やメモリ間接参照を組み合わせてアドレス計算
前い、その計算結果をＦコード（１５）として出力する
。この際、アドレス計算に伴うレジスタやメモリの読み
出し時にコンフリクトｔニックを行い、先行命令がレジ
スタやメモリに書き込み処理を終了していないためコン
フリクトが指示されれば、先行命令がＥステージ（５）
で書き込み地理を終了するまで待つ。

また、Ａステージ（３）ではスタックからのポツプ操作
、スタックへのブツシュ操作等によるスタックポインタ
（ｓｐ）のコンフリクトを防ぐため、実行ステージ（５
）の８Ｐに先行してＡステージスタックポインタ（ＡＳ
Ｆ）を備えてお）、ポツプ、ブツシュ操作に伴うＡＳＦ
の更新はこのステージで行われる。従って、通常のポツ
プ、ブツシュ操作直後でもＡＳＦを参照することにより
、ＳＰのコンフリクトでステップコードの処理を遅らせ
ることなく処理を進めることができる。ＳＰの管理方法
に関しては特願昭６２−１４５８５２で詳しく述べられ
ている。

（１，１，４）マイクロ１０Ｍアク も処理が大きく２つに分かれる。１つはマイクロＲＯＭ
Ｃ）アクセス処理であシ、特にＲステージ（６）と呼ぶ
。他方はオペランドプリフェッチ処理であシ、特にｏｒ
ステージ（７）と呼ぶ。Ｒステージ（６）とＯＦステー
ジ（７）は必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるかどうかなどに依存して、独
立に動作する。

Ｒステージ（６）では、Ｒコード（１４）に対して次の
Ｅステージ（５）での実行に使用する実行制御コードで
あるＥコード（１６〕を作シ出すためのマイクロＲＯＭ
アクセスとマイクロ命令デコード処理が行われる。１つ
のＲコードに対する処理が２つ以上のマイクログログラ
ムステップに分解される場合、マイクロＲＯＭはＥステ
ージ（５）で使用され、次のＲコード（１４）はマイク
ロＲＯＭアクセス待ちになる。Ｒコード（１４）に対す
るマイクロＲＯＭアクセスが行われるのはその前のＥス
テージ（５）での最後のマイクル命令実行の時である。

本発明のデータ処理装置ではほとんどの基本命令は１マ
イクロブログフムステツプ行われるため実際にはＲコー
ド（１４）に対するマイクロＲＯＭアクセスが次々１わ
れることか多い。

（　１．１．５　）オペランドフェッチステージオペラ
ンドフェッチステージ（ＯＦステージ（７））はＦステ
ージ（４）で行う上記の２つの処理のうちオペランドプ
リフェッチ処理を行う。

オベフンドプリフィツｔはＦコード（１５）を入力とし
、フィンｆＬｆｔオペランドとそのアドレスをＳコード
（１７）として出力する。１つのＦコード（１５）では
ワード境界をまたいでもよいが４バイト以下のオペフン
ドアエッチを指定する。Ｆコード（１５）にはオペラン
ドのアクセスを行うかどうかの指定も含まれておシ、Ａ
ステージ（３）で計算したオペランドアドレス自体や即
［をＥステージ（５）　Ｋ　４ｉ送する場合にはオペフ
ンドプリフィッｔは行わず、Ｆコード（１５）の内容を
Ｓコード（１７）として転送する。また、グリフエッチ
しようとするオペランドとＥステージ（５）が書き込み
処理を行おうとするオペランドとが包含関係を満たすと
きには、オペフンドグリフエッチに関してメモリアクセ
スは行わず、Ｅステージ（５）が書き込もうとする値を
バイパスする。

（１．１．６）実行ステージ 実行ステージ（Ｅステージ（５））はＥコード（１６）
、８コード（１７）を入力として、各種演算器を用いた
データの処理、データのリード、ライト等の処埋を行う
。演算器としてはＡＬＵ、バレルシフタ、グフイオリテ
イエンコーダやカウンタ、シフトレジスタなどがある。

Ｅステージ（５）はマイクロプログラムにより制御され
、Ｒコード（１６）に示されたマイクロプログラムのエ
ントリ番地からの一連のマイクロプログラムを実行する
ことにより命令を実行する。レジスタと主な演算器の間
は３バスで結合されておシ、１つのレジヌタ間演箕を指
示する１マイクロ命令を２クロツクサイクμで処理す°
る。

このＥステージ（５）が命令を実行するステージあシ、
Ｆステージ（４）以前にステージで行われた処理ハスべ
てＥステージ（５）のための前処理である。Ｅステージ
（５）で分岐が起こると、より’ステージ（１）〜Ｆス
テージ（４）までの処理はすべて無効化され、飛び先番
地が命令フェッチ部とｐｃ計算部に出力される。

Ｅステージ（５）ではデータ演算部（５６）にあるスト
アバッファｔ−利用して、４バイト以内のオペランドス
トアと次のマイクロ命４？実行をパイプライン処理する
こともできる。

Ｅステージ（５）ではＡステージ（３）で行ったレジス
タやメモリに対する書き込み予約をオペランドの書き込
みの後、解除する。

また条件分岐命令がＥステージ（５）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
ことを示しておシ分岐履歴の書換えも理を行う。

（１，２）プログラムカウンタの管理 この発明のデータ処理装置のパイプライン上に存在する
ステップコードはすべて別命令に対するものである可能
性があシ、プログラムカウンタの値はステップコードご
とに管理する。すべてのステップコードはそのステップ
コードのもとになった命令のプログラムカウンタ値をも
つ。ステップコードに付属してバイグラインの各ステー
ジヲ流れるプログラムカウンタ値はステップグログラム
カウンタ（ＳＰＣ）と呼ぶ。ＳＰＣはパイプラインステ
ージを次々と受は渡されていく。

（２）サグ／ｌ／−ｆンリターン命令の先行分岐処理こ
の発明のデータ処理装置は実行ステージでのサブルーチ
ンリターン命令の実行によるパイプラインの乱れを抑え
るために、サブルーチンリターン命令の実行に関しては
命令デコードステージ（Ｄステージ（２））で先行分岐
処理を行う。以下、詳細な動作を説明する。

第２図は、この発明のデータあ理装置のブロック図であ
シ、サグル−ｔンコー、Ｖ命令、サブルーチンリターン
命令の処理を説明するために必要な部分だけが抜き出さ
れて説明されている。図において、（２１）は命令キュ
ー、（２２）は命令デコード部、（２３）は外部とデー
タのやｊｌＪ）を行うデータ入出力回路、（２４）は外
部にアドレスの出力を行うアドレス出力回路、（２５）
は命令フエツチを行うアドレスを出力するためのカウン
タ（ｑｘｎｐｃ　）、（２６）は各ステップコード生成
毎に命令デコード部（２２）で処理された命令長を格納
するフッｆ（工Ｌ）、（２７）はプリブランチのための
ＰＣに対する変位を格納するためのヲツｆ（ＦＤ）、（
３０）はＰＣ演算部（５４）での加算を行うためのＰＣ
加算器、（２８）　、　（２９）　、（３１）はそれぞ
れＰＣ加算器（３０）の入出力フッ＋Ｃｐｈ、ＦＢ、Ｐ
Ｏ）、（３２）はステップコード処理毎のテンポフリな
ＰＣを格納するためのレジスタ（ＴＰＯ）、（３３）は
現在デコード中の命令のｐｃを格納するためのＤステー
ジＰＣ（ＤＰＣ）、（３４）はアドレス計算中のステッ
プコードに対応するＰＣを格納するためのＡステージＰ
Ｃ（ＡＰＣ）、（３８）はアドレス計算のための３値加
算を行うアドレス加算器、（３５）　、（３６）　、　
（３７）　、　（３９）はそれぞれアドレス加算器（３
８）の入出力フッｆ　（Ａ工、　ＡＤ、　ＡＢ、　ＡＯ
）、（４０）はＡステージ（３）でインクリメントやデ
クリメントを行いＳＰの管理を行うＡステージスタック
ポインタ（ＡＳＰ）、（４１）はＦコード（１５）とし
てのアドレスを格納するためのＦコードアドレスレジス
タ（ＦＡ）、（４２）はＳコード（１７）としてのアド
レスを格納するためのＳコードアドレスレジスタ、（４
３）は命令フェッチを行うアドレスを一時的に配憶する
ためのＣＡアドレスレジスタ（ＣＡＡ　）、（４４）は
Ｅステージ（５）で管理しているアドレスレジスタ（Ａ
　Ａ　）　、（＋５）ハＥステージ（５）での分岐先ア
ドレスを格納するためのＥステージブランチアドレスレ
ジスタ（ＥＢ）、（４６）はサブルーチンコール時の戻
り先アドレスのみを格納してお（ＰＣスタック、（４７
）はスタックポインタ、フレームポインタ、ワーキング
レジスタ等ヲ含むレジスタファイル、（５０）はデータ
演算のためのＡ　Ｌ　Ｕ　、　（４８）、（４９）、（
戻り）はＡ　Ｌ　Ｕ　（５０）の入出力ラッチ（ＤＡ、
　ＤＢ、　Ｄｏ　）、（５２）はＳコード（１７）とし
てのデータを格納するためのＳコードデータレジスタ（
ＳＤ）、（５３）はＥステージ（５）で行うメモリアク
セスに関するデータを格納するデータレジスタ（ＤＤ）
であシ、（１０１）〜（１１０）はそれぞれ内部でデー
タやアドレスの転送を行うための内部パス（Ｓｌバス、
Ｓ２バス、ＤＯババスＡバ／Ｃ，ＡＯパヌ、Ｄ工ｓｐバ
ス、ｐｏババス　ＣＡパス、ＡＡパス、ＤＤパス）であ
る。（５４）はＰＣ演算部、（５５）はアドレス計算部
である。

第３図は、この発明のテ°−タ処理装置におけるサブ、
１１／−ｆンリターン命令の先行分岐処理に特に関係す
る部分のブロック図である。図において、（６１）はＤ
ステージ制御部、（６２）は工Ｆステージ制御部、（６
３）はＥステージ制御部、（６５）はパイプライン処理
途中のサブルーチンコール命会の数をカウントするため
の３ビツトのカウンタであるＢＳＲカウンタ、（６６）
はＤステージ（２）が管理している３ビツトのｐｃスタ
ックポインタ（ＤＰ）、（６７）はＥステージ（５）が
管理している３ビツトのＰＣスタックポインタ（ＥＰ）
、（６８）、　　（６９）はそれぞれＤ　Ｐ　（６６）
、Ｅ　Ｐ　（６７）をデコードするデコーダ、（７０）
はＡＮＤゲート、（７１）は有効ビット制御信号ヲッｔ
であシ、（２ｎ１）〜（２１４）は各部の制御信号であ
る。この図では、簡単のためタイミングを制御するため
のクロック信号は省略しである。

第４図は、ＰＣスタック（４６）の構成を示す図であシ
、図において、（４６Ａ）はＩＮＤ先アドレスを格納す
る戻り先アドレスフィールド、（４６Ｂ）は各エントリ
内に格納されている戻り先アドレスが有効か無効かを示
す有効ビットである。

本実施例では、］？Ｃスタック（４６）は８エントリで
構成されている。また、命令コードが１６ピツト単位と
なっているので、ＰＣとしては奇数アドレスは存在せず
、戻り先アドレスフィールドハ３１ピットになっている
。ＰＣスタック（４６）から、戻り先アドレスが読み出
される場合には、最下位ビットは′０′として出力され
る。Ｄ　Ｐ　（６６）　、　　Ｉ　Ｐ　（６７）は３ビ
ツトとなっているが、インクリメント時の最上位ビット
からのキャリー、デクリメント時の最上位ビットへのボ
ローは無視される。すなわち、ＰＣスタック（４６）は
、ポインタ’ｏｏｏ’とポインタ″ｉｌｌ’の指し示す
エントリが隣合ったリング状のスタックメモリとして取
シ扱われている。

（２，１）ＰＣスタックの動作の概要 この発明のデータ処理装置では、サブルーチンコール命
令としてプフンチサグｐ−チン（ＢＡＲ）命令とジャン
プサブルーチン（、ＴＳＲ）命令がある。また、サブル
ーチンリターン命令としては、リターンサブルーチン（
ＲＴＳ）命令と高機能命令として高級言語用サブμ−を
ンリターンとバフメータ解放を一度に行うＥＸＩＴＤ命
令がある。

サブμｍｔンコー〃命令が実行されると、Ｅステージ（
５）でサブ／Ｉ／−５’−ンからの戻り先アドレスがＰ
Ｃスタック（４６）にブツシュされる。サブｐ−チンリ
ターン命令がデコードされると、Ｄステージ（２）でＰ
Ｃスタック（４６）のスタックトップにあるアドレスに
先行分岐処理（プリリターン）を行う。

Ｅステージ（５）では、Ｄステージ（２）でのプリリタ
ーン処理が正しかったかどうかがチエツクされ、プリリ
ターンを行ったアドレスが誤っていた場合には、真の戻
り先アドレスへの分岐処理を行う。

ポインタＤ　Ｐ　（６６）、Ｅ　Ｐ　（６６）等の更新
も含めて以下で詳しく説明する。ただし、有効ビット制
御信号ヲツｆ　（７１）の値はｌ′とする。

リセットされた状囚では、ＰＣスタック（４６）初期化
信号（工Ｎ工Ｔ信号（２ｎｇ）　）により、ＢＳＲカウ
ンタ（６５）、Ｉ　Ｐ　（６７）はゼロクリアされ、Ｄ
　Ｐ　（６６）ＫはゼロになっているＥ　ｐ　（６７）
の値がコピーされる。また、ＰＣスタック（４６）中の
有効ピッに４６Ｂ　）はすべて′０′にクリアされる。

まず、命令キュー（２１）から取シ込まれた命令コード
（１１）が命令デコード部（２２）でデコードされ＆グ
コードの結果、取シ込まれた命令がサブルーチンコール
命令であった場合にはＤＰＤＥＣ信号（２ｎ２）によ、
９ＤＰのデクリメントを行うと共に、ＢＳＲカウンタ（
６５）をカウントアツプする。アドレス計算ステージ（
３）では、アドレス加算器（３８）により戻り先アドレ
スが計算されてＡＯパス（１０５）を介してＦＡレジス
タ（４１）に転送される。Ｆステージ（４）では、ＦＡ
レジヌタ（４１）の値がＳＡレジスタ（４２）に転送さ
れる。サブ／に−ｆチンール命令がＥステージ（５）で
実行されるとＥＰＤＥＣ信ｔ（２ｎ６）によりＥＰ（６
７）の値がプリデクリメントされる。そして、ｐｃスタ
ツク（４６）中のＰＣＷＲ工ＴＥ信号（２１０）により
更新されたＥ　ｐ　（６７）が指すエントリの戻り先ア
ドレスフィールド（４６Ａ）に、８１バス（１０１）を
介してＳＡレジスタ（４２）に格納されて込る戻り誉地
の値が書き込まれ、そのエントリの有効ピッ）（４６Ｂ
）が１１１にセットされる。また、ＢＳＲＣＤＥＣ信号
（２ｎ５）によりＢＳＲカウンタ（６５）をデクリメン
トする。ＢＳＲ命令では、Ｄステージ（２）でサブルー
チンの先頭番地への分岐処理を行うので、Ｅステージ（
５）で分岐処理を行う必要はない。

次ニ、サブルーチンリターン命令の処理について説明す
る。命令キュー（２１）から取シ込まれた命令がサブル
ーチンリターン命令であったときにはＢＳＲカウンタ（
６５）の値がゼロであるかどうかを示すＢＳＲＣＺ信号
（２ｎ１）のチエツクを行う。もしＢＳＲカウンタ（６
５）がゼロでなかったら、ＢＳＲカウンタ（６５）の値
がゼロになるまでＤステージ（２）は処理を一時停止す
る。ＢＡＲカウンタ（６５）がゼロでないということは
、まだ対応するサグμｍチンコール命弁がＥステージ（
５）で実行されずにパイプライン中にあることを示して
おｆｉ、ｐｃスタツク（４６）に対応する戻り番地が登
録されていないことを示している。ＢＳＲＣＺ信号（２
ｎ１）により、ＢＳＲカウンタ（６５）　Ｏ［がゼロで
ある、あるいは、ゼロになったことが示されると、Ｄス
テージ制御部（６１）はＰＲＥＲＥＴ信号（２ｎ９）に
より、ＩＦステージ制御部（６２）及びｐｃスタツク（
４６）にプリリターン処理を行うことを知らせる。ｐｃ
スタック（４６）は、Ｄ　Ｐ　（６６）が指し示して込
るエントリの医シ先アドレスフィーμド（４６Ａ）の内
容をＣＡパス（１０８）に出力する。ＩＦステージ制御
部（６２）は、命令キュー（２１）に取シ込まれている
命令データをすべて無効化し、ＯＡババス出力された値
で戻り先アドレスの命令のフェッチを行い、取り込まれ
た命令データを命令デコード部（２２）に送る。ｐｃス
タツク（４６）の内容がＣＡパス（１０８）に出力され
た後に、ＤＰ工ＮＣ信号（２ｎ３）によりＤ　Ｐ　（６
６）がポストインクリメントされる。ＶＲＥＡＤ信号（
２１１）によりｐｃスタック（４６）中のＥ　Ｐ　（６
７）が指し示すエントリの有効ビット（４６Ｂ）の内容
が、ＶＡＬＩＤ信号（２１４）としてＥステージ制御部
（６３）に送られる。読み出されたエントリの有効ビッ
ト（４６Ｂ）は、ｌｏｔにクリアされる。

Ｅステージ制御部（６３）では、もしＶＡＬＩＤ信号（
２１４）がＩｌｌであったなら、プリリターンが正しか
つたことを示しているので、サブルーチンリターン命令
の実行を終了する。もしＶＡＬＩＤ信号（２１４）がＯ
°であった場合には、グリリターンを行った戻り先アド
レスが誤っていたことを示している。

このとき、真の戻り先アドレスの値をメモリからＤＤレ
ジスタ（５３）に取シ込み、Ｓ１バス（１０１）を介し
てＥＢレジヌタ（４５）に転送した後、ＥＢレジスタ（
４５）の値をＣＡババス１０８）に出力する。工１ｉ’
ステージ（１）はＣＡパス（１０８）に出力された値に
より命令フェッチを行う。

ｐｃスタツク（４６）中の有効ビット（４６Ｂ）は、サ
ブルー千ンコーμ時の戻り先アドレスを登録したときＩ
ｌｌにセットされ、サブルーチンリターン時に有効ピッ
）　（４６Ｂ）が読み出された後で°Ｏ°にクリアされ
る。すなわち、ｐｃスタツク中の有効ビット（４６Ｂ）
がＩｌｌのエントリには、正しいｉｂ先アドレスが登録
されている。

サブルーチンリターン命令裏打時に、Ｅステージ（５）
では、Ｄステージ（２）でプリリターンを行ったｉｂ先
アドレスが正しかったかどうかのチエツクを行っている
。これは、ｐｃスタツク（４６）　カ８　、ｒ−ントリ
で構成されているため、サブルーチンコーμが９レベル
以上の入れ子になった場合には８レベルよル上のレベル
のサブ／ｌ／−ｆンコー〃に関する戻り先アドレスのデ
ータがオーバーライトサレて壊されてしまう。このよう
な場合に備え、Ｅステージ（５）ではプリリターンが正
しく実行されたかどうかのチエツクを行っているのであ
る。一番深くなったところから８レベル以上ＰＣスタッ
ク（４６）がリード（サブルーチンリターン）されると
、ＰＣスタック（４６）中の有効ビット（４６］３）は
すべてｌｏｔとなυ、有効なｉｂ先アドレスが格納され
ていないことを示す。しかし、サブルーチンレベルが一
番深くな′つたところから８レベルのサブ）Ｖ　−チン
コールに関してはいつも正しい値がＰＣスタック（４６
）に格納されているので、プリリターンが正しく行われ
る確率は非常に高い。

先に述べたＢＳＲカウンタ（６５）は、ブリブフンｔを
行うＢＳＲ命令直後でも、正確なプリリターンを行い、
Ｅステージ（５）での比較を確実に行うために備えられ
ている。この機能がないと、ＢＳＲ命弁が処理中であシ
、Ｄステージ（２）での処理は終了したが、Ｅステージ
（５）でまだ医シ先アドレスの値がＰＣスタック（４６
）に書き込まれていないうちに、Ｄステージ（２）でサ
ブμ−をンリターン命令が実行された場合、対応するサ
ブ／Ｌ／　−ｆンリターン命令のＭＤ先アドレスが登録
されていないため、誤った戻り先アドレスにプリリター
ン処理を行ってしまう。ところが、サブルーチンリター
ン命６がＥステージ（５）で処理される段階では、先行
していたＢＳＲ命令がすでに処理されておシ、ＰＣスタ
ツク（４６）には正しい災υ先アドレスが登録されてい
るため、Ｅステージ（５）で有効ビット（４６Ｂ）を参
照した際ＶＡＬＩＤ信号（２１４）は°ｌ’　（有効）
を示し、プリリターンが正しかったとして処理されてし
まう。すなわち、このような場合誤動作を行ってしまう
わけである。ＢＳＲカウンタの機能を備えることにより
、参照すべき戻り先アドレスの値が先行するＢＳＲ命令
により登録された後に、プリリターンが行われる。また
、ＢＳＲ命令の実行に際し、Ｄステージ（２）でＰＣス
タック（４６）が参照されてからＥステージ（５）で処
理されるまでＰＣスタック（４６）が書き換えられるこ
とがないので、Ｄステージ（２）で戻り先ナトレスが読
み出されたＰＣスタツク（４６）中の二ントリに対応す
る有効ビット（４６Ｂ）がＥステージ（５）において正
しく参照される。

プリプヲンチを行わない、ＴＳＲ命令では、Ｅステージ
（５）において分岐先アドレスへの分岐処理が行われる
ため、もし、Ｒ’Ｉ’Ｓ命令がが、ＴＳＲ命令で登録さ
れる前のＰＣスタック（４６）を参照してプリリターン
しても、そのＲ’ｌ’Ｓ命令自体が実行される前にバイ
グフィンはキャンセルされるので、このようなことは起
こらない。ＢＳＲ命令に関してブリプヲンチ処理を行わ
ない場合も同様である。

以上で述べたように、サブルーｔンコーμ時の良り先ア
ドレスのみを記憶するＰＣスタック（４６）を設けるこ
とにより、サブルーチンリターン命令に対して命令のデ
コード段階で戻り先アドレスへのグリリターンを行い、
サブルーチンリターン命令実行時のパイプラインの乱れ
をなくす。

Ｅステージ（５）においてプフンチが起こった場合には
、ＥＢＲＡ信号（２ｎ４）によ＃）ＢＳＲカウンタ（６
５）の値がゼロクリアされ、Ｅ　Ｐ　（６７）Ｏ内容が
ＤＰ（６６）にコピーされる。Ｅステージ（５）におい
てプフンｔが起こった場合には、ＩＦステージ（１）〜
Ｆステージでの処理がすべて無効化されるため、Ｄステ
ージ（２）でデコードされたが、Ｅステージ（５）では
実行されなかった処理途中のサブｐ−チンコール命令、
サブ〜−をンリターン命令に対して行われたＢＳＲカウ
ンタ（６５）、Ｄ　ｐ　（６６）の更新を無効化し、Ｐ
Ｃスタック（４６）のそのレベ／Ｌ／までのＭＤ先アド
レスの値をＤステージ（２）で正しく参照できるように
なっている。

プログラムによって外部メ七す上のサブルーチンからの
戻り先アドレスの値が書き換えられた場合には、ＰＣス
タック（４６）に格納されているｉｂ先アドレスと、外
部メモリ上の戻り先アドレスが異なった値となるため、
動作は保証されない。従って、プリリターン処理を行う
場合はプログラムによる外部メモリ上の戻り先アドレス
の値の書き換えは禁止する。

この発明のデータ処理装置は、プログラムによってプリ
リターン処理を強制的に無効化する手段を有している。

プログラムで制御レジスタ中の有効ビット制御信号フッ
ｆ　（ＶＣＮＴフツチ（７１）　）の内容を書き換える
ことによって、この処理を行う。

ＶＣＮＴフッ？　（７１）をＩｌｌにセットしておくと
、上述のようにプリリターン処理を行った戻り先アドレ
スが正しかったかどうかを示すＶＡＬより信号（２１４
）が、ＰＣスタツク（４６）中の有効ビット（４６Ｂ）
の値を反映して、Ｅステージ制御部（６３）に送られる
。

ＶＣＮＴ　？　ツｆ（７ｔ）を′０°に−ｔｃ’７トし
ておくと、ＶＣＮＴ信号（２１３）がｌＯ″となシ、Ｐ
Ｃスタック（４６）中の有効ピッ）　（４６Ｂ）の値が
何であっても、ＡＮＤグー）　（７０）からＥステージ
制御部（６３）に送られるＶＡＬＩＤｙＩ号（２１４）
は＋θ′となる。従って、Ｄステージ（２）で行われた
プリリターン処理はいつも無効となシ、Ｅステージ（５
）でｉｂ先アドレスが外部メモリから読み出され、その
戻り先アドレスにリターンする。プリリターン処理がす
べて無効となるので、外部メモリ上のサブルーチンから
の戻り先アドレスの値が書き換えられても正確な動作が
保証される。

また、有効ビット制御信号フッデー（ＶＩＴフッｆ　（
７１）　）に１０１をセットしたのち、再びプリリター
ン処理を有効にする場合には、グログラムにより制御レ
ジスタ中のＰＣスタック（４６）初期化信号（ＩＮ工Ｔ
信号（２ｎ８）　）を＋１＋にセットすることにより、
ＰＣスタック（４６）の初期化を行う。ＢＳＲカウンタ
（６５）、Ｅ　Ｐ　（６７）はセロクリアされ、ＤＰ（
６６）にはゼロになっているＥ　ｐ　（６７）の［ｌｔ
コピーされる。また、ＰＣスタック（４６）中の有効ビ
ット（４６Ｂ）はすべてＩＱＩにクリアされる。その後
、ｖＣＮＴラッチ（７１）を°ｌ′にセットすることに
より、再びプリリターン処理を有効にする。

（２，２）サブ／Ｌ’−ｆンコーｙ命令、サブルーチン
リターン命令の詳細動作 以上では、サブルーチンコール命令とサブル−チンリタ
ーン命令の大まかな動作について述べてきたが、ここで
は各命令の詳細な動作について説明する。

この発明のデータ処理装置では、サブルーチンコール命
Ｉしてプフンチサブ／ｌ／−ｆン（ＢＳＲ）命令とジャ
ンプザブμｍチン（、ＴＳＲ）命令がある。また、サブ
ルーチンリターン命令としては、リターンサグ／Ｌ／−
ｆン（Ｒ′ｒＳ）命令と高機能命令として高級言語用サ
ブルーチンリターンとパラメータ解放を一度に行うｇＸ
ＩＴＤ命令がある。各命令のピット割シ付けを第５図に
示しである。°−゛はオベレーＶヨンコードを示す。

ＢＳＲ命令と、ＴＳＲ命令及びＲＴＳ命令とＥＸ工ＴＤ
命令は、ＰＣスタツク（４６）に関する処理は同じなの
で、以下、ＢＡＲ命令とＲＴｓ命令について詳細な説明
を行う。

（２，２，１）　Ｂ　Ｓ　Ｒ命令 ＢＳＲ命令はＰＣ相対の７ドレツシングのみをサポート
するサブルーチンコール命令であシ、戻り先アドレスが
スタックに退避される。第５図（Ａ）、　ＣＢ）に示す
ようにＢＳＲ命令に関しては一般形（Ｇ７．ｔ−マット
）と短縮形（Ｄフォーマット）の２つの命令フォーマッ
トがある。Ｄステージ（２）では、どちらのフォーマッ
トでも同様の処理が行われる。この命令は、１つのステ
ップコードとして処理される。

ＢＳＲ命令来行のフローチャートを第６図に示す。ＢＳ
Ｒ命令が命令デコード部（２２）で処理されると、Ｂ８
Ｒ命令のステップコードを示すＤフード（１２）と戻り
先アドレスを計算するためのＡコード（１３）が生成さ
れる。Ｇフォーマットの命令であれば、変位のサイズを
示すフィーμド（８２Ｂ）に従って変位（８２Ｄ）の値
も同時に取シ込む。また、ＤＰＤＥＣ信号（２ｎ２）に
よｐ　Ｄ　ｐ　（６６）のデクリメント、及び、ＢＳＲ
カウンタ（６５）のインクリメント処理を行う。この命
令は、プリプフンチを行う命令であシ、ＰＣ演算部（５
４）において飛び先アドレスの計算が行われ、演算結果
がＣＡババス出力されてプリプフンを処理が行われる。

Ａステージ（３）では、Ａ：Ｉ−）’　（１３）の指示
に従ってアドレス計算部（５５）において戻り先アドレ
スが計算され、ＡＯババス１０５）を介してＦＡレジス
タ（４１）に転送される。Ｆステージ（１４）ではＦＡ
レジスタ（４１）の値がＳＡレジスタ（４２）に転送さ
れる。Ｅステージ（５）では、ｉｆ、ＢＰＤＥＣ信号（
２ｎ６）によりＥ　Ｐ　（６７）のブリテ゛クリメント
を行う。次に、ＰＣＷＲＩＴＥ信号（２１０）によって
、戻り先アドレスが格納されているＳＡレジスタ（４２
）の値が８１バス（１０１）を介してＰＣスタック（４
６）中のＥ　Ｐ　（６７）の指すエントリの戻り先アド
レスフィールド（４６Ａ）に書き込まれ、そのエントリ
の有効ピット（４６Ｂ）が′ｌ″にセットされる。また
、同時にｓｉババス１０１）の値がＡ　Ｌ　Ｕ　（５０
）、Ｄｏババス１０３　）を介してＤＤレジスタ（５３
）に書き込まれ、戻り先アドレスの格納されたＤＤレジ
スタ（５３）の値をスタックポインタによってソフトウ
ェアで管理されているメモリ上のスタックにグツシュす
る。ＰＣスタック（４６）に戻り先アドレスが登録され
たらＢＳＲＣＤＥＣ信号（２ｎ５）によりＢＲＳカウン
タ（６５）がグクリメントされる。この命令では、Ｄス
テージ（２）においてすでに分岐処理が行われているの
で、Ｅステージでは分岐処理は行わない〇 （２，２，２）　ＲＴ　Ｓ命令 ＲＴＳ命令はサブ／Ｌ’−ｆ−ンからのリターンを行う
命令であり、スタックから復帰されたリターンアドレス
にジャンプする。この命令は、１つのステップコードと
して処理される。

ＲＴＳ命令実行のフローチャートを第７図に示す。ＲＴ
Ｓ命令が命令デコード部（２２）で処理されると、ＲＴ
Ｓ命令のステップコードを示すＤコード（１２）とスタ
ックトップのアドレスを計算するためのＡコード（１３
）が生成される。この命令はプリリターンを行う命令で
ある。ＢＲ８ＣＺ　８号（２ｎ１）によりバイブフィン
中にサブルーチンコール命令が存在することが示されて
いる場合にはＢＡＲカウンタ（６５）の内容がゼロにな
るまで処理を一時停止する。ＢＳＲカクンタ（６５）が
ゼロである場合にはプリリターン処理を行う。ＰＲＥＲ
ＥＴ信号（２ｎ９）により、ＰＣスタック（４６）中の
Ｄ　Ｐ　（６６）が指し示すエントリのＩＩ）先アドレ
スフィールド（４６Ａ）の内容をＣＡパス（１０８）に
出力し、先行分岐処理（プリリターン）を行う。また、
ＰＣスタック（４６）参照後、ＤＰＩＮＣ信号（２ｎ３
）によりＤ　ｐ　（６６）のポストインクリメント処理
を行う。Ａステージ（３）では、Ａコード（１３）の指
示に従ってアドレス計算部（５５）においてスタックト
ップのアドレスが計算され、ＡＯババス１０５　）を介
してＦＡＬ＞ジスタ（４１）に書き込まれる。

スタックトップのアドレスとはＡ　Ｓ　ｐ　（４０）の
値そのものである。Ｆステージ（４）では、ＦＡｖジス
タ（４１）の値が８Ａレジスタ（４２）に転送される。

Ｅステージ（５）では、ＶＲＥＡＤ信号（２１１）によ
って、プリリターン時に参照されたリターンアドレスが
格納されているＰＣスタツク（４６）中のＥ　Ｐ　（６
７）の指すエントリの有効ピッ）　（４６Ｂ）の内容が
ＶＡＬより信号（２１４）としてＥステージ制御部（６
３）に送られ、そのエントリの有効ピット（４６Ｂ）の
値が”０″にクリアされる。

また、同時に、スタックトップのアドレスを示している
ＳＡレジスタ（４２）の値を、８１バス（１０１）を介
してＡＡレジスタ（４４）に転送する。ＰＣスタック（
４６）参照後、ＥＰ工ＮＣ信！（２ｎ７）によりＥ　Ｐ
　（６７）のポストインクリメントを行う。ＶＡＬより
信号（２１４）がＩｌｌであったら、正しいアドレスに
デ、リリターンが行われたことを示しておシ、Ｅステー
ジ（５）は１マイクロサイク／ｌ／Ｎ０Ｐｔ−実行して
命令の実行を終了する。ＶＡＬより信号（２１４）が１
０１であった場合にはプリリターンを行ったリターンア
ドレスが誤っていたことを示してお夛、ＡＡレジスタ（
４５）の値をアドレスとしてｌ）先アドレスの値をフェ
ッチし、ＤＤレジスタ（５３）に取シ込む。ＤＤレジス
タ（５３）の値をＳｔパス（１０１）を介してＥＢレジ
スタ（４５）に転送し、ＥＢレジスタ（４５）の値がＯ
Ａパス（１０８）に出力されて分岐処理が行われる。こ
のとき、ＥＢＲＡ信号（２ｎ４）によｊ）、Ｂ８Ｒカウ
ンタ（６５）はクリアされ、Ｄ　ｐ　（６６）にはＥ　
ｐ　（６７）の値がコピーされる。

（２，３）他の実施例の説明 本実施例では、ＰＣスタック（４６）は８エントリで構
成されている。従って、サブル−をンコーｙが９レベル
以上の入れ子となったときには、有効な戻り゛先アドレ
スが格納されているエントリに別の戻り先アドレスがオ
ーバーライドされるため、最初の値が消えてしまう。従
って、リカーシブコ−ｙを行うような特殊な場合を除い
て、９レベル以上の入れ子になると誤ったプリリターン
を行うことになる。このため、Ｅステージでプリリター
ンが正しかったかどうかのチエツクが必要になるわけで
ある。ＰＣスタックを何エントリ設けるかに関しては、
何しペ／Ｉ／までの深さのサブ〜−をノコ−ＮｌＩＣ対
１．．て正しいプリリターンを行うかという性能の問題
と、ハードウェアの増加量との兼ね合いで決定すればよ
い。

本実施例では、確実なグリリターンを行うためにＢＳＲ
カウンタ（６５）を備えらているが、サブル−ｔンコー
〜命令のプリブランチ処理を行わない場合には、サブル
−チンコーμ命令実行後必ず飛び先番地への分岐処理が
行われ、バイグフィンがキャンセルされるためこの機能
は必要ない。また、ＢＳＲ命令をＤステージ（２）デコ
ードするときポインタＤ　ｐ　（６６）をデクリメント
しているが、ＢＳＲ命令をＥステージ（５）で実行する
とき、デクリメントしたポインタＥ　ｐ　（６７）の値
をコピーすれようにしてもよい。

また、本実施例では、Ｅステージ（５）でプリリターン
が正しく行われたかどうかのチエツクを行うために、Ｐ
Ｃスタック（４６）からプリリターンを行う際に参照し
たエントリの有効ピッ）　（４６Ｂ）を読み出している
が、Ｄステージ（２）でプリリターンを行う際に有効ピ
ッ）　（４６Ｂ）も同時に読み出し、その有効ビットの
値をＥステージ（５）まで転送するようにしてもよい。

この場合、転送されてきた有効ビットの値を用いて本実
施例と同様にＥステージ（５）でチエツクを行ってもよ
いし、この有効ビットの値ｔ−用いて、マイクロ命令の
エントリアドレスを変えるなどしてマイクロ命令の処理
をＲステージ（４）で変えてもよい。ただし、この場合
もポインタの切シ替え処理、及び有効ピッ）（４６Ｂ）
のクリア処理は必要である。

また、本実施例では、Ｄステージ（２）でサブ、ｕ　−
チンリターン命令が処理されたときには必ずプリリター
ン処理を行っているが、Ｄステージ（２）でプリリター
ンを行う際に有効ビット（４６Ｂ）も同時に読み出し、
その有効ビットの値が１’　（有効）であったときのみ
プリリターン処理を行うようにしてもよい。

また、本実施例では、Ｅステージ（５）でグリリターン
が正しかったかどうかのチエツクを行ってから、誤って
いたときのみ正しいｉｂ先アドレスを外部メモリから取
シ込んでいるが、チエツクの結果にかかわらず戻り先ア
トＶスの値を読み出してもよい。例えば、ＲＴＳ命令で
あればＦステージ（４）で戻り先アドレスの値をプリフ
ェッチしてもよい０ また、本実施例ではＤステージ（２）よシ後段のステー
ジがサブ〜−ｔンコー！命令を地理しているかどうかを
検出する手段としてカウンタを用いているが、各ステツ
ブコードあるいは各バイグラインステージにサブルーチ
ンコール命令用のフラグを設けて、全てのフラグが立っ
ていないときのみ、プリリターン処理を行うようにして
もよい。

また、本実施例では、ＰＣスタック（４６）のポインタ
として、Ｄステージ（２）で管理しているポインｌ　Ｄ
　Ｐ　（６６）　トＥステージ（５）で管理しているポ
インタＥ　Ｐ　（６７）の２つのポインタを備えている
。これは、複数のサブル−チンリターン命令がバイグフ
ィン中で処理される場合にも正しい災シ先アドレスを参
照できるようにしたものである。Ｅ　Ｐ　（６７）はＥ
ステージ（５）で実行されたサブルーチンコール命令、
サブ／Ｉ／−ｆンリターン命令に対応して変化する。Ｄ
　Ｐ　（６６）は命令デコード段階で変化するため、２
つ以上のサブルーチンリターン命令がパイプライン中に
取〕込まれても対応するサブｙ−チンコーｙ命令の５ｉ
Ｅｊ）先アドレスが参照できるわけである。Ｅステージ
（５）で分岐処理が行われたときにはパイプラインはキ
ャンセルされるのでＥＰ（６７）の値がＤ　Ｐ　（６６
）にコピーされる。ＰＣスタック（４６）のポインタ管
理をすべてＩ　Ｐ　（６７）のみで行うようにし、サブ
ルー六チンターン命令用のフラグを設け、ムステージ（
３）以降のステージでサブルーチンリターン命令を’ｉ
ｔ！ｆｆ中の時はそのフラグを立てておき、そのフラグ
が立っているときにはプリリターンの処理を待つように
してもよい。この場合、ポインタが正しく切シ替わって
からｐｃスタック（４６）の参照が行えるので正しいプ
リリターンが行える。

また、この発明のＰＣスタック（４６）はプリリターン
時にもプリリターンが正しく行われたかどうか判断する
ときににもアクセスされ、ＣＰＵ外部のメモリアクセス
とは独立の行うと効率がよい。

従って、ＣＰＵが１つの集積回路チップで実現されるマ
イクロプロセッサの様なデータ処理装置ではｐｃスタッ
ク（４６）をＣＰＵと同じ集積回路内にもつようにすれ
ば、ＣＰＵ外部のメモリアクセスとは独立にＰＣスタッ
ク（４６）がアクセスできる。

この発明では次の（１）〜（４）項の実施態様により実
施することができる。

（１）第１のステージと第２のステージをもち、命令の
実行に対して第１のステージでの処理が第２のステージ
での処理に先行して行われるバイグフィン処理により命
令を処理するデータ処理装置であって、 命令やデータを格納する第１の記憶装置と、サブルーチ
ンからの戻り先命令のアドレス値を１つまたは複数個格
納するアドレス記憶部と、前記アドレス記憶部に格納さ
れている各ＩＩ先アドレスの値が有効か無効かを示す有
効ビットをサブルーチンからの１）先アドレスと組にし
て格納する有効ビット記憶部とを含む第１の記憶装置と
は異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
の記憶装置の前記民υ先アドレス記憶部に書き込む第２
の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
記憶装置から読みだす第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
の医シ先アドレスとなる第２の値を前記第１０紀億装置
から読みだす第２の読み出し手段と、サブルーチンコー
ル命令処理時に、前記第２の記憶装置の前記有効ビット
記憶部に有効を示す値を書き込む有効ビット書き込み手
段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
置の前記有効ビット記憶部に無効を示す値を書き込む有
効ビットクリア手段と、 サブμ−をノリターン命令処理時に、前記Ｍ２の８億装
置の前記有効ビット記憶部に格納されている前記有効ビ
ットを読み出す有効ビット読み出し手段と、 前記第１の記憶装置から命令をフェッチする命令フェッ
チ手段とを備え、 前記命令フェッチ手段が、前記第Ｌ（Ｄ記憶装置の前記
第１の値の示すアドレスから第１の命令をフェッチする
機能と、前記第１の記憶装置の前記第２の値の示すアド
レスから第２の命令をフェッチする機能を備え、 サブルーチンリターン命令処理時に、 前記有効ビット読み出し手段により読み出された有効ビ
ットの値が有効を示す時は、前記第１の命令を実行し、 前記有効ビット読み出し手段により読み出された有効ビ
ットの値が有効を示す時は０、前記第２の命令を実行す
る ことを特徴とするデータ処理装置。

（２）前記第２の記憶装置は、前記アドレス記憶部の１
つのエントリと前記有効ビット記憶部の１エントリを１
つのエントリとし、２”ｌｌｉのサイクリックな番号が
つけられたエントリで構成され、インクリメントまたは
デクリメントの少なくとも一方が可能で、前記エントリ
の番号を管理する第１のｎビットカウンタと、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビットカウンタと
、 前記第２のｎビットカウンタの値を前記第１のｎビット
カウンタに書き込む第３の書き込み手段を備え、 前記第２の書き込み手段が前記第２の記憶装置の前記第
２のΩビットカウンタの値が示すエントリ番号にサブル
ーチンからの戻り先アドレスを書き込む手段であシ、 前記第１の読み出し手段が前記第２の記憶装置の前記第
１のｎビットカウンタの値が示すエントリ番号の前記ア
ドレス記憶部から前記第１ｃ）［を読み出す手段であシ
、 前記有効ビット書き込み手段が前記第２の記憶装置の前
記第２のｎビットカウンタの値が示すエントリ番号の前
記有効ビット記憶部に有効を示す値を書き込む手段であ
シ、 前記有効ビットクリア手段が前記第２の記憶装置の前記
第２のｎビットカウンタの値が示すエントリ番号の前記
有効ビット記憶部に無効を示す値を書き込む手段である ことを特徴とする第１項記載のデータ処理装置。

（３）前記第２の書き込み手段により、前記第１のステ
ージで処理を終えた全すブμｍチンコーμ命令に対する
、前記第２の記憶装置へのサブルーチンからの戻り先命
令のアドレスの書き込み処理が終了しているかどうかを
検出するサブルーチンコーμ命令処理検出手段を備えた ことを特徴とする第１項あるいは第２項記載のデータ処
理装置。

（４）命令やデータを格納する第１の記憶装置と、第１
の記憶装置とは異なシ、サグμｍチンからの戻り先命令
のアドレス値の一部あるいは全部を格納するアドレス記
憶部と前記アドレス値が有効か無効かを示す有効ビット
を格納する有効ビット格納部を１エントリずつ組にして
１つのエントリとして格納し、２！１個のエントリから
なる第２の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
可能で、前記エントリの番号を管理する第１　Ｏｎビッ
トカウンタと、 インクリメンＦおよびデクリメントの両方が可能で、前
記二ン）すの番号を管理する第２のｎビットカウンタと
、 前記第２の記憶装置の前記第１のｎビットカウンタの値
が示すエントリから災シ先命令のアドレス値を読みだす
第１の読み出し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
が示すエントリの前記アドレス記憶部にサブルーチンか
らの戻り先命令のアドレスの一部または全部を書き込む
第１の書き込み手段と、前記第２の記憶装置の前記第２
のｎビットカウンタの値が示すエントリの前記有効ビッ
ト記憶部に有効か無効かを示す値を書き込む有効ビット
書き込み手段と、 前記第２の記憶装置の前記有効ビット記憶部に格納され
ている有効ビットの値を読み出す有効ビット読み出し手
段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
カウンタに書き込む第２の書き込み手段と、前記第２の
記憶装置の全てのエントリの前記有効ビット記憶部に無
効を示す値を書き込む有効ビットクリア手段とを備え、 ことを特徴とするデータ処理装置。

〔発明の効果Ｊ 以上のように、この発明によればサブルーチンコール命
令のＩＩＪ先アドレスのみを格納するＰＣスタックを設
けることにより、サブルーチンニ−ル命令の分岐処理を
命令実行ステージでの処理に先だって行うことができ、
サブルーチンリターン全４ｒ寮行によるパイプライン処
理のオーバーヘッドが削減されるので、高性能なデータ
処理装置が得られる効果がある。

【図面の簡単な説明】 第１図はこの発明のデータ処理装置のパイプライン処理
構成を示す図、第２図はこの発明のデータ処理装置のブ
ロック図、第３図はこの発明のデータ処理装置における
サブ／ｌ／−ｆンリターン命令の先行分岐処理Ｋ特に関
係する部分のブロック図、第４図はこの発明のＰＣスタ
ック（４６）の構成を示す図、第５図はこの発明のデー
タ処理装置におけるサブμ−をンコール命令及びサブル
ーチンリターン命令のビット割シ付けを示す図、第６図
はＢ８Ｒ命令夾行のフローチャート、第７図はＲＴＳ命
４？実行のフローチャート、第８図は従来のデータ処理
装置の典型的なパイプラインステージを示す図である。 （４６）はサブルーチンニール命令の戻り先アドレスの
みを格納するＰＣスタック、　（４６Ａ）はＰＣスタッ
ク（４６）においてサブμ−チンコーμ時の戻り先アド
レスを登録するＮＤ先アドレスフィールド、（４６Ｂ）
はＰＣスタック（４６）中の各エントリに格納されてい
る戻り先アドレスが有効か無効かを示す有効ビット、（
６５）は命令デコードステージ以降のステージで処理さ
れているサブルーチンニール命令の数をカウントするＢ
日Ｒカウンタ、（６６）は命令デコードステージが管理
しているＰＣスタック（４６）のポインタＤＰ、（６７
）は命令実行ステージが管理しているＰＣスタック（４
６）のポインタＥＰである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１のステージと第２のステージをもち、命令の
   実行に対して第１のステージでの処理が第２のステージ
   での処理に先行して行われるパイプライン処理により命
   令を処理するデータ処理装置であつて、 命令やデータを格納する第１の記憶装置と、サブルーチ
   ンからの戻り先命令のアドレス値を１つまたは複数個格
   納するアドレス記憶部と、前記アドレス記憶部に格納さ
   れている各戻り先アドレスの値が有効か無効かを示す有
   効ビットをサブルーチンからの戻り先アドレスと組にし
   て格納する有効ビット記憶部とを含む第１の記憶装置と
   は異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
   の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
   の記憶装置の前記戻り先アドレス記憶部に書き込む第２
   の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
   記憶装置から読みだす第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
   の戻り先アドレスとなる第２の値を前記第１の記憶装置
   から読みだす第２の読み出し手段と、サブルーチンコー
   ル命令処理時に、前記第２の記憶装置の前記有効ビット
   記憶部に有効を示す値を書き込む有効ビット書き込み手
   段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
   置の前記有効ビット記憶部に無効を示す値を書き込む有
   効ビットクリア手段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
   置の前記有効ビット記憶部に格納されている前記有効ビ
   ットを読み出す有効ビット読み出し手段と、前記第１の
   記憶装置から命令をフエツチする命令フェッチ手段とを
   備え、 前記命令フエツチ手段が、前記第１の記憶装置の前記第
   １の値の示すアドレスから第１の命令をフェッチする機
   能と、前記第１の記憶装置の前記第２の値の示すアドレ
   スから第２の命令をフェッチする機能を備え、 サブルーチンリターン命令処理時に、 前記有効ビット読み出し手段により読み出された有効ビ
   ットの値が有効を示す時は、前記第１の命令を実行し、 前記有効ビット読み出し手段により読み出された有効ビ
   ットの値が有効を示す時は、前記第２の命令を実行する ことを特徴とするデータ処理装置。
2. （２）命令やデータを格納する第１の記憶装置と、第１
   の記憶装置とは異なり、サブルーチンからの戻り先命令
   のアドレス値の一部あるいは全部を格納するアドレス記
   憶部と前記アドレス値が有効か無効かを示す有効ビット
   を格納する有効ビット格納部を１エントリずつ組にして
   １つのエントリとして格納し、２＾ｎ個のエントリから
   なる第２の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
   可能で、前記エントリの番号を管理する第１のｎビット
   カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
   記エントリの番号を管理する第２のｎビットカウンタと
   、 前記第２の記憶装置の前記第１のｎビットカウンタの値
   が示すエントリから戻り先命令のアドレス値を読みだす
   第１の読み出し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリの前記アドレス記憶部にサブルーチンか
   らの戻り先命令のアドレスの一部または全部を書き込む
   第１の書き込み手段と、前記第２の記憶装置の前記第２
   のｎビットカウンタの値が示すエントリの前記有効ビッ
   ト記憶部に有効か無効かを示す値を書き込む有効ビット
   書き込み手段と、 前記第２の記憶装置の前記有効ビット記憶部に格納され
   ている有効ビットの値を読み出す有効ビット読み出し手
   段と、 前記第２のｎビットカウンタの値を前記第１のｎビアト
   カウンタに書き込む第２の書き込み手段と、前記第２の
   記憶装置の全てのエントリの前記有効ビット記憶部に無
   効を示す値を書き込む有効ビットクリア手段とを備え、 ことを特徴とするデータ処理装置。