JPS6019017B2 - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS6019017B2 JPS6019017B2 JP51151202A JP15120276A JPS6019017B2 JP S6019017 B2 JPS6019017 B2 JP S6019017B2 JP 51151202 A JP51151202 A JP 51151202A JP 15120276 A JP15120276 A JP 15120276A JP S6019017 B2 JPS6019017 B2 JP S6019017B2
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- Japan
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- processing
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Description
【発明の詳細な説明】
本発明は、データ処理システム、特に例えばいわゆるパ
イプライン演算制御などのデータ処理システムにおいて
、読出されたマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
し該複数の処理サイクルにまたがって制御を行なうよう
構成すると共に、制御信号に対するモディファイ回路を
もうけて制御態様を修飾できるようにしたデータ処理シ
ステムに関するものである。
イプライン演算制御などのデータ処理システムにおいて
、読出されたマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
し該複数の処理サイクルにまたがって制御を行なうよう
構成すると共に、制御信号に対するモディファイ回路を
もうけて制御態様を修飾できるようにしたデータ処理シ
ステムに関するものである。
本発明はそれに限られるものではないが、例えばパイプ
ライン演算制御装置においては、与えられたオペランド
・データに対して順次予め定められた処理が予め定めら
れた順序で演算されてゆく。
ライン演算制御装置においては、与えられたオペランド
・データに対して順次予め定められた処理が予め定めら
れた順序で演算されてゆく。
このような演算制御装置において、マイクロ命令にした
がって演算を制御する場合、或る処理サイクルにおいて
如何なる演算が行なわれ、次の処理サイクルにおいて如
何なる演算が行なわれるかは既知であり、上記演算制御
を１つ１つマイクロ命令を議出しこれを解読して実行せ
しめようとするとそのための制御が繁雑となる。このた
めに、１つのマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
レジスタ内に保持せしめて複数の処理サイクルにまたが
って制御を行なわせることが考慮された。しかし、この
方式を採用すると、上記保持レジスタのハードウェア構
成によって制御態様が支配される可能性が増加する。ま
た制御態様の変更にそなえてマイクロ命令を用意しよう
とするとマイクロ命令の種類数が非所望に増加すること
になる。本発明は上言己の点を解決することを目的とし
ており、本発明のデータ処理システムはマイクロ命令を
格納する制御メモリをそなえ該制御メモリから読出され
たマイクロ命令にしたがって処理を実行するデータ処理
システムにおいて、上記説出されたマイクロ命令の内容
または該マイクロ命令の１部フィールドの内容を複数の
処理サイクルの間保持するシフト・レジスタ構成の保持
レジスタをもうけ、該シフト・レジスタの段のレジスタ
の内容をして対応する処理サイクル期間に被制御回路部
に供給すると共にタイミング・カウンタを用いて当該段
のレジスタの内容を複数個の処理サイクルの間有効化す
るよう構成して複数の処理サイクルにまたがって上記制
御回路部を制御するよう構成し、かつ上記被制御回路部
に対する制御信号供給回路部に対応して上記制御信号を
修飾するモディファイ回路をもうけ、該モディファイ回
路による修飾の態様を制御レジスタの内容によって指定
するよう構成したことを特徴としている。
がって演算を制御する場合、或る処理サイクルにおいて
如何なる演算が行なわれ、次の処理サイクルにおいて如
何なる演算が行なわれるかは既知であり、上記演算制御
を１つ１つマイクロ命令を議出しこれを解読して実行せ
しめようとするとそのための制御が繁雑となる。このた
めに、１つのマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
レジスタ内に保持せしめて複数の処理サイクルにまたが
って制御を行なわせることが考慮された。しかし、この
方式を採用すると、上記保持レジスタのハードウェア構
成によって制御態様が支配される可能性が増加する。ま
た制御態様の変更にそなえてマイクロ命令を用意しよう
とするとマイクロ命令の種類数が非所望に増加すること
になる。本発明は上言己の点を解決することを目的とし
ており、本発明のデータ処理システムはマイクロ命令を
格納する制御メモリをそなえ該制御メモリから読出され
たマイクロ命令にしたがって処理を実行するデータ処理
システムにおいて、上記説出されたマイクロ命令の内容
または該マイクロ命令の１部フィールドの内容を複数の
処理サイクルの間保持するシフト・レジスタ構成の保持
レジスタをもうけ、該シフト・レジスタの段のレジスタ
の内容をして対応する処理サイクル期間に被制御回路部
に供給すると共にタイミング・カウンタを用いて当該段
のレジスタの内容を複数個の処理サイクルの間有効化す
るよう構成して複数の処理サイクルにまたがって上記制
御回路部を制御するよう構成し、かつ上記被制御回路部
に対する制御信号供給回路部に対応して上記制御信号を
修飾するモディファイ回路をもうけ、該モディファイ回
路による修飾の態様を制御レジスタの内容によって指定
するよう構成したことを特徴としている。
以下図面を参照しつつ説明する。第１図および第２図は
夫々本発明の前提として考慮されたデータ処理システム
の一例、第３図は第２図図示の構成の動作を説明する説
明図、第４図は本発明の一実施例の要部構成を示す。
夫々本発明の前提として考慮されたデータ処理システム
の一例、第３図は第２図図示の構成の動作を説明する説
明図、第４図は本発明の一実施例の要部構成を示す。
第１図において、１は制御メモリ、２はマイクロ命令レ
ジスタ、３は被制御回路部、４Ａ，４Ｃ，４８は夫々保
持レジスタ、５ないし１０は夫々シフト・レジスタを構
成するレジスタ１１，１２は夫々Ａ系列の被制御回路、
１３はＢ系列の被制御回路、１４はＣ系列の被制御回路
、１５はＤ系列の被制御回路、１６なし、し１９は夫々
Ｅ系列の被制御回路、２０ないし２５は夫々ゲート回略
を表わしている。
ジスタ、３は被制御回路部、４Ａ，４Ｃ，４８は夫々保
持レジスタ、５ないし１０は夫々シフト・レジスタを構
成するレジスタ１１，１２は夫々Ａ系列の被制御回路、
１３はＢ系列の被制御回路、１４はＣ系列の被制御回路
、１５はＤ系列の被制御回路、１６なし、し１９は夫々
Ｅ系列の被制御回路、２０ないし２５は夫々ゲート回略
を表わしている。
例えばパイプライン演算制御袋直を構成する被制御回路
部においては、与えられたオペランド・データ神に対し
て図示の如く例えば処理サイクルＬにおいて回路１３，
１５，１６による演算行なわれ、処理サイクルＴ，にお
いて回路１１，１４．１７による演算が行なわれ、処理
サイクルＬにおいて回路１２，１８による演算が行なわ
れ、処理サイクルＴ３において回路１９による演算が行
なわれて出力される。
部においては、与えられたオペランド・データ神に対し
て図示の如く例えば処理サイクルＬにおいて回路１３，
１５，１６による演算行なわれ、処理サイクルＴ，にお
いて回路１１，１４．１７による演算が行なわれ、処理
サイクルＬにおいて回路１２，１８による演算が行なわ
れ、処理サイクルＴ３において回路１９による演算が行
なわれて出力される。
そして次のオペランド・データｘ，は上記と同様に処理
サイクルＴ，において回路１３，１５，１６による演算
が行なわれ、処理サイクルＬにおいて回路１１，１４，
１７による演算が行なわれ、・・・・・・・・・てゆく
ように順次処理されてゆく。上記の如き演算処理を行な
うに当って、１処理サイクル毎の制御を指示するマイク
ロ命令を制御メモリ１から順次議出しては処理する従来
の方式をそのまま採用する場合、処理が繁雑となり僅か
ずつ制御態様を異にするマイクロ命令を用意しなければ
ならない。
サイクルＴ，において回路１３，１５，１６による演算
が行なわれ、処理サイクルＬにおいて回路１１，１４，
１７による演算が行なわれ、・・・・・・・・・てゆく
ように順次処理されてゆく。上記の如き演算処理を行な
うに当って、１処理サイクル毎の制御を指示するマイク
ロ命令を制御メモリ１から順次議出しては処理する従来
の方式をそのまま採用する場合、処理が繁雑となり僅か
ずつ制御態様を異にするマイクロ命令を用意しなければ
ならない。
このことから例えば１つのマイクロ命令を複数のフィー
ルドＡ，Ｂ，Ｃ，Ｄ，Ｅなどに区分しておき、各フィー
ルドに対応してシフト・レジスタ段を構成する保持レジ
スタ４Ａ，４Ｃ，４Ｅなどをもうけておくようにする。
ルドＡ，Ｂ，Ｃ，Ｄ，Ｅなどに区分しておき、各フィー
ルドに対応してシフト・レジスタ段を構成する保持レジ
スタ４Ａ，４Ｃ，４Ｅなどをもうけておくようにする。
そして、マイクロ命令レジスタ２にセットされたマイク
ロ命令を解読して次の如く制御してゆく案が考慮された
。即ち‘１１ 処理サイクルＴｏにおいて、フィールド
Ｂの内容によって回路１３を、フィールドＤの内容によ
って回路１５を、フィールドＥの内容によって回路１６
を夫々制御する。‘２｝ そしてゲート回路２０，２１
，２２をオンしてフィールドＡの内容をレジス夕５に、
フイ−ルドＣの内容をレジスタ７に、フィールドＥの内
容をレジスタ８にセットする。
ロ命令を解読して次の如く制御してゆく案が考慮された
。即ち‘１１ 処理サイクルＴｏにおいて、フィールド
Ｂの内容によって回路１３を、フィールドＤの内容によ
って回路１５を、フィールドＥの内容によって回路１６
を夫々制御する。‘２｝ そしてゲート回路２０，２１
，２２をオンしてフィールドＡの内容をレジス夕５に、
フイ−ルドＣの内容をレジスタ７に、フィールドＥの内
容をレジスタ８にセットする。
‘３’ 処理サイクルＴ，において、レジスタ５の内容
によって回路１１を、レジスタ７の内容によって回路１
４を、レジスタ８の内容によって回路１７を夫々制御す
る。
によって回路１１を、レジスタ７の内容によって回路１
４を、レジスタ８の内容によって回路１７を夫々制御す
る。
【４｝そしてゲート２３，２４をオンしてレジスタ５の
内容をレジスタ６に、レジスタ８の内容をレジスタ９に
セットする。
内容をレジスタ６に、レジスタ８の内容をレジスタ９に
セットする。
｛５’ 処理サイクルＴ２において、レジスタ６の内容
によって回路１２を、レジスタ９の内容によって回路１
８を夫々制御する。
によって回路１２を、レジスタ９の内容によって回路１
８を夫々制御する。
‘６ー そしてゲート２５をオンしてレジスタ９の内容
をレジスタ１０にセットする。
をレジスタ１０にセットする。
‘７｝ 処理サイクルＴ３において、レジスタ１０の内
容によって回路１９を制御する。
容によって回路１９を制御する。
上記の如き演算処理を、次々と与えられるオペランド・
データに対して順次実行してゆく場合、制御メモリ１か
ら各処理サイクル毎に，同じマイクロ命令を論出してマ
イクロ命令レジス，夕２にセットすればよく、演算制御
は大幅に簡易化される。
データに対して順次実行してゆく場合、制御メモリ１か
ら各処理サイクル毎に，同じマイクロ命令を論出してマ
イクロ命令レジス，夕２にセットすればよく、演算制御
は大幅に簡易化される。
勿論、一般にパイプライン演算制御装置における演算処
理は、第１図図示被制御回路部３として示した如き単純
なものとは限らない。そして或る種の演算態様（仮にａ
という）においては例えばＣ系列の演算が省略されたり
、あるいは場合によってはＡ系列の演算が省略されたり
される。このような場合、対応するマイクロ命令とし，
ては、フィールドＣの内容を空き状態としたり、あるい
はフィールドＡの内容を空き状態としたり・されるもの
と考えてよい。更にまた或る種の演算態様（仮にｂＥと
いう）においては、例えば回路Ａ２とＥ２とにもとずく
演算処理を複数処理サイクルにまたがって連続的に実行
したり、あるいは間欠的に実行したりしてその後に回路
Ｅ３にもとず〈演算処理を行なう如き場合もある。
理は、第１図図示被制御回路部３として示した如き単純
なものとは限らない。そして或る種の演算態様（仮にａ
という）においては例えばＣ系列の演算が省略されたり
、あるいは場合によってはＡ系列の演算が省略されたり
される。このような場合、対応するマイクロ命令とし，
ては、フィールドＣの内容を空き状態としたり、あるい
はフィールドＡの内容を空き状態としたり・されるもの
と考えてよい。更にまた或る種の演算態様（仮にｂＥと
いう）においては、例えば回路Ａ２とＥ２とにもとずく
演算処理を複数処理サイクルにまたがって連続的に実行
したり、あるいは間欠的に実行したりしてその後に回路
Ｅ３にもとず〈演算処理を行なう如き場合もある。
第２図は上記演算態様ｂの如き処理に対しても自由に対
処できるようにした構成を示している。
処できるようにした構成を示している。
図中の符号２，４８，８，９，１０，２４，２５は第１
図に対応し、２６，２７，２８ｉは夫々カウンタであっ
て処理サイクルに対応して歩進されその出力をプログラ
ムにしたがって出力するもの、２９，３０，３１は夫々
ァンド回路を表わしている。第２図図示の如き構成を採
用することによって、カウンタ２６，２７，２８をプロ
グラムすることによって例えば第３図図示の如き処理を
行なわせることが可能となる。
図に対応し、２６，２７，２８ｉは夫々カウンタであっ
て処理サイクルに対応して歩進されその出力をプログラ
ムにしたがって出力するもの、２９，３０，３１は夫々
ァンド回路を表わしている。第２図図示の如き構成を採
用することによって、カウンタ２６，２７，２８をプロ
グラムすることによって例えば第３図図示の如き処理を
行なわせることが可能となる。
第３図は、次の如き場合を例として図示されている。
即ち…マイクロ命令１がレジス夕８にセットされたとき
カウン夕２６はカウント値「１」，「２」のとき論理“
１”を出力し、カウント値「３」によってゲート２４を
オンし、（ｉｉ）マイクロ命令２に対してはしジスタ８
にセットされることがなく〔ｉｉｉ｝マイクロ命令３が
レジスタ８にセットされたときカウンタ２６はカウント
値「０」において論理“１”を出力すると共にゲート２
４をオンし、（ｉｉｉｉ）マイクロ命令１がレジスタ９
にセットされたときカウンタ２７はカウント値「０」に
おいて論理“１”を出力すると共にゲート２５をオンし
、ＧＷマイクロ命令３がレジスタ９にセットされたとき
カウンタ２７はカウント値「０」において論理“１”を
出力すると共にゲート２５をオンし、Ｍマイクロ命令１
がレジス夕１０‘こセットされたときカウンタ２８はカ
ウント値「０」において論理“１”を出力し、Ｍマイク
ロ命令３がレジス夕１０にセットされたときカウンタ２
８はカウント値「１」，「２」のとき論理“１”を出力
するものとして図示されている。上記第１図および第２
図に関連して説明した方式を採用することによって、例
えばパイプライン演算制御装置などにおいてマイクロ命
令による処理が簡易化される。
カウン夕２６はカウント値「１」，「２」のとき論理“
１”を出力し、カウント値「３」によってゲート２４を
オンし、（ｉｉ）マイクロ命令２に対してはしジスタ８
にセットされることがなく〔ｉｉｉ｝マイクロ命令３が
レジスタ８にセットされたときカウンタ２６はカウント
値「０」において論理“１”を出力すると共にゲート２
４をオンし、（ｉｉｉｉ）マイクロ命令１がレジスタ９
にセットされたときカウンタ２７はカウント値「０」に
おいて論理“１”を出力すると共にゲート２５をオンし
、ＧＷマイクロ命令３がレジスタ９にセットされたとき
カウンタ２７はカウント値「０」において論理“１”を
出力すると共にゲート２５をオンし、Ｍマイクロ命令１
がレジス夕１０‘こセットされたときカウンタ２８はカ
ウント値「０」において論理“１”を出力し、Ｍマイク
ロ命令３がレジス夕１０にセットされたときカウンタ２
８はカウント値「１」，「２」のとき論理“１”を出力
するものとして図示されている。上記第１図および第２
図に関連して説明した方式を採用することによって、例
えばパイプライン演算制御装置などにおいてマイクロ命
令による処理が簡易化される。
しかし、なお技術的な問題が内蔵している。即ち■ 第
１図および第２図図示の保持レジスタのハードウェア構
成が一旦決定されると、被制御回路部３に対する演算態
様が限定される。
１図および第２図図示の保持レジスタのハードウェア構
成が一旦決定されると、被制御回路部３に対する演算態
様が限定される。
即ち例えば保持レジスタ４Ｂにおいてシフト・レジスタ
段として８，９，１０が用意されると、レジスタ８にセ
ットされた内容は次の処理サイクルにおいてレジスタ９
に転送され当該処理サイクルで回路１８が制御されるこ
とになる。したがって、或る種の演算態様（仮にｃとい
う）において、例えば第１図においてレジスタ７の内容
による回路１４に対する制御を省略するときにレジスタ
９，１０の内容による回路１８，１９に対する制御を不
要とする如き演算態様が生じた際などに自由に対処する
ことが困難となる。【Ｂ｝ また第１図に図示する処理
と袷んど同じであるが、回路１６に対する制御と回路１
９に対する制御のみを省略したい場合のような演算態様
（仮にｄという）が生ずるとこれに自由に対処すること
が困難となる。‘Ｃー 更に第１図に図示する処理と殆
んど同じであるが、回路１３や１５に対する制御のみを
省略したい場合などの種々の演算態様に自由に対処でき
るようにしようとすると、命令の種類数が非所望に増大
することになる。
段として８，９，１０が用意されると、レジスタ８にセ
ットされた内容は次の処理サイクルにおいてレジスタ９
に転送され当該処理サイクルで回路１８が制御されるこ
とになる。したがって、或る種の演算態様（仮にｃとい
う）において、例えば第１図においてレジスタ７の内容
による回路１４に対する制御を省略するときにレジスタ
９，１０の内容による回路１８，１９に対する制御を不
要とする如き演算態様が生じた際などに自由に対処する
ことが困難となる。【Ｂ｝ また第１図に図示する処理
と袷んど同じであるが、回路１６に対する制御と回路１
９に対する制御のみを省略したい場合のような演算態様
（仮にｄという）が生ずるとこれに自由に対処すること
が困難となる。‘Ｃー 更に第１図に図示する処理と殆
んど同じであるが、回路１３や１５に対する制御のみを
省略したい場合などの種々の演算態様に自由に対処でき
るようにしようとすると、命令の種類数が非所望に増大
することになる。
本発明は上記の如き派生的な問題点を解決することを目
的としており、第４図は一実施例構成を示している。
的としており、第４図は一実施例構成を示している。
なお本発明においては第２図に関連して説明した如く保
持レジスタの１つに少なくともカゥンタ２６，２７，２
８の如きカウンタをもつものであるが、第４図において
は図を簡単にしかつ説明を簡単にするために当該カウン
タについては省略されている。図中の符号２，４Ａ，４
Ｃ，４Ｅ，５，６，７，８，９，１０，２０，２１，２
２，２３，２４，２５は夫々第１図に対応している。ま
た３２は制御信号供給回路部、３３なし、し３７は夫々
モディファイ回路、３８なし、し４２は夫々制御レジス
タを表わしている。本発明の場合、オペレータからの入
力によりあるいは命令によって制御レジスタ４川こ情報
をセットしておくようにする。
持レジスタの１つに少なくともカゥンタ２６，２７，２
８の如きカウンタをもつものであるが、第４図において
は図を簡単にしかつ説明を簡単にするために当該カウン
タについては省略されている。図中の符号２，４Ａ，４
Ｃ，４Ｅ，５，６，７，８，９，１０，２０，２１，２
２，２３，２４，２５は夫々第１図に対応している。ま
た３２は制御信号供給回路部、３３なし、し３７は夫々
モディファイ回路、３８なし、し４２は夫々制御レジス
タを表わしている。本発明の場合、オペレータからの入
力によりあるいは命令によって制御レジスタ４川こ情報
をセットしておくようにする。
この場合例えば処理サイクル丸においてフィールドＥの
内容にもとずく制御信号が被制御回路部３（第１図参照
）に供給されようとした際に、モディファイ回路３５は
該制御信号を抑止すると共にゲート回路２５をオフ状態
に保つようにする。これによって処理サイクルＴ，にお
いてフィールドＥの内容によって第１図図示の回路１６
が制御されることがなくなり、あわせて処理サイクルＴ
２においてレジスタ９の内容がレジスタ１０に転送され
ることが禁止され処理サイクルＴ３において第１図図示
の回路１９が制御されることがなくなる。また制御回路
３８に情報をセットすることによって、モディファイ回
路３３を介してフィールドＢの内容にもとず〈制御を無
効にすることができる。
内容にもとずく制御信号が被制御回路部３（第１図参照
）に供給されようとした際に、モディファイ回路３５は
該制御信号を抑止すると共にゲート回路２５をオフ状態
に保つようにする。これによって処理サイクルＴ，にお
いてフィールドＥの内容によって第１図図示の回路１６
が制御されることがなくなり、あわせて処理サイクルＴ
２においてレジスタ９の内容がレジスタ１０に転送され
ることが禁止され処理サイクルＴ３において第１図図示
の回路１９が制御されることがなくなる。また制御回路
３８に情報をセットすることによって、モディファイ回
路３３を介してフィールドＢの内容にもとず〈制御を無
効にすることができる。
更にモディファイ回路３６を介して、レジスタ７の内容
による制御を無効とすると共にレジスタ９，１０の内容
による制御を無効にすることができる。このため、被制
御回路部３に対する演算態様と用意されているマイクロ
命令の種類とを考慮して、好ましい箇所にモディファイ
回路を用意することによって、演算態様を増大すること
ができまたマイクロ命令の種類数を増大せしめる必要が
なくなる。
による制御を無効とすると共にレジスタ９，１０の内容
による制御を無効にすることができる。このため、被制
御回路部３に対する演算態様と用意されているマイクロ
命令の種類とを考慮して、好ましい箇所にモディファイ
回路を用意することによって、演算態様を増大すること
ができまたマイクロ命令の種類数を増大せしめる必要が
なくなる。
そして更に第２図に関連して説明した如きカウンタが併
用されており、更に一段と融通性が向上される。以上説
明した如く、本発明によれば例えばパイプライン演算制
御装置などに対するマイクロ命令による制御が簡易化と
なり、演算態様の変形に対して容易に対処できる。
用されており、更に一段と融通性が向上される。以上説
明した如く、本発明によれば例えばパイプライン演算制
御装置などに対するマイクロ命令による制御が簡易化と
なり、演算態様の変形に対して容易に対処できる。
第１図および第２図は夫々本発明の前提として考慮され
たデータ処理システムの一例、第３図は第２図図示の構
成の動作を説明する説明図、第４図は本発明の一実施例
の要部構成を示す。 図中１は制御メモリ、２はマイクロ命令レジスタ、３は
被制御回路部、４Ａ，４Ｃ，４８は夫々保持レジスタ、
５ないし１０は夫々シフト・レジスタを構成するレジス
タ、２６ないし２８は夫々カゥンタ、３２は制御信号供
繋舎回路部、３３ないし３７は夫々モディファイ回路、
３８ないし４２は夫々制御レジスタを表わす。 プｓ肉 ナー囚 ナ２餌 了４欧
たデータ処理システムの一例、第３図は第２図図示の構
成の動作を説明する説明図、第４図は本発明の一実施例
の要部構成を示す。 図中１は制御メモリ、２はマイクロ命令レジスタ、３は
被制御回路部、４Ａ，４Ｃ，４８は夫々保持レジスタ、
５ないし１０は夫々シフト・レジスタを構成するレジス
タ、２６ないし２８は夫々カゥンタ、３２は制御信号供
繋舎回路部、３３ないし３７は夫々モディファイ回路、
３８ないし４２は夫々制御レジスタを表わす。 プｓ肉 ナー囚 ナ２餌 了４欧
Claims (1)
- 【特許請求の範囲】 １ マイクロ命令を格納する制御メモリをそなえ該制御
メモリから読出されたマイクロ命令にしたがつて処理を
実行するデータ処理システムにおいて、上記読出された
マイクロ命令の内容または該マイクロ命令の１部フイー
ルドの内容を複数の処理サイクルの間保持するシフト・
レジスタ構成の保持レジスタをもうけ、該シフト・レジ
スタの段のレジスタの内容をして対応する処理サイクル
期間に被制御回路部に供給すると共にタイミング・カウ
ンタを用いて当該段のレジスタの内容を複数個の処理サ
イクルの間有効化するよう構成して複数の処理サイクル
にまたがつて上記被制御回路部を制御するよう構成し、
かつ上記被制御回路部に対する制御信号供給回路部に対
応して上記制御信号を修飾するモデイフアイ回路をもう
け、該モデイフアイ回路による修飾の態様を制御レジス
タの内容によつて指定するよう構成したことを特徴とす
るデータ処理システム。 ２ 上記被制御回路部は、与えられたオペランド・デー
タに対して順次予め定められた処理が予め定められた順
序で演算されかつ上記オペランド・データが順次入力さ
れることを特徴とする特許請求の範囲第１項記載のデー
タ処理システム。 ３ 上記モデイフアイ回路からの出力によつて上記保持
レジスタが制御されるよう構成されることを特徴とする
特許請求の範囲第１項または第２項記載のデータ処理シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151202A JPS6019017B2 (ja) | 1976-12-15 | 1976-12-15 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151202A JPS6019017B2 (ja) | 1976-12-15 | 1976-12-15 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5374856A JPS5374856A (en) | 1978-07-03 |
| JPS6019017B2 true JPS6019017B2 (ja) | 1985-05-14 |
Family
ID=15513464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51151202A Expired JPS6019017B2 (ja) | 1976-12-15 | 1976-12-15 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019017B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621242A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Pipeline control method for computer operation |
| JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040050A (ja) * | 1973-07-19 | 1975-04-12 | ||
| JPS5068747A (ja) * | 1973-10-22 | 1975-06-09 |
-
1976
- 1976-12-15 JP JP51151202A patent/JPS6019017B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040050A (ja) * | 1973-07-19 | 1975-04-12 | ||
| JPS5068747A (ja) * | 1973-10-22 | 1975-06-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5374856A (en) | 1978-07-03 |
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