JPH02216530A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【概　要〕 マイクロプログラム処理によるデータ処理装置に関し、 マイクロプログラム処理を軽減して高速化を図ったデー
タ処理装置を提供することを目的とし、制御レジスタと
、命令をデコードする命令デコーダと、該命令デコーダ
のデコード結果に応じて制御情報を出力するマイクロプ
ログラム格納手段と、前記命令デコーダのデコード結果
の一部である制御情報により前記制御レジスタの制御モ
ードをデコードする制御回路と、該制御回路のデコード
結果である制御モードに従い且つ前記マイクロプログラ
ム格納手段からの前記制御レジスタへの書込み／読出し
指示信号に従い前記制御レジスタヘの所定フィールドに
対する読出し／書込みを行う書込み／読出し回路とを具
備するように構成する。

〔産業上の利用分野〕

本発明はマイクロプログラム処理によるデータ処理装置
に関する。

データ処理装置の高機能化に伴ない、複雑な処理を行な
う命令が増加している。データ処理装置ではその命令に
対応するためマイクロプログラムの増加、複雑化が余儀
なくされてきたがデータ処理を高速で行なうためにはマ
イクロプログラムの負担を軽減させることが必要である
。

〔従来の技術〕

従来のデータ処理装置は、その−例を第８図に示すよう
に、命令をデコードする命令デコーダｌ、命令デコーダ
ｌのデコード結果をアドレスとしてマイクロプログラム
を発生するマイクロプログラムＲＯＭ　２、ステータス
レジスタ３ａを含む制御レジスタ３、演算部（ＡＬＵ）
４、複数のレジスタＲＯ，Ｒ１，・・・よりなる汎用レ
ジスタ５、命令レジスタ６等により構成されている。な
お、命令レジスタ６には外部の記憶装置！　（ＭＳＵ）
からデータから命令が読出されて格納される。なお、Ｃ
０〜Ｃ４はアドレス信号もしくは制御信号を示す。

また、制御レジスタ３のステータスレジスタ３ａのフィ
ールド構成は、第９図（Ａ）に示すように、デパックモ
ード、通常モード等を指定する制御モードエリアＣＭ、
割込みマスクエリアＭＫ、ブランチ命令等の状態フラグ
エリアＦＣより構成されている。このようなステータス
レジスタ３ａに対する命令としては、たとえば第９図（
Ｂ）〜（Ｇ）に示すようなものがある。第９図（Ｂ）に
示す命令ｌとしては、ステータスレジスタ３ａの内容を
スタックメモリ（図示せず）によりブツシュアップある
いはポツプダウンする場合であり、この場合、ステータ
スレジスタ３ａ全体が操作対象となり、何ら問題となら
ない。第９図（Ｃ）に示す命令２の場合には、フラグエ
リアＦＧのみの更新、第９図（Ｄ）に示す命令３の場合
には、制御モードエリアＣＭのみの更新、第９図（Ｅ）
に示す割込み処理命令４の場合には、割込みマスクエリ
アのみの更新、第９図（Ｆ）に示す命令５の場合には、
制御モードエリアＣＭ及びフラグエリアＦＧの更新とな
り、このような操作対象がステータスレジスタ３ａの部
分である場合には、どの部分を操作対象とするかをマイ
クロプログラムで指示する。また、第９図（Ｇ）に示す
命令６は一種の命令で複数の制御レジスタのうちいずれ
かを操作する場合であり、この場合、マイクロプログラ
ムは命令種対応でなく、各々の制御レジスタの選択ビッ
トを含めた形の命令に対応する。

（発明が解決しようとする課題〕 第９図（Ｃ）〜（Ｆ）に示すようなステータスレジスタ
３ａの一部のみの更新の場合には、上述のごとく、どの
部分を操作対象にするかをマイクロプログラムにより指
示しなくてはならず、これはマイクロプログラムが制御
すべきビット数及びステップ数の増加となる。たとえば
、第９図（Ｆ）に示すように、命令の中にステータスレ
ジスタの部分が圧縮された形式で含まれていた場合、ス
テータスレジスタ３ａに合った形式に変換するため、マ
イクロプログラムが複数のサイクルに渡って演算部４の
操作を行わなくてはならない。第１０図及び第１１図は
その動作を示す、すなわち、ステップ（マシンサイクル
）■にて、命令を命令デコーダ１によりデコードする。

ステップ■では、マイクロプログラムＲＯＭ　２はマイ
クロプログラムＭｌｌを出力する。また、この間、命令
コードは命令レジスタに表示されている。ステップ■で
は、マイクロプログラムＭｌｌが実行され（ＥＸＩ）、
命令コードを演算部４に移して転送処理（ムーブ）を行
い、命令コードを汎用レジスタＲＯに格納する。また、
同時に、マイクロプログラムＲＯＭ　２はマイクロプロ
グラムＭＩ２を出力する。すなわち、汎用レジスタＲＯ
の内容を演算部４に移してシフト演算が実行され、その
結果が汎用レジスタＲ１に格納される。

また、同時にマイクロプログラムＲＯＭ　２はマイクロ
プログラムＭＩ３を出力する。ステップＶでは、マイク
ロ操作ＭＩ３が実行される（ＩＥＸ３）、すなわち、演
算部４において汎用レジスタＲＯの内容と汎用レジスタ
Ｒ１の内容とのオア論理が実行され、その結果が汎用レ
ジスタＲ１に格納される。

また、同時に、マイクロブ・ログラムＲＯＭ　２はマイ
クロプログラムＭＩ４を出力する。ステップ■では、マ
イクロプログラムＭＩ４が実行され（ＥＸ４）。

すなわち、演算部４において、汎用レジスタＲ１の内容
と定数レジスタ（汎用レジスタの１つ）の内容（マスク
１）とのアンド論理を実行し、その結果を汎用レジスタ
Ｒ１に格納する。また、同時に、マイクロプログラムＲ
ＯＭ　２はマイクロプログラムＭＩ５を出力する。ステ
ップ■では、マイクロプログラムＭＩ５が実行され（Ｅ
Ｘ５）、すなわち、演算部４において、ステータスレジ
スタ３ａの内容と定数レジスタ（汎用レジスタの１つ）
の内容（マスク２）とのアンド論理を実行し、その結果
を汎用レジスタＲＯに格納する。また、同時に、マイク
ロプログラムＲＯＭ　２はマイクロプログラムＭＩ６を
出力する。ステップ■では、マイクロ操作ＭＩ６が実行
され（ＥＸ６）、すなわち、演算部４において、汎用レ
ジスタＲＯの内容と汎用レジスタＲ１の内容とのアンド
論理を実行し、その結果をステータスレジスタ３ａに格
納する。

このようにして、第９図（Ｆ）に示す命令のステータス
レジスタ３ａに対する動作を終了するが、ステップ数の
増加及び実行サイクル数の増加になり、ひいては、処理
速度の低下になるという課題がある。

また、第９図ＣＧ）に示すような、命令６に対しては、
第１２図に示すごとく、１つの命令種であっても、制御
レジスタの種類に対応した複数のマイクロプログラムを
用意しておかなければならず、したがって、マイクロプ
ログラムのステップ数の増加を招き、やはり、実行サイ
クル数の増加になり、処理速度の低下を招くという課題
がある。

このように、従来は命令が複雑化すると単にマイクロプ
ログラムの機能やステップ数を増加させていた。しかし
機能追加はマイクロプログラムが制御すべきビット数の
増加につながりステップ数の増加とともにハードウェア
及びマイクロプログラム開発工数の増加を招き、また、
ステップ数はマイクロプログラムの実行サイクルに対応
するため命令に対応した実行サイクル数は増加し処理の
高速化の妨げになる。

したがって、本発明の目的は、マイクロプログラム処理
を軽減して高速化を図ったデータ処理装置を提供するこ
とにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は、制御レジスタと、
命令をデコードする命令デコーダと、該命令デコーダの
デコード結果に応じてマイクロプログラムを出力するマ
イクロプログラム格納手段と、前記命令デコーダのデコ
ード結果の一部である制御情報により前記制御レジスタ
の制御モードをデコードする制御回路と、該制御回路の
デコード結果である制御モードに従い且つ前記マイクロ
プログラム格納手段からの前記制御レジスタへの書込み
／読出し指示信号に従い前記制御レジスタへの所定フィ
ールドに対する読出し／書込みを行う書込み／読出し回
路とを具備するデータ処理装置によって達成される。

〔作　用〕

上述の手段によれば、ステータスレジスタを含む制御レ
ジスタに対するアクセスはハードウェアである制御回路
及び書込み／読出し回路によって行われ、マイクロプロ
グラムは書込み／読出し回路の書込み／読出し動作を単
に決定するだけである。したがって、マイクロプログラ
ムによる処理負担は軽減される。

〔実施例〕

第１図は本発明に係るデータ処理装置の一実施例を示す
■路図である。第１図においては、第８図の汎用レジス
タ５を設けておらず、その代りに、命令デコーダｌのデ
コード結果の一部である制御情報により制御レジスタ３
を制御する制御回路７及び制御レジスタ３の書込み／読
出しを制御する書込み回路５ＩＥＬ　ｌ、及び読出し回
路ＳＥＬ　２を設けである。この制御回路７はマイクロ
プログラムＲＯＭ　２と並列動作する。なお、汎用レジ
スタ５は、ステータスレジスタ３ａを含む制御レジスタ
３の書込み／読出し動作には不要であるが、もちろん、
他の動作に必要であり、したがって、データ処理装置と
しては必要である。

第１図の書込み回路ＳＥＬ　１は、後述のごとく、デコ
ーダ及びスイッチングゲートよりなるものであり、たと
えば第２図に示すように、命令５の制御情報にもとづい
て該デコーダは命令コードの内部書込みバスのビットθ
〜４をステータスレジスタ３ａのビット０〜４に対応さ
せ、且つ命令コードの内部書込みバスのビット６．７を
ステータスレジスタ３ａのビット１４　、１５に対応さ
せるように、スイッチングゲートを動作させる。第１図
の読出し回路ＳＥＬ　２も同様の構成をなしている。

第１図の装置により第９図の命令を処理すると、マイク
ロプログラムの処理負担は軽減する。たとえば第９図（
Ｂ）〜（Ｅ）に示す命令１〜４の場合、従来、マイクロ
プログラムより行なっていた操作対象指示を制御回路７
から行う。これにより：マイクロプログラムは制御ビッ
ト数が減少し、操作対象を認識する必要がないのでマイ
クロプログラム自体が簡略化する。

また、第９図（Ｆ）に示す命令５ではデータが圧縮され
た形式であることを制御回路７が認識し、ステータスレ
ジスタ３ａのビット位置と命令５（データ）のビット位
置の対応に従ってビット位置をずらしステータスレジス
タ３ａの内容を操作する。すなわち、その動作を第３図
に示すように、ステップ（マシンサイクル）■において
、命令５を命令デコーダ１によりデコードする。ステッ
プ■では、マイクロプログラムＲＯＭ　２はマイクロプ
ログラムＭｌを出力し、また、同時に、制御回路７はデ
コード結果の一部である制御情報をデコードし、さらに
、命令５のコードを内部書込みバスへ取込む、ステップ
■では、マイクロプログラムＭｌを実行しくＥＸ）　、
すなわち、命令コード５が演算部４にムーブされる。ま
た、このとき、制御回路７は書込み回路ＳＥＬ　１を選
択動作してステータスレジスタ３ａのビット位置と命令
コード５のビット位置との対応に従ってビット位置を合
わせ、ステータスレジスタ３ａの内容を操作する。

なお、読出し動作も同様である。これにより、マイクロ
プログラムで演算部４を用いてデータの形式を変換する
必要がなくなり、読出し、書込み指示のみの１ステツプ
、１実行サイクルの処理となり、高速化につながる。

゛さらに、第９図（Ｇ）に示す命令６を第１図の装置に
より処理する場合、制御レジスタ３の選択ビットを制御
回路にまかせ命令種のみによってマイクロプログラムを
起動することにより、制御レジスタ３が異なっても共通
のマイクロプログラムＭ！で制御を行なうことが可能に
なる。

本発明は外部記憶装置（ＭＳＵ）に対する動作にも拡張
できる。すなわち、メモリーアクセスの制御、オペラン
ドフェッチＯＦ、オペランドライトＯＷをマイクロプロ
グラムのみの指示により行なうと、 第４図に示すような１種の命令で複数のアクセス可能な
プログラム資源の種類（ＭＳＵ、汎用レジスタ）の組合
せを持つ場合、上述のごとく、第８図（Ｇ）のように１
つの命令６であってもＭＳＵ、汎用レジスタのアクセス
の組合せに対応した複数のマイクロプログラムを用意し
なければならない、また、オペランドのサイズの情報が
含まれていた場合さらに多くの組合せに対応したマイク
ロプログラムを必要とし、マイクロプログラムステップ
数の大幅な増加となる。すなわち、第５図に示すように
、オペランドＯＦで読込んだデータを処理する場合、オ
ペランドフェッチＯＦを起動したマイクロプログラムス
テップ■ではＭＳＵよりデータが入ってきていないので
、該データの処理を行えず、データ処理を行なうための
ステップが別に必要になる。これによりマイクロプログ
ラムステップ数が増加する。

そこで、本発明によれば、第６図に示すように、オペラ
ンドフェッチＯＦ、オペランドライトＯＷをマイクロプ
ログラムからのみでなく制御回路７からも起動できるよ
うにする。これにより、アクセスするプログラム資源の
種類やオペランドのサイズをタグに入力してオペランド
フェッチＯＦ、オペランドライトＯＷの起動を行ない、
マイクロプログラムを命令種のみによって起動すること
により、ＭＳＵ、汎用レジスタのアクセスの組合せが変
化しても共通のマイクロプログラムで制御を行なうこと
が可能になる。また、第６図に示すようにオペランドフ
ェッチＯＦを制御回路７からの起動にまかせマイクロプ
ログラムの起動を遅らせてオペランドフェッチＯＦとマ
イクロプログラム読出しサイクルＭｌが一致するように
制御することにより、データ処理用のステップのみで命
令の実行が可能になる。

第７図は本発明に係るデータ処理装置の他の実施例を示
す回路図であって、第１の実施例にざらにＭＳＵを制御
回路（ハードウェア）にてＭＳＵへのフェッチ制御及び
ライト制御をも可能にしたものである。すなわち、第７
図においては、第１図の制御回路７は３つの制御回路７
−１．７−２゜７−３よりなり、制御回路７−１はオペ
ランドフェッチ（ＯＦ）の起動もしくは制御回路７−２
の起動を行い、制御回路７−２は制御回路７−３を起動
し、制御回路７−３は、アクセスサイズ（バイトもしく
はワード単位）の指示、オペランドライト（ＯＷ）の起
動、制御レジスタ３のアクセスモード（対象選択）、あ
るいは制御レジスタ３のアクセスモード（ビットシフト
）を行う、これら制御回路７−１．７−２．７−３の動
作は命令デコーダｌのデコード結果の一部である制御情
報に依存する。

上記制御回路７−１．７−２．７−３の動作と並行して
マイクロプログラムＲＯ−２が動作する。

マイクロプログラムＲＯＭ　２は制御レジスタ３に対し
ては、書込み／読出し指示のみを行い、書込み回路ＳＥ
！Ｌ　ｌとしての書込みデコーダもしくは読出し回路Ｓ
ＥＬ　２としての読出しデコーダのいずれか一方のみを
動作させる。各書込みデコーダ及び読出しデコーダは制
御回路７−３の出力に応じたバッファ（スイッチングゲ
ート）を選択動作せしめ、書込み用内部バスもしくは読
出し用内部バスに接続せしめる。なお、制御レジスタ３
は、ステータスレジスタ３ａとしてのレジスタ３−１．
３−２゜３−３及び他のレジスタ３−４より構成されて
いる。

また、ＭＳＵに対するオペランドフェッチ（ＯＦ）の起
動は制御回路７−１により行われ、オペランドライト（
ＯＷ）の起動は制御回路７−３により行われるが、これ
らの起動は命令コードの種類によりマイクロプログラム
ＲＯＭ　２のマイクロプログラムによりも行うこともで
きる構成をなしている。

このように、第７図においては、制御レジスタ３のアク
セスモードは制御回路（ハードウェア）のみによって指
定され読出し／書込みデコーダの出力により上述の命令
１〜６処理に対応した制御レジスタ３（又はその一部）
への読出し／書込みが可能である。また、ステータスレ
ジスタ３−１゜３−２．３−３の制御モードはセレクタ
５ＩｌｉＬ　３　。

ＳＦ！Ｌ　４を設け、命令５のビット位置シフト操作に
対応する。さらに、オペランドフェッチＯＦ、オペラン
ドライトｏＷの制御も制御回路（ハードウェア）から起
動できるため命令６やオペランドフェッチＯＦで読込ん
だデータを処理するときも、マイクロプログラムに負担
がかからない。もちろんオペランドフェッチＯＦを制御
回路より起動させオペランドライトＯＷをマイクロプロ
グラムより起動させるという組合せも容易に実現できる
。

なお、上述の制御回路７　（７−１、７−２、７−３）
は、論理ゲートの組合せにより構成される。

〔発明の効果〕

以上のように本発明によればマイクロプログラムの機能
、ステップ数を軽減することができ、したがってマイク
ロプログラム開発の省力化、データ処理の高速化に大き
な効果がある。なお、−ＪＣにマイクロプログラムのハ
ードウェアは、上述のごとく、ＲＯＭであり、ＲＯＭの
大きさはマイクロブログラムのステップ数、制御ビット
数によって決定する。したがって、ＲＯＭはＬＳＩ上で
は非常に大きな面積を必要とするので本発明を用いれば
ＲＯＭの面積は減少し制御回路及び制御レジスタの操作
についやしたハードウェア量よりも大きな軽減効果が得
られる。さらにまた、ＲＯＭの小形化はＲＯＭのアクセ
ス時間の改善にもつながり、特にマイクロプログラムを
中心に制御を行なう装置では総合的な処理速度の向上に
つながる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一実施例を示す
回路図、 第２図は第１図におけるステータスレジスタのフィール
ド構成と１つの命令のフィールドの関係を示す図、 第３図は第１図の動作を示すサイクル遷移図、第４図は
アクセス種、サイズ、マイクロプログラムの対応を示す
図、 第５図は従来のＭＳＵに対する動作を示すサイクル遷移
図、 第６図は本発明に係るＭＳＵに対する動作を示すサイク
ル遷移図、 第７図は本発明に係るデータ処理装置の他の実施例を示
す回路図、 第８図は従来のデータ処理装置を示す回路図、第９図は
ステータスレジスタ及び各種の命令のフィールド構成を
示す図、 第１０図は第８図の動作の、−例を示すサイクル遷移図
、 第１１図は第１Ｏ図を補足説明する図、第１２図は制御
レジスタ選択ビットとマイクロプログラムとの対応を示
す図である。 ｌ・・・命令デコーダ、 ２・・・マイクロプログラムＲＯＭ。 ３・・・制御レジスタ、 ３ａ　（３−１、３−２、３−３） ・・・ステータス　レジスタ、 ４・・・演算部（ＡＬＵ）、 ５・・・汎用レジスタ、 ７　　（７−１，７−２，７−３） ・・・制御回路（ハードウェア）。

Claims (1)

1. 【特許請求の範囲】 １、制御レジスタ（３）と、 命令をデコードする命令デコーダ（１）と、該命令デコ
   ーダのデコード結果に応じて制御情報を出力するマイク
   ロプログラム格納手段（２）と、 前記命令デコーダのデコード結果の一部である制御情報
   により前記制御レジスタの制御モードをデコードする制
   御回路（７）と、 該制御回路のデコード結果である制御モードに従い且つ
   前記マイクロプログラム格納手段からの前記制御レジス
   タへの書込み／読出し指示信号に従い前記制御レジスタ
   への所定フィールドに対する読出し／書込みを行う書込
   み／読出し回路（ＳＥＬ１、ＳＥＬ２）と を具備するデータ処理装置。 ２、前記命令デコーダのデコード結果の一部として、命
   令種、プログラム資源種、アクセス種、あるいはアクセ
   スサイズにより構成し、前記制御回路は前記制御レジス
   タの制御に加えて外部記憶装置に対する書込み／読出し
   をも行うようにした請求項１に記載のデータ処理装置。