KR920004290B1 - 명령파이프라인방식의 마이크로프로세서 - Google Patents

명령파이프라인방식의 마이크로프로세서 Download PDF

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Abstract

내용 없음.

Description

명령파이프라인방식의 마이크로프로세서
제 1 도는 본 발명에 따른 명령파이프라인방식의 마이크로프로세서의 기본구성도.
제 2 도는 제 1 도에 도시된 마이크로프로세서를 구성하는 각 부의 명령처리 흐름을 도시한 도면.
제 3 도는 제 1 도중 연산실행부와 범용레지스터군의 상세한 구성도.
제 4 도는 제 3 도중 각 명령레지스터의 포맷을 도시한 도면.
제 5 도는 범용레지스터군 내의 명령을 선회처리한 결과를 격납하는 레지스터군 FGR의 입력 포맷을 도시한 도면.
제 6 도는 종래의 마이크로프로세서의 문제점을 설명하기 위한 프로그램예를 도시한 도면.
제 7 도는 종래 기술에 의한 명령파이프라인방식의 마이크로프로세서의 구성도
제 8 도는 제 7 도에 도시된 종래의 마이크로프로세서의 명령처리흐름을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 버스제어부 2 : 명령인출부
3 : 디코더 4 : 오퍼랜드어드레스계산부
5 : 논리어드레스변환부 6 : 오퍼랜드인출부
8' : 범용레지스터군 10 : 제 1 연산실행부
11 : 제 2 연산실행부 12 : 제 3 연산실행부
13 : 명령송출부 14 : 부동소숫점 레지스터
[산업상의 이용분야]
본 발명은 명령병렬실행방식의 마이크로프로세서에 관한것으로, 특히 명령을 병렬로 빠르게 실행할 수 있는 명령파이프라인방식의 마이크로프로세서에 관한 것이다
[종래의 기술 및 그 문제점]
종래의 명령파이프라인방식의 마이크로프로세서에서는 가산명령등에서 오퍼랜드의 어드레스계산을 위해 특정레지스터가 사용되고 있는데, 그 직전의 전송명령등에 의해 상기 레지스터내용이 변경되기 때문에 범용레지스터에 기입단계가 종료되기까지 상기 가산명령이 오퍼랜드어드레스계산단계로 옮겨지지 않아 명령처리가 지연되는 문제가 있다.
즉, 제 7 도는 종래의 명령파이프라인방식의 마이크로프로세서의 개략적인 구성을 도시한 것으로, 동 도면에서 참조부호 1은 마이크로프로세서(P)와 외부회로를 접속시키기 위한 버스제어부(BCU)이고, 2는 명령인출부(IFU), 3은 명령을 해독하기 위한 디코더(DEC), 4는 오퍼랜드어드레스를 계산하기 위한 오퍼랜드어드레스계산부(OAG), 5는 논리어드레스를 물리어드레스로 변환하기 위한 어드레스변환부(AT), 6은 오퍼랜드를 인출하기 위한 오퍼랜드인출부(OPF), 7은 명령을 실행하는 연산실행부(EXU), 8은 복수의 레지스터(R1, R2, ..... ; 도시생략)로 이루어진 범용레지스터군(GR)을 나타낸 것이다.
제 7 도에 도시된 마이크로프로세서(P)에 의해 여컨대 제 6 도에 도시된 프로그램명령을 실행한 경우의 명령파이프라인처리 타이밍을 제 8 도에 도시하였다. 제 6 도와 제 8 도에 도시된 바와 같이 어드레스 A의 내용을 범용레지스터군(8)내의 도시되지 않은 레지스터 R1에 전송하는 명령을 a1이라 하고, 범용레지스터군(8)내의 레지스터 R3의 데이터를 레지스터 R2에 전송하는 명령을 a2, 상기 레지스터 R2에서 수식하는 위치의 레지스터(B)의 내용을 레지스터 R4에 전송하는 가산명령을 a3, 레지스터 R2의 데이터를 어드레스 C로 나타내는 메모리에 전송하는 명령을 a4라 하면, 명령 a3에서 오퍼랜드의 어드레스계산을 하기 위해 레지스터 R2의 내용이 사용되는데 명령 a2에서 레지스터가 R2가 변경되어 버린다. 따라서 명령 a2의 범용레지스터군(8)에의 전송(기입)이 종료될때까지 명령 a3은 오퍼랜드어드레스계산부에 들어가지 못하기 때문에 그 명령처리가 지연되게 된다.
즉, 종래의 마이크로프로세서는 연산실행부(7)와 범용레지스터(8)가 중복화 되어 있지 않기 때문에, 범용레지스터군(8)을 갱신하는 명령이 완전히 실행되지 않으면 후속명령이 실행되지 않는다.
따라서 종래의 명령파이프라인방식의 마이크로프로세서는 처리의 흐름이 정체되어 파이프라인방식의 잇점을 살리지 못하는 단점이 있다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 감안하여 발명된 것으로, 선행된 명령의 실행결과를 기다리지 않고 명령을 선회하여 실행할 수 있는 명령파이프라인방식의 마이크로프로세서를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 명령파이프라인방식의 마이크로프로세서는, 연산실행부가 메모리오퍼랜드를 갖지 않는 명령을 실행하는 제 1 연산실행부(10)와, 메모리오퍼랜드를 갖는 명령을 실행하는 제 2 연산실행부(11) 및, 부동소숫점명령을 실행하는 제 3 연산실행부(12)로 구성됨과 더불어, 범용레지스터는 프로그램의 흐름에 따라 처리된 데이터를 기억하는 레지스터군(CGR)과, 처리가능한 명령을 선행실행한 결과를 기억하는 레지스터군(CGR)으로 구성되어 있다.
[작용]
이와 같이 구성된 본 발명은, 연산실행부가 중복화됨과 더불어, 범용레지스터군의 구성이 프로그램의 흐름에 따라 처리된 데이터를 기억하는 레지스터군과, 처리가능한 명령을 선행 실행한 결과를 기억하는 레지스터군으로 중복화됨으로써, 범용레지스터군의 데이터를 갱신하지 않아 선행하는 명령의 실행결과를 기다리지 않고 후속명령을 선회하여 실행할 수 있어 마이크로프로세서의 성능을 향상시키도록 되어 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제 1 도는 본 발명에 따른 명령파이프라인방식의 마이크로프로세서의 기본구성을 도시한 것으로, 동 도면중 제 7 도와 같은 참조부호를 기재하였다. 제 1 도에 도시된 명령파이프라인방식의 마이크로프로세서에서 연산실행부는 메모리오퍼랜드를 갖지 않는 명령을 실행하는 제 1 연산실행부(10 ; SEP)와, 메모리오퍼랜드를 갖는 명령을 실행하는 제 2 연산실행부(11 ; IEP), 부동소숫점명령을 실행하는 제 3 연산실행부(12 ; FEP)로 구성되어 있다. 또한, 참조부호 13은 해독(디코드)된 명령을 상기 각 연산실행부로 송출하는 명령송출부이고, 14는 부동소숫점 레지스터를 나타낸 것이다.
제 1 도에 도시된 본 발명에 따른 마이크로프로세서는 제 6 도에 도시된 파이프라인명령이 제 2 도에 도시된 바와 같이 실행된다.
즉, 매클럭마다 명령이 인출되어 처리되는데, 명령 a1은 메모리오퍼랜드를 가지므로 명령인출부(2)→디코더(3)→명령송출부(13)→오퍼랜드어드레스부(4)→어드레스변환부(5)→오퍼랜드인출부(6)→제 2 연산실행부(11)의 순서로 처리된다. 그리고 명령 a2은 메모리오퍼랜드를 갖지 않는(레지스터오퍼랜드만)명령이므로, 명령인출부(2)→디코더(3)→명령송출부(13)→제 1 연산실행부(10)의 순서로 처리된다. 제 2 도에 도시된 바와 같이 명령 a2와 a1의 실행이 제 5 클럭 및 제 6 클럭에서 종료되므로 범용레지스터(8)내의 데이터와 프로그램의 흐름에 불일치가 생기는 것을 피할 수 있기 위해, 범용레지스터군(8')을 후술하는 바와 같이 프로그램의 처리결과 데이터를 보유하는 레지스터군과 명령실행결과를 일시적으로 선회하여 보유하는 레지스터군으로 중복화함으로써 해결하고 있다.
이어서 제 3 도를 참조하여 제 1 도의 범용레지스터(8') 및 제 1, 제 2, 제 3 연산실행부(10, 11, 12)의 상세한 구성을 설명한다.
제 3 도에 있어서 제 1 연산실행부(10)는 제 1 연산기(20)와 제 1 명령레지스터(21)를, 제 2 연산실행부(11)는 제 2 연산기(22)와 제 2 명령레지스터(23)를, 제 3 연산실행부(12)는 제 3 연산기(24)와 제 3 명령레지스터(25)를 각각 구비하고 있다. 여기서 상기 각 명령레지스터(21, 23, 25)의 포맷은 제 4 도에 도시된 바와 같다.
즉, 제 4 도에 있어서 참조부호 OP는 관련된 연산기의 연산동작지정필드, SR은 소스레지스터지정필드, DR은 수신레지스터지정필드, SA/ID는 소스오퍼랜드어드레스 또는 이미디어트데어터보유필드, DA는 수신오퍼랜드어드레스보유필드, PC는 각 연산기의 실행중의 명령어드레스보유필드를 나타낸 것이다.
다시 제 3 도에서 본 발명에 따른 범용레지스터군(8')은 프로그램에 따라 처리된 결과데이터를 보유하는 레지스터군(CGRi, i=1, 2, 3, ..., n)과, 명령이 실행된 연산기로부터의 연산결과를 격납하는 레지스터군(FGRi, i=1, 2, 3, ..., n)으로 나뉘어져 있다. 또한, 제 3 도에서 참조부호 30은 명령어드레스비교부를 나타내는 것인데, 이것을 범용레지스터군(8')에 포함되어 있는 것으로 보아도 된다.
제 5 도는 레지스터군(FGR)의 포맷을 상세히 도시한 것으로, 각 3비트로 이루어진 태그부(F, I, S)와 각 데이터를 보유하는 데이터보유부(FGRi)로 되어 있다.
또한, 제 3 도에 있어서 각 명령레지스터(21, 23, 25)의 PC필드는 후속명령이 선행하는 명령을 뛰어 넘어 실행되고 있는지를 판정하기 위해, 상기 명령어드레스비교부(30)에 입력되어 비교된다. 이 비교결과로부터 제 1 명령레지스터(21)의 PC필드가 최소가 아니면 출력 C1이 "1", 제 2 명령레지스터(23)의 PC가 최소가 아니면 출력 C2가 "1", 그리고 제 3 명령레지스터(25)의 PC가 최소가 아니면 출력C3이 "1"인 출력이 상기 비교부(30)로부터 출력된다.
더욱이 상기 어드레스비교부(30)의 출력C4(FGR기입신호)는 명령을 실행한 연산부의 명령레지스터 어드레스(PC)가 최소가 아닌 경우에 "1"이 되고, 최소인 경우에 상기 비교부(30)의 출력 C5(CGR기입신호)는 "1"이 되도록 구성되어 있다.
또한, 각 연산부의 연산종료시에 레지스터(FGR)중 태그 S는 C4=1, C1=1일때 "1"로 설정되고, I태그는 C2=1일때 "1"로, 그리고 F태그는 C3=1일때 "1"로 설정되도록 되어 있다.
상기 각 연산기(20, 22, 24)의 연산결과는 각 명령레지스터(21, 23, 25)의 DR필드에서 지정된 데이터보유부(FGRi)에 격납되도록 되어 있다.
한편, 각 연산기(20, 22, 24)의 연산종료시에 C4=0, C5=1인 경우 각 연산결과는 각 명령레지스터의 DR필드에서 지정되는 데이터보유부(FGRi 및 CGRi)에 격납됨과 더불어, F, I, S태그 중 어느것이 설정되어 있는 다른 FGRi의 데이터는 대응되는 CGRi에 지정되도록 되어 있다.
제 2 도에 도시된 바와 같이 동작시에 있어서 명령Q2가 실행되는 제 5 클럭에서 제 3 도에 도시된 제 1 명령레지스터(21)의 PC필드가 명령 a2의 어드레스를 갖고, 제 2 명령레지스터(23)의 PC필드는 명령 a1의 어드레스를 갖고 있지만, 제 3 명령레지스터(25)의 PC필드에는 명령송출부(13)에서 명령이 송출되지 않으므로 그 PC필드에는 어드레스가 없다. 따라서 제 3 연산실행부(12)에서는 어떠한 명령의 실행도 이루어지지 않는다.
한편, 상기와 같은 제 1 명령레지스터(21)에는 명령 a2가 입력되어 있는 것으로, 그 어드레스 PC필드는 제 2 명령레지스터(23)에 인가되어 있는 명령 a1의 어드레스 PC필드보다 크기 때문에 C1=1로 되어 연산결과가 FGR2에 기입됨과 더불어 태그 S가 1로 설정된다.
제 6 클럭에 있어서는 제 2 연산부(11)에서 명령 a1이 실행되지만 이때 제 1 연산부(10)내의 명령레지스터(21)에서는 상기와 같이 명령 a2가 이미 실행되어 버려 명령이 없으므로 어떠한 동작도 없다. 따라서, C4=0, C5=1로 되므로 CGR1및 FGR1에 명령 a1의 연산결과가 격납됨과 더불어, 태그 S1이 1로 설정되어 있는 FGR2의 데이터만 CGR2에 전송되어, 프로그램의 흐름에 따른 처리데이터로서 이용되도록 기억된다.
상기 동작에서 알수 있는 바와 같이, 다음 명령 a3의 실효어드레스의 산출에 필요한 데이터는 제 5 클럭의 종료시에 FGR2(R2레지스터에 대응)로부터 취출할 수 있으므로, 명령 a3은 바로 실효어드레스 계산부(4)에서 실행될수 있다. 따라서, 종래의 이러한 종류의 마이크로프로세서같이 명령 a1, a2의 실행종료를 기다리기 위해 명령 a3의 처리에 따른다고 하는 순차적인 프로그램처리를 따를 필요가 없다.
[발명의 효과]
상기한 바와같이 본 발명에 의하면, 연산실행부를 중복화하여 복수의 명령을 동시에 실행할 수 있도록 구성됨과 더불어, 범용레지스터군도 프로그램의 흐름에 따른 처리데이터를 격납하는 레지스터군과, 후속명령을 선회하여 실행한 결과데이터를 격납하는 레지스터군을 구비하도록 중복화 구성되어 있기 때문에, 선행하는 명령의 실행결과를 기다리지 않고 후속명령을 선회하여 실행 할수 있으므로 마이크로프로세서의 성능을 현저하게 향상시킬수 있다.

Claims (3)

  1. 디코드된 명령을 실행하기 위한 오퍼랜드어드레스계산부(4)와, 어드레스변환부(5), 오퍼랜드인출부(6), 연산실행부(10, 11, 12) 및, 범용레지스터군(8')을 구비하고, 상기 연산실행부(10, 11, 12)가 중복화되어 복수의 명령을 동시에 실행할 수 있도록됨과 더불어 상기 범용레지스터군(8')을 프로그램의 흐름에 따른 처리데이터를 격납하는 레지스터군(CGR)과 후속명령을 선회하여 실행한 결과데이트를 격납하는 레지스터군(FGR)으로 구성되어, 순서적인 프로그램처리에 따를 필요가 없으므로 처리가능한 후속명령을 선회하여 실행할 수 있도록 된 것을 특징으로 하는 명령파이프라인방식의 마이크로프로세서.
  2. 제 1 항에 있어서, 상기 범용레지스터군(8')은 후속명령이 선행하는 명령을 뛰어 넘어 실행되고 있는지의 여부를 판정하기 위한 비교수단(30)을 구비한 것을 특징으로 하는 명령파이프라인방식의 마이크로프로세서.
  3. 제 1 항에 있어서, 상기 복수의 각 연산실행부(10, 11, 12)는 명령레지스터(21, 23, 25) 및 연산수단(20, 22, 24)을 구비하고, 각 명령레지스터(21, 23, 25)내의 데이터선행을 지정하는 수신필드에서 지정된 범용레지스터군(8')의 특정레지스터에 격납하도록 된것을 특징으로 하는 명령파이프라인방식의 마이크로프로세서.
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