JPS6232503B2 - - Google Patents
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- JPS6232503B2 JPS6232503B2 JP57028808A JP2880882A JPS6232503B2 JP S6232503 B2 JPS6232503 B2 JP S6232503B2 JP 57028808 A JP57028808 A JP 57028808A JP 2880882 A JP2880882 A JP 2880882A JP S6232503 B2 JPS6232503 B2 JP S6232503B2
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- signal line
- memory
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- 238000010586 diagram Methods 0.000 description 9
- 108091033192 miR-620 stem-loop Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 101500028021 Drosophila melanogaster Immune-induced peptide 16 Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御データ処理
装置に係り、特にオペランドのアドレツシングモ
ードを指定するオペランド指定子がオペレーシヨ
ンを指定するコード部分から独立して与えられる
可変長命令を扱うマイクロプログラム制御データ
処理装置に関するものである。
装置に係り、特にオペランドのアドレツシングモ
ードを指定するオペランド指定子がオペレーシヨ
ンを指定するコード部分から独立して与えられる
可変長命令を扱うマイクロプログラム制御データ
処理装置に関するものである。
本発明で扱う可変長命令では、オペランドのア
ドレツシングモードがオペレーシヨンを指定する
オペコードから独立して与えられる。このため、
デエステイネイシヨンとなるオペランドがメモリ
上かレジスタ上となるかの情報はオペコードで与
えられず、デエステイネイシヨンとなるオペラン
ドのオペランド指定子で与えられる。一般に、命
令実行のためのマイクロ命令先頭アドレスはオペ
コードをもとに生成されるが、このような命令ア
ーキテクチヤでは、デイステイネイシヨンとなる
オペランドの所在が認識されないため、マイクロ
プログラムの途中でメモリとレジスタの識別を行
うマイクロ命令を挿入する必要がある。第１図
は、本発明で扱う可変長命令の命令形式の一例を
示すものである。第１図には、２個のオペランド
指定子OS1，OS2を持つ２オペランド命令を示し
ており、命令語はオペコード部OPと、命令にて
定められている１個、または複数個のオペランド
指定子OS1，OS2を持つことができる。このよう
な可変長命令体系は例えば、「B1700 COBOL／
RPG−Ｓ−Language、1058823−015、
Copyright 1973、Burroughs Co.」や「VAX11
Architecture Handbook、Copyright 1979、by
Digital Equipment Corporation」に示され、周
知である。
ドレツシングモードがオペレーシヨンを指定する
オペコードから独立して与えられる。このため、
デエステイネイシヨンとなるオペランドがメモリ
上かレジスタ上となるかの情報はオペコードで与
えられず、デエステイネイシヨンとなるオペラン
ドのオペランド指定子で与えられる。一般に、命
令実行のためのマイクロ命令先頭アドレスはオペ
コードをもとに生成されるが、このような命令ア
ーキテクチヤでは、デイステイネイシヨンとなる
オペランドの所在が認識されないため、マイクロ
プログラムの途中でメモリとレジスタの識別を行
うマイクロ命令を挿入する必要がある。第１図
は、本発明で扱う可変長命令の命令形式の一例を
示すものである。第１図には、２個のオペランド
指定子OS1，OS2を持つ２オペランド命令を示し
ており、命令語はオペコード部OPと、命令にて
定められている１個、または複数個のオペランド
指定子OS1，OS2を持つことができる。このよう
な可変長命令体系は例えば、「B1700 COBOL／
RPG−Ｓ−Language、1058823−015、
Copyright 1973、Burroughs Co.」や「VAX11
Architecture Handbook、Copyright 1979、by
Digital Equipment Corporation」に示され、周
知である。
第２図は、パイプライン制御を図る従来方式の
データ処理装置における実行ユニツト（Ｅユニツ
ト）のMOVE命令のマイクロプログラムフロー
を示すものである。MOVE命令は、第１図に示
す命令語形式と同じ２オペランド命令である。第
２図において、第１ステツプ200において、第１
オペランド（SRCOP）をワークレジスタ（WK
１）に退避し、第２ステツプ205にて、第２オペ
ランドの所在がレジスタかメモリかを判定し、次
のステツプにてそれぞれ必要となる書き込み処理
を行う。
データ処理装置における実行ユニツト（Ｅユニツ
ト）のMOVE命令のマイクロプログラムフロー
を示すものである。MOVE命令は、第１図に示
す命令語形式と同じ２オペランド命令である。第
２図において、第１ステツプ200において、第１
オペランド（SRCOP）をワークレジスタ（WK
１）に退避し、第２ステツプ205にて、第２オペ
ランドの所在がレジスタかメモリかを判定し、次
のステツプにてそれぞれ必要となる書き込み処理
を行う。
第２図に示す様に、従来方式では、マイクロプ
ログラム中にデエステイネイシヨンとなるオペラ
ンドの所在を判定するステツプが必要となり、こ
のため、実行時間の低下を招いていた。
ログラム中にデエステイネイシヨンとなるオペラ
ンドの所在を判定するステツプが必要となり、こ
のため、実行時間の低下を招いていた。
本発明の目的は、可変長命令を高速に実行する
マイクロプログラム制御データ処理装置を提供す
るにある。
マイクロプログラム制御データ処理装置を提供す
るにある。
本発明の特徴は、オペランド指定子で指定され
るデエステイネイシヨンとなるオペランドがレジ
スタ上にあるかメモリ上にあるかを指示する手段
を有し、マイクロプログラムがあるパターンのと
き、上記指示手段によつて指示されたオペランド
の位置への書込みを指示するようにし、デエステ
イネイシヨンとなるオペランドの所在に無関係に
１つのマイクロ命令にて、オペランド指定子で指
定される位置への書込みを可能にしていることで
ある。
るデエステイネイシヨンとなるオペランドがレジ
スタ上にあるかメモリ上にあるかを指示する手段
を有し、マイクロプログラムがあるパターンのと
き、上記指示手段によつて指示されたオペランド
の位置への書込みを指示するようにし、デエステ
イネイシヨンとなるオペランドの所在に無関係に
１つのマイクロ命令にて、オペランド指定子で指
定される位置への書込みを可能にしていることで
ある。
以下、本発明の一実施例を詳細に説明する。
第３図は、本発明を適用したマイクロプログラ
ム制御データ処理装置の一実施例の全体構成を示
すブロツク図である。このデータ処理装置は、主
記憶（略称MM）３００、主記憶制御装置（略称
MCU）３０５、高速バツフアメモリ（略称
BM1、BM2）３１０，３１５、命令準備ユニツト
（略称IU）３２０、命令実行ユニツト（略称
EU）３２５から構成される。IU３２０は、命令
バツフア及びデコード部（略称IB ＆ DEC）
３３０アドレス計算部（略称AALU）３３５、及
びオペランドメモリアクセス部（略称OPDMA）
３４０から構成される。
ム制御データ処理装置の一実施例の全体構成を示
すブロツク図である。このデータ処理装置は、主
記憶（略称MM）３００、主記憶制御装置（略称
MCU）３０５、高速バツフアメモリ（略称
BM1、BM2）３１０，３１５、命令準備ユニツト
（略称IU）３２０、命令実行ユニツト（略称
EU）３２５から構成される。IU３２０は、命令
バツフア及びデコード部（略称IB ＆ DEC）
３３０アドレス計算部（略称AALU）３３５、及
びオペランドメモリアクセス部（略称OPDMA）
３４０から構成される。
第３図において、MM３００は可変長命令、及
びこの命令が扱うオペランドを記憶するもので、
MCU３０５の制御を受けてBM1３１０、BM2３
１５との間でシステムバス１２Ａを介してデータ
の授受を行う。IB ＆ DEC３３０はBM1３１
０に信号線１５Ａによりアドレスを送出し、信号
線１５Ｃによりアクセス起動信号を送出し、信号
線１５Ｂを介して読み出した命令を命令バツフア
に取り込み、オペコードをデコードしてマイクロ
命令の先頭アドレスを生成して信号線１７Ａを介
してEU３２５に転送し、オペランド指定子を１
つずつ順次デコードして、アドレス計算の情報を
信号線１７Ｅを介してAALU３３５に転送し、オ
ペランド準備のための制御信号を信号線１７Ｂ
で、デエステイネイシヨンとなるジエネラルレジ
スタのアドレスを信号線１７Ｃで、それぞれ転送
する。AALU３３５は、アドレス計算を行い、求
めたオペランドのアドレスを信号線１８Ａを介し
て、またアドレスの準備が完了した通知を信号線
１８Ｂを介してOPDMA３４０に転送する。
OPDMA３４０は、信号線１７Ｂにより制御信号
を受け取り、信号線１８Ａによりアドレスを受け
取り、メモリアクセスを行う。EU３２５は信号
線１７Ａによりマイクロプログラムの先頭アドレ
スを受け取り、命令の実行を行う。
びこの命令が扱うオペランドを記憶するもので、
MCU３０５の制御を受けてBM1３１０、BM2３
１５との間でシステムバス１２Ａを介してデータ
の授受を行う。IB ＆ DEC３３０はBM1３１
０に信号線１５Ａによりアドレスを送出し、信号
線１５Ｃによりアクセス起動信号を送出し、信号
線１５Ｂを介して読み出した命令を命令バツフア
に取り込み、オペコードをデコードしてマイクロ
命令の先頭アドレスを生成して信号線１７Ａを介
してEU３２５に転送し、オペランド指定子を１
つずつ順次デコードして、アドレス計算の情報を
信号線１７Ｅを介してAALU３３５に転送し、オ
ペランド準備のための制御信号を信号線１７Ｂ
で、デエステイネイシヨンとなるジエネラルレジ
スタのアドレスを信号線１７Ｃで、それぞれ転送
する。AALU３３５は、アドレス計算を行い、求
めたオペランドのアドレスを信号線１８Ａを介し
て、またアドレスの準備が完了した通知を信号線
１８Ｂを介してOPDMA３４０に転送する。
OPDMA３４０は、信号線１７Ｂにより制御信号
を受け取り、信号線１８Ａによりアドレスを受け
取り、メモリアクセスを行う。EU３２５は信号
線１７Ａによりマイクロプログラムの先頭アドレ
スを受け取り、命令の実行を行う。
本発明はマイクロ命令の実行とメモリアクセス
の制御方式に係わり、これは第３図のOPDMA３
４０とEU３２５との部分に特徴がある。そこ
で、第４図、第５図、及び第６図により更にこれ
らの部分を詳細に説明する。
の制御方式に係わり、これは第３図のOPDMA３
４０とEU３２５との部分に特徴がある。そこ
で、第４図、第５図、及び第６図により更にこれ
らの部分を詳細に説明する。
第４図は、OPDMA３４０の構成を示すブロツ
ク図である。OPDMA３４０は、メモリアドレス
レジスタ（略称MAR）４３０、アドレス準備完
了フラグ（略称ARDYF）４２５、オペランド指
定子に含まれるレジスタのアドレスを保持するレ
ジスタ（略称GRAR）４２０、ライトデータを保
持するメモリライトレジスタ（略称MWR）４１
５、制御部（略称CONT）４１０、オペランドが
メモリかレジスタであるかを通知するレジスタ
（略称MODR）４４５、ソースとなるオペランド
を保持するバツフアレジスタ（略称OBR）４４
０、OBR４４０にオペランドが準備されたこと
を通知するためのフラグ（略称ORDYF）４３
５、ドライバ４４５，４５０を主な要素として構
成される。もちろん、この他にも説明しなかつた
いくつかの要素があるが、本発明の理解には必要
ないので説明を省略した。
ク図である。OPDMA３４０は、メモリアドレス
レジスタ（略称MAR）４３０、アドレス準備完
了フラグ（略称ARDYF）４２５、オペランド指
定子に含まれるレジスタのアドレスを保持するレ
ジスタ（略称GRAR）４２０、ライトデータを保
持するメモリライトレジスタ（略称MWR）４１
５、制御部（略称CONT）４１０、オペランドが
メモリかレジスタであるかを通知するレジスタ
（略称MODR）４４５、ソースとなるオペランド
を保持するバツフアレジスタ（略称OBR）４４
０、OBR４４０にオペランドが準備されたこと
を通知するためのフラグ（略称ORDYF）４３
５、ドライバ４４５，４５０を主な要素として構
成される。もちろん、この他にも説明しなかつた
いくつかの要素があるが、本発明の理解には必要
ないので説明を省略した。
次にOPDMA３４０の動作オペランドがソース
の場合とデエステイネイシヨンとの場合について
説明する。
の場合とデエステイネイシヨンとの場合について
説明する。
(1) オペランドがソースの場合
MAR４３０に設定されたアドレスを信号線
１６Ａを介してBM2３１５に転送し、CONT４
１０はメモリリードの起動信号を信号線１６Ｃ
を介してBM2３１５に通知し、BM2３１５から
読み出されたデータはデータバス１６Ｂを介し
てOBR４４０に格内される。オペランドの準
備を完了するとCONT４１０は信号線２１Ａを
介してORDYFをセツトし、オペランドの準備
完了を信号線１９Ｅを介してEU３２５に通知
する。メモリリードアクセス中は信号線２１
Ｂ，２１Ｃによりドライバ４４５，４５０をと
もにオフ状態としてデータバス１６Ｂ上でのデ
ータのぶつかりを防ぐ。オペランドがイミーデ
イエツトモードやレジスタモードで与えられる
場合にはメモリアクセスが不要である。
１６Ａを介してBM2３１５に転送し、CONT４
１０はメモリリードの起動信号を信号線１６Ｃ
を介してBM2３１５に通知し、BM2３１５から
読み出されたデータはデータバス１６Ｂを介し
てOBR４４０に格内される。オペランドの準
備を完了するとCONT４１０は信号線２１Ａを
介してORDYFをセツトし、オペランドの準備
完了を信号線１９Ｅを介してEU３２５に通知
する。メモリリードアクセス中は信号線２１
Ｂ，２１Ｃによりドライバ４４５，４５０をと
もにオフ状態としてデータバス１６Ｂ上でのデ
ータのぶつかりを防ぐ。オペランドがイミーデ
イエツトモードやレジスタモードで与えられる
場合にはメモリアクセスが不要である。
この場合には、オペランドそのものがMAR
４３０にセツトされるため、信号線２１Ｂによ
りドライバ４５０をオンさせることにより
MAR４３０のオペランドをOBR４４０に格納
する。このようにすることによつてソースオペ
ランドの所在によらずEU３２５は、OBR４４
０からオペランドを受け取ることが可能とな
る。
４３０にセツトされるため、信号線２１Ｂによ
りドライバ４５０をオンさせることにより
MAR４３０のオペランドをOBR４４０に格納
する。このようにすることによつてソースオペ
ランドの所在によらずEU３２５は、OBR４４
０からオペランドを受け取ることが可能とな
る。
(2) オペランドがデエステイネイシヨンの場合。
オペランドがメモリの場合、オペランドのア
ドレスがMAR４３０に格納され、ARDYF４２
５がセツトされて、アドレスの準備完了を信号
線１９ＤによりEU３２５に通知する。この時
MODR４４５は“０”にセツトされ、オペラ
ンドがメモリであることを信号線１９Ｃを介し
てEU３２５に通知する。EU３２５は、信号線
１９Ｄ，１９Ｃを受けてライトデータを信号線
１９Ａを介してMWR４１５に格納し、メモリ
ライト動作の開始を信号線１９Ｂを介して
CONT４１０に通知する。CONT４１０は信号
線１９Ｂの通知を受けて、信号線１６Ｃを介し
てBM2３１５にメモリライトの起動信号を発行
し、信号線２１Ｃを介してドライバ４４５をオ
ン状態にし、MWR４１５のライトデータをデ
ータバス１６Ｂを介してBM2３１５に転送す
る。このような手順に従い、メモリライトの動
作を行う。
ドレスがMAR４３０に格納され、ARDYF４２
５がセツトされて、アドレスの準備完了を信号
線１９ＤによりEU３２５に通知する。この時
MODR４４５は“０”にセツトされ、オペラ
ンドがメモリであることを信号線１９Ｃを介し
てEU３２５に通知する。EU３２５は、信号線
１９Ｄ，１９Ｃを受けてライトデータを信号線
１９Ａを介してMWR４１５に格納し、メモリ
ライト動作の開始を信号線１９Ｂを介して
CONT４１０に通知する。CONT４１０は信号
線１９Ｂの通知を受けて、信号線１６Ｃを介し
てBM2３１５にメモリライトの起動信号を発行
し、信号線２１Ｃを介してドライバ４４５をオ
ン状態にし、MWR４１５のライトデータをデ
ータバス１６Ｂを介してBM2３１５に転送す
る。このような手順に従い、メモリライトの動
作を行う。
オペランドがレジスタの場合、レジスタのア
ドレスがGRAR４２０に格納されて、MODR４
４５は“１”にセツトされ、オペランドがレジ
スタであることが信号線１９Ｃを介してEU３
２５に通知される。この時、EU３２５は
GRAR４２０の出力１９Ｇをアドレスとしてラ
イトデータをジエネラルレジスタの該当番地に
書き込む動作を行う。この時は、信号線１９Ｂ
のメモリライト開始の信号は出力されないた
め、メモリライトのアクセスは行われない。
ドレスがGRAR４２０に格納されて、MODR４
４５は“１”にセツトされ、オペランドがレジ
スタであることが信号線１９Ｃを介してEU３
２５に通知される。この時、EU３２５は
GRAR４２０の出力１９Ｇをアドレスとしてラ
イトデータをジエネラルレジスタの該当番地に
書き込む動作を行う。この時は、信号線１９Ｂ
のメモリライト開始の信号は出力されないた
め、メモリライトのアクセスは行われない。
尚、オペランド指定子で与えられるオペランド
の形式として、ソースとデエステイネイシヨンを
兼ねたモデイフアイ形式のものがあるが、これは
先にソースオペランドとデエステイネイシヨンオ
ペランドの２つのオペランドに予め分解されて、
OPDMA３４０に転送されるため、新たな動作モ
ードとする必要はない。
の形式として、ソースとデエステイネイシヨンを
兼ねたモデイフアイ形式のものがあるが、これは
先にソースオペランドとデエステイネイシヨンオ
ペランドの２つのオペランドに予め分解されて、
OPDMA３４０に転送されるため、新たな動作モ
ードとする必要はない。
第５図はEU３２５の詳細を示すブロツク図で
ある。EU３２５は、マイクロプログラム制御部
（略称MPC）５１０、ジエネラルレジスタフアイ
ル（略称GR）５１５、ワークレジスタフアイル
（略称WK）５２０、セレクタ（略称SEL）５２
５，５３０、及び演算器（略称EALU）５３５か
ら構成される。この他にも種々の構成要素がある
ことはもちろんである。
ある。EU３２５は、マイクロプログラム制御部
（略称MPC）５１０、ジエネラルレジスタフアイ
ル（略称GR）５１５、ワークレジスタフアイル
（略称WK）５２０、セレクタ（略称SEL）５２
５，５３０、及び演算器（略称EALU）５３５か
ら構成される。この他にも種々の構成要素がある
ことはもちろんである。
EU３２５の中では特にマイクロプログラム制
御部（MPC）５１０が本発明に係わるため、第
６図によりMPC５１０の構成を詳しく説明す
る。MPC５１０は、マイクロプログラムを格納
するメモリ（RAM：Random Access Memory）
６１５、マイクロ命令レジスタ（略称MIR）６２
０、マイクロプログラムアドレス制御部（略称
MPAC）６１０、デコーダ（略称DEC）６２
５、ANDゲート（略称Ａ）６３０，６３５，６
４０，６５０、及びORゲート（略称OR）６４
５，６５５から構成される。もちろん、この他に
多くの構成要素を含むが本発明の理解には必要な
いので省略した。
御部（MPC）５１０が本発明に係わるため、第
６図によりMPC５１０の構成を詳しく説明す
る。MPC５１０は、マイクロプログラムを格納
するメモリ（RAM：Random Access Memory）
６１５、マイクロ命令レジスタ（略称MIR）６２
０、マイクロプログラムアドレス制御部（略称
MPAC）６１０、デコーダ（略称DEC）６２
５、ANDゲート（略称Ａ）６３０，６３５，６
４０，６５０、及びORゲート（略称OR）６４
５，６５５から構成される。もちろん、この他に
多くの構成要素を含むが本発明の理解には必要な
いので省略した。
MPAC６１０は次に実行するマイクロ命令のア
ドレスを出力するもので、信号線４０Ａによりア
ドレスをRAM６１５に送出してアクセスし、読
み出したマイクロ命令は信号線４１Ａを介して
MIR６２０にセツトされる。MIR６２０にセツト
されたマイクロ命令により各部動作が制御され
る。次に実行されるマイクロ命令のアドレスは
MIR６２０の出力４２ＡによりMPAC６１０に送
られる。MIR６２０の出力３１ＢはWK５２０の
アドレスを指定する。MIR６２０の出力４２Ｂ
は、レジスタへの書き込み、メモリアクセスの制
御、オペランドの受け取りの制御を行う信号線で
あり、これは、DEC６２５によつてデコードさ
れる。DEC６２５の出力４３Ａはデエステイネ
イシヨンオペランドへの書き込みの時に“１”と
なる信号線で、出力４３Ｂは、ソースオペランド
をEU３２５へ取り込むマイクロ命令の時“１”
となる信号線で、出力３１ＣはWKへの書き込み
許可を与える信号線である。
ドレスを出力するもので、信号線４０Ａによりア
ドレスをRAM６１５に送出してアクセスし、読
み出したマイクロ命令は信号線４１Ａを介して
MIR６２０にセツトされる。MIR６２０にセツト
されたマイクロ命令により各部動作が制御され
る。次に実行されるマイクロ命令のアドレスは
MIR６２０の出力４２ＡによりMPAC６１０に送
られる。MIR６２０の出力３１ＢはWK５２０の
アドレスを指定する。MIR６２０の出力４２Ｂ
は、レジスタへの書き込み、メモリアクセスの制
御、オペランドの受け取りの制御を行う信号線で
あり、これは、DEC６２５によつてデコードさ
れる。DEC６２５の出力４３Ａはデエステイネ
イシヨンオペランドへの書き込みの時に“１”と
なる信号線で、出力４３Ｂは、ソースオペランド
をEU３２５へ取り込むマイクロ命令の時“１”
となる信号線で、出力３１ＣはWKへの書き込み
許可を与える信号線である。
出力４３Ａが“１”の時、すなわち、デエステ
イネイシヨンオペランドへの書き込み時、
MODR４４５の出力１９Ｃが“１”であれば、
GR５１５への書き込み許可信号であるゲート６
３５の出力３１Ａが“１”となり、演算結果の出
力は、GR５１５へ書き込まれる。MODRの出力
１９Ｃが“０”で、かつARDYF４２５の出力１
９Ｄが“１”の時、メモリライトアクセスの開始
を示す制御信号１９Ｂが出力される。
イネイシヨンオペランドへの書き込み時、
MODR４４５の出力１９Ｃが“１”であれば、
GR５１５への書き込み許可信号であるゲート６
３５の出力３１Ａが“１”となり、演算結果の出
力は、GR５１５へ書き込まれる。MODRの出力
１９Ｃが“０”で、かつARDYF４２５の出力１
９Ｄが“１”の時、メモリライトアクセスの開始
を示す制御信号１９Ｂが出力される。
出力４３Ｂが“１”の時、すなわち、ソースオ
ペランドを受け取るマイクロ命令の実行時、オペ
ランドの準備完了を示す信号線１９Ｅが“０”の
時、信号線４６Ａ，４７Ａ，４８Ａはともに
“０”となる。信号線４５Ａは、EU３２５のマイ
クロ命令の実行を制御するクロツク信号の許可条
件を与えるもので、これが“０”の時、そのマシ
ンサイクルでのマイクロ命令の実行はサプレスさ
れる。出力４３Ａが“１”で、信号線１９Ｃが
“０”で、かつ信号線１９Ｄが“０”の時、すな
わちメモリがデエステイネイシヨンとなるオペラ
ンドでデエステイネイシヨンへの書き込みをマイ
クロ命令が実行しようとしたが、まだアドレスが
準備されていない状態の時で、この時もやはりゲ
ート６５０の出力４８Ａが“０”となり、マイク
ロ命令の実行はサプレスされる。
ペランドを受け取るマイクロ命令の実行時、オペ
ランドの準備完了を示す信号線１９Ｅが“０”の
時、信号線４６Ａ，４７Ａ，４８Ａはともに
“０”となる。信号線４５Ａは、EU３２５のマイ
クロ命令の実行を制御するクロツク信号の許可条
件を与えるもので、これが“０”の時、そのマシ
ンサイクルでのマイクロ命令の実行はサプレスさ
れる。出力４３Ａが“１”で、信号線１９Ｃが
“０”で、かつ信号線１９Ｄが“０”の時、すな
わちメモリがデエステイネイシヨンとなるオペラ
ンドでデエステイネイシヨンへの書き込みをマイ
クロ命令が実行しようとしたが、まだアドレスが
準備されていない状態の時で、この時もやはりゲ
ート６５０の出力４８Ａが“０”となり、マイク
ロ命令の実行はサプレスされる。
第７図は、第３図、第４図、第５図、及び第６
図で説明したデータ処理装置の命令実行ユニツト
（EU）３２５のMOVE命令のマイクロプログラ
ムを示すものである。第１ステツプ700では、ソ
ースオペランドである第１オペランドをIU３２
０から受け取つてWK１に格納し、第２ステツプ
710では、WK１の内容を第２オペランドの所在
する位置への書き込みを指示する。第１ステツプ
700で、“SRCOP”が指定されるとDEC625の出
力４３Ｂが“１”となり、ORDYF４３５の出力
１９Ｅが“１”の条件、すなわちソースオペラン
ドの準備が完了したという条件、でマイクロ命令
の実行が行われる。第２ステツプ710でデエステ
イネイシヨンに“GR or MWR”が指定される
と、DEC６２５の出力４３Ａが“１”となり、
MODR４４５の状態に応じてデエステイネイシ
ヨンオペランドへの書き込みが行われる。
図で説明したデータ処理装置の命令実行ユニツト
（EU）３２５のMOVE命令のマイクロプログラ
ムを示すものである。第１ステツプ700では、ソ
ースオペランドである第１オペランドをIU３２
０から受け取つてWK１に格納し、第２ステツプ
710では、WK１の内容を第２オペランドの所在
する位置への書き込みを指示する。第１ステツプ
700で、“SRCOP”が指定されるとDEC625の出
力４３Ｂが“１”となり、ORDYF４３５の出力
１９Ｅが“１”の条件、すなわちソースオペラン
ドの準備が完了したという条件、でマイクロ命令
の実行が行われる。第２ステツプ710でデエステ
イネイシヨンに“GR or MWR”が指定される
と、DEC６２５の出力４３Ａが“１”となり、
MODR４４５の状態に応じてデエステイネイシ
ヨンオペランドへの書き込みが行われる。
本発明によれば、デエステイネイシヨンとなる
オペランドの所在をマイクロプログラムで判定す
る必要がなくなり、マイクロプログラムステツプ
数を短縮することができ、命令実行時間の短縮と
マイクロプログラム容量の削減を可能とすること
ができる。
オペランドの所在をマイクロプログラムで判定す
る必要がなくなり、マイクロプログラムステツプ
数を短縮することができ、命令実行時間の短縮と
マイクロプログラム容量の削減を可能とすること
ができる。
第１図は、本発明が扱う可変長命令フオーマツ
トの一例を示す図、第２図は、従来方式のマイク
ロプログラムフローを示す図、第３図は、本発明
を適用するデータ処理装置全体を示すブロツク
図、第４図、第５図は第３図の内の本発明に係わ
る部分の詳細ブロツク図、第６図は、第５図の内
の本発明に係わる部分の詳細ブロツク図、第７図
は、本発明を使用した場合のマイクロプログラム
フローを示す図である。 ４２５，４３５……フラグ、４１５，４４５，
４２０，４３０，４４０，６２０……レジスタ、
６２５……デコーダ、６３０，６３５，６４０，
６４５，６５０，６５５……ゲート、５１５……
レジスタフアイル。
トの一例を示す図、第２図は、従来方式のマイク
ロプログラムフローを示す図、第３図は、本発明
を適用するデータ処理装置全体を示すブロツク
図、第４図、第５図は第３図の内の本発明に係わ
る部分の詳細ブロツク図、第６図は、第５図の内
の本発明に係わる部分の詳細ブロツク図、第７図
は、本発明を使用した場合のマイクロプログラム
フローを示す図である。 ４２５，４３５……フラグ、４１５，４４５，
４２０，４３０，４４０，６２０……レジスタ、
６２５……デコーダ、６３０，６３５，６４０，
６４５，６５０，６５５……ゲート、５１５……
レジスタフアイル。
Claims (1)
- １ オペランドのアドレツシングモードを指定す
るオペランド指定子がオペレーシヨンを指定する
オペレーシヨンコード部分から独立している可変
長命令を実行するマイクロプログラム制御データ
処理装置において、オペランドのアドレスの準備
状況を指示する第１の手段と、オペランド指定子
で指定されるデエステイネイシヨンとなるオペラ
ンドがレジスタ上にあるかメモリ上にあるかを指
示する第２の手段と、マイクロプログラムがある
パターンのとき、該第１の手段からの指示を受
け、該第２の手段がメモリ上のオペランドを指示
しているときにメモリへの書込みを指示する第３
の手段と、マイクロプログラムが上記パターンの
とき、該第２の手段がレジスタ上のオペランドを
指示しているときにレジスタへの書込みを指示す
る第４の手段を備えたことを特徴とするマイクロ
プログラム制御データ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028808A JPS58146941A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御デ−タ処理装置 |
| EP83101877A EP0087785B1 (en) | 1982-02-26 | 1983-02-25 | Microprogram controlled data processing apparatus |
| DE8383101877T DE3380602D1 (de) | 1982-02-26 | 1983-02-25 | Microprogram controlled data processing apparatus |
| US06/930,532 US4807113A (en) | 1982-02-26 | 1986-11-14 | Microprogrammed control data processing apparatus in which operand source and/or operand destination is determined independent of microprogram control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028808A JPS58146941A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146941A JPS58146941A (ja) | 1983-09-01 |
| JPS6232503B2 true JPS6232503B2 (ja) | 1987-07-15 |
Family
ID=12258713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028808A Granted JPS58146941A (ja) | 1982-02-26 | 1982-02-26 | マイクロプログラム制御デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807113A (ja) |
| EP (1) | EP0087785B1 (ja) |
| JP (1) | JPS58146941A (ja) |
| DE (1) | DE3380602D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4903196A (en) * | 1986-05-02 | 1990-02-20 | International Business Machines Corporation | Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor |
| CA1271561A (en) * | 1986-07-02 | 1990-07-10 | Jeffry M. Bram | Instruction decoding microengines |
| US5233695A (en) * | 1987-03-31 | 1993-08-03 | Kabushiki Kaisha Toshiba | Microprocessor with a reduced size microprogram |
| JP2635057B2 (ja) * | 1987-11-04 | 1997-07-30 | 株式会社日立製作所 | マイクロプロセッサ |
| JPH01183736A (ja) * | 1988-01-18 | 1989-07-21 | Toshiba Corp | 情報処理装置 |
| EP0349124B1 (en) * | 1988-06-27 | 1996-10-09 | Digital Equipment Corporation | Operand specifier processing |
| US5117487A (en) * | 1988-08-26 | 1992-05-26 | Kabushiki Kaisha Toshiba | Method for accessing microprocessor and microinstruction control type microprocessor including pointer register |
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| EP0388735A3 (en) * | 1989-03-10 | 1993-01-13 | Nec Corporation | Microprogram controller having fixed-instruction generator and microprogram memory |
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| JP3339132B2 (ja) * | 1993-09-14 | 2002-10-28 | ソニー株式会社 | 中央処理装置 |
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| CA1059639A (en) * | 1975-03-26 | 1979-07-31 | Garvin W. Patterson | Instruction look ahead having prefetch concurrency and pipe line features |
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| CA1174370A (en) * | 1980-05-19 | 1984-09-11 | Hidekazu Matsumoto | Data processing unit with pipelined operands |
| US4530050A (en) * | 1981-08-26 | 1985-07-16 | Hitachi, Ltd. | Central processing unit for executing instructions of variable length having end information for operand specifiers |
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1982
- 1982-02-26 JP JP57028808A patent/JPS58146941A/ja active Granted
-
1983
- 1983-02-25 EP EP83101877A patent/EP0087785B1/en not_active Expired
- 1983-02-25 DE DE8383101877T patent/DE3380602D1/de not_active Expired
-
1986
- 1986-11-14 US US06/930,532 patent/US4807113A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146941A (ja) | 1983-09-01 |
| EP0087785A2 (en) | 1983-09-07 |
| EP0087785B1 (en) | 1989-09-20 |
| DE3380602D1 (de) | 1989-10-26 |
| US4807113A (en) | 1989-02-21 |
| EP0087785A3 (en) | 1986-11-20 |
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