JP3339132B2 - 中央処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）に関し、特に少なくとも１つのオペランドおよびオ
ペレーションの各種類を独立に選択可能な直交的な命令
を部分的に持つ中央処理装置に関する。

【０００２】

【従来の技術】コンピュータの命令実行の高速化を図る
方式として、一つの処理をいくつかの細かい処理単位に
分割し、各部分での処理結果を次の処理部分へと次々転
送し、全体として一つの処理を行うパイプライン方式が
知られている。このパイプライン方式では、たとえば命
令語処理の場合、その命令処理が命令の取出し（フェッ
チ）、命令の解読（デコード）、命令の実行などのステ
ップに分けられ、それぞれの処理が同一時間に並列に行
われる。その結果、実効的に処理速度の高速化が図られ
る。

【０００３】ところで、ソース、ディスティネーション
およびオペレーションの各種類を独立に選択可能な直交
的な命令を部分的に持つ中央処理装置においては、従
来、ソース、ディスティネーションおよびオペレーショ
ンを決定する機械語がビット単位で構成されていた。

【０００４】

【発明が解決しようとする課題】このように、機械語の
構成がビット単位であって、ソース、ディスティネーシ
ョンおよびオペレーションで独立した１バイト（又は、
複数バイト）を使用していない中央処理装置では、命令
処理の高速化を図るために、その命令の処理をパイプラ
イン化（命令間パイプライン処理）し、なおかつ命令内
のソース、ディスティネーションおよびオペレーション
の各処理をパイプライン化（命令内パイプライン処理）
しても、それらの２つのパイプラインの構成は、これら
パイプライン中の各ステージ構成が対称的でないため、
制御論理を別に構成し、それらの２つのパイプラインを
全く異なったパイプラインとして処理する必要があっ
た。

【０００５】そのため、命令間パイプラインと命令内パ
イプラインの２つのパイプライン用の制御論理を別々に
構成する必要があり、２つのパイプラインを並列に実行
する場合に２つのパイプラインの非対称性によりその並
列処理化が困難であるという問題があった。

【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、命令間パイプライン
と命令内パイプラインの２つのパイプラインの処理を単
一パイプライン制御論理にて実行できるとともに、制御
論理の単純化および論理の縮小化を可能とした中央処理
装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明による中央処理装
置は、少なくとも１つのオペランドおよびオペレーショ
ンの各種類を独立に選択可能な直交的な命令を部分的に
持つ中央処理装置であって、少なくとも１つのオペラン
ドおよびオペレーションを決定する各機械語の部分をそ
れぞれバイト単位で独立に構成し、直交的な命令以外の
命令の実行を命令ごとにパイプライン処理するととも
に、直交的な命令内の少なくとも１つのオペランドおよ
びオペレーションの各処理をパイプライン化し、直交的
な命令内のパイプラインと直交的な命令以外の命令間の
パイプラインとを同一構成にしている。

【０００８】

【作用】上記構成の中央処理装置において、少なくとも
１つのオペランドおよびオペレーションを決定する機械
語の部分をそれぞれバイト単位で独立に構成し、その命
令内の少なくとも１つのオペランドおよびオペレーショ
ンの各処理をパイプライン化することで、その命令内パ
イプラインと命令間パイプラインの２つのパイプライン
中の各ステージ構成を対称にできる。これにより、２つ
のパイプラインの処理を単一パイプライン制御論理によ
って実行できるので、制御論理の単純化および論理の縮
小化が可能となる。

【０００９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。先ず、中央処理装置（ＣＰＵ）の構成の一
例につき、図３のブロック図に基づいて説明する。

【００１０】中央処理装置は、図３に示すように、制御
ＲＯＭ５１、デコードＰＬＡ５２、命令レジスタ（Ｉ
Ｒ）部５３、プリフェッチキュー５４、汎用レジスタ５
５、ＡＬＵ（論理演算装置）５６、一時レジスタ５７、
プロセッサ状態（ステータス）語５８、プログラムカウ
ンタ５９、ページレジスタ６０およびアドレスバッファ
６１によって構成されている。そして、各構成ブロック
がデータバス６２を介して相互に接続されており、アド
レスバッファ６１からのアドレスはアドレスバス６３へ
出力される。

【００１１】本発明に係る中央処理装置は、上記の構成
において、ソース、ディスティネーションおよびオペレ
ーションの各種類を独立に選択可能な直交的な命令を部
分的に持ったものである。本発明においては、ソース、
ディスティネーションおよびオペレーションを選択・決
定する機械語のそれぞれの部分は、図１（Ａ）に示すよ
うに、独立したバイト単位に分割されている。

【００１２】本実施例では、ソースを決定する機械語部
分１１はｎバイト、ディスティネーションを決定する機
械語部分１２はｍバイト、オペレーションを決定する機
械語部分１３はｋバイトで構成されている。ここに、
ｎ，ｍ，ｋは整数である。

【００１３】なお、本実施例では、ソース、ディスティ
ネーションおよびオペレーションを決定する３つの機械
語部分１１，１２，１３の長さを固定としているが、可
変長であっても良い。例えば、ソースを決定する機械語
部分１１がｎバイトである場合以外にｎ＋１バイトであ
る場合や、ディスティネーションを決定する機械語部分
１２がｍバイトである場合以外にｍ−１バイトである場
合などが存在する機械語構成であっても良い。要は、機
械語のソース、ディスティネーションおよびオペレーシ
ョンを決定する部分がそれぞれ独立した単数あるいは複
数バイトで構成されていることであって、個々の長さが
固定長であるか、可変長であるかは問わない。

【００１４】上記構成の本発明による中央処理装置にお
いて、直交的な命令以外の命令の実行を図１（Ｂ）に示
すようにパイプライン化するとき、併せて、図１（Ａ）
に示す直交的な命令の実行を図１（Ｃ）に示すようにパ
イプライン化する。その際、図１（Ｂ）で使用した命令
ごとのパイプライン処理と、図１（Ｃ）で使用した命令
内のパイプライン処理の構成を同一にする。

【００１５】ここで、直交的な命令とは、２オペランド
の一般形式において、オペレーション、ソースおよびデ
ィスティネーションを独立に自由に選択可能な命令であ
る。オペレーションの種類としては、ＭＯＶ，ＡＤＤ，
ＡＤＣ，ＳＵＢ，ＳＢＣ，Ａ ＮＤ，ＯＲ，ＥＯＲ，ＣＭ
Ｐ等が挙げられる。ソースの種類としては、ａｄｒ，Ｒ
ｎ，＠Ｒｎ，＠（ｄｉｓｐ，Ｒｎ），＠（−Ｒｎ），＠
（Ｒｎ＋），＃ｉｍｍが挙げられる。ディスティネーシ
ョンの種類としては、ａｄｒ，Ｒｎ，＠Ｒｎ，＠（ｄｉ
ｓｐ，Ｒｎ），＠（−Ｒｎ），＠（Ｒｎ＋）が挙げられ
る。

【００１６】これらオペランドニーモニックにおいて、
ａｄｒはメモリのアドレスを直接指定するコード、Ｒｎ
はＣＰＵ内にある汎用レジスタのうちの１本を指定する
コード、＠Ｒｎは汎用レジスタが示すメモリアドレス
（間接指定）、＠（ｄｉｓｐ，Ｒｎ）は汎用レジスタの
値にｄｉｓｐの値を加算した値をメモリアドレスとする
コード、＠（−Ｒｎ）は汎用レジスタの値をデクリメン
トした値をメモリアドレスとするコード、＠（Ｒｎ＋）
は汎用レジスタの値でメモリをアクセスし、その後レジ
スタをインクリメントするコード、＃ｉｍｍは即値（ソ
ース側オペランドにのみ適用）である。

【００１７】直交的な命令の具体例としては、［ＭＯＶ
＃１２３ｈ，Ｒ０］，［ＣＭＰＲ１，Ｒ２］，［ＡＤ
Ｄ Ｒ０，＠（１２３ｈ，Ｒ１）］などが挙げられる。
命令：ＭＯＶ ＃１２３ｈ，Ｒ０は、Ｒ０に即値（１６
進数の１２３ｈ）を書き込む命令である。命令：ＣＭＰ
Ｒ１，Ｒ２は、Ｒ１とＲ２の値を比較する命令であ
る。命令：ＡＤＤ Ｒ０，＠（１２３ｈ，Ｒ１）は、Ｒ
０の値とＲ１の値に１６進数の１２３ｈを加算して得ら
れたメモリアドレスにあるメモリの内容を加算して得た
結果をそのメモリに書き込む命令である。

【００１８】本実施例では、直交的な命令以外の命令に
ついては、図１（Ｂ）に示すように、命令ごとのパイプ
ラインが４段ステージ、即ちＩＤ（デコード）・ステー
ジ、ＣＲ（制御ＲＯＭ読出し）・ステージ、ＥＸ（計算
実行）・ステージおよびＷＢ（書込み）・ステージで構
成されている。

【００１９】また、直交的な命令についても、図１
（Ｃ）に示すように、その命令内の処理をパイプライン
化する。そして、そのパイプラインについても、図１
（Ｂ）の命 令1-1,1-2,1-3ごとのパイプラインと同様
に、４段ステージ、即ちＩＤ（デコード）・ステージ、
ＣＲ（制御ＲＯＭ読出し）・ステージ、ＥＸ（計算実
行）・ステージおよびＷＢ（書込み）・ステージで構成
する。

【００２０】本実施例では、ＩＤ，ＣＲ，ＥＸ，ＷＢと
いう４ステージ構成のパイプラインを示したが、パイプ
ラインの段数や各ステージで行う処理の振り分けなど、
パイプラインの構成についてはどのような構成であって
も構わない。しかし、命令ごとのパイプラインの構成
と、命令内のソース、ディスティネーションおよびオペ
レーションのパイプラインの構成が同一、即ち図１
（Ｂ）のＩＤステージで行われる処理が、図１（Ｃ）の
ＩＤステージで行われる処理と対称的、換言すれば２つ
のＩＤステージで行える選択可能なデータ転送や状態レ
ジスタの設定など処理の種類が同じで、それらの処理の
選択起動は同一の制御論理回路にて制御している必要が
ある。ＣＲ，ＥＸ，ＷＢのステージについても、同様に
対称性のあることが本発明の主旨である。

【００２１】前述した機械語の構成は、直交的な命令内
のパイプライン処理にあたり、ソース、ディスティネー
ションおよびオペレーションを選択・決定する機械語の
部分をそれぞれのＩＤステージごとに独立してデコード
し、各処理を命令内パイプライン処理に順次送り出すこ
とを可能ならしめるために必要である。すなわち、図１
（Ｃ）において、命令2-1 のソース処理のＩＤステージ
では図１（Ａ）の機械語部分１１をデコード処理し、命
令2-2 のディスティネーション処理のＩＤステージでは
図１（Ａ）の機械語部分１２をデコード処理し、命令2-
3 のオペレーション処理のＩＤステージでは図１（Ａ）
の機械語部分１３をデコード処理して直交的な命令中の
３つの処理をあたかも独立した命令のようにパイプライ
ンに順次送り込むことによって並列実行する。

【００２２】このような処理は、前述したように、ソー
ス、ディスティネーションおよびオペレーションを決定
する各機械語の部分がそれぞれバイト単位で独立に構成
されたものでなければ実現できない。そのようなパイプ
ラインを実現した本発明によれば、命令ごとのパイプラ
インと命令内のパイプラインが統一されているので、図
２（Ａ）に示すように命令を実行可能である。

【００２３】ここで、図２（Ａ）の命令列の実行例１に
おいて、命令3-1 （：ＣＬＣ）は直交的な命令以外の命
令の例であり、キャリーフラグをクリアする命令であ
る。ＣＬＣの命令コードが命令レジスタ（ＩＲ）にラッ
チされ、命令デコード（ＩＤステージ）が行われる。Ｅ
Ｘステージによりキャリーフラグのクリアが行われる。

【００２４】命令3-2 （：ＭＯＶ ＠（−Ｒ１），Ｒ
０）は直交的な命令の例である。(3-4)はソースオペラ
ンドである＠（−Ｒ１）のアクセスを行う。具体的に
は、ソースオペランドコードが命令レジスタ（ＩＲ）に
ラッチされ、命令デコード（ＩＤステージ）が行われ
る。ＣＲステージにより汎用レジスタＲ１が読み出さ
れ、ＥＸステージによりＡＬＵでデクリメントが行わ
れ、デクリメントした値をメモリのアドレスとしてメモ
リを読み出す。読み出した値をソース側一時レジスタに
保持する。

【００２５】(3-5)はディスティネーションオペランド
であるＲ０のアクセスを行う。具体的には、ディスティ
ネーションコードが命令レジスタ（ＩＲ）にラッチさ
れ、命令デコード（ＩＤステージ）が行われる。ＣＲス
テージにより汎用レジスタＲ０を読み出し、その読み出
した値をディスティネーションソース側一時レジスタに
保持する。

【００２６】(3-6)はオペレーション処理としてＭＯＶ
を実行する。具体的には、オペレーションコードが命令
レジスタ（ＩＲ）にラッチされ、命令デコード（ＩＤス
テージ）が行われる。ＥＸステージによりソース側一時
レジスタの値をＡＬＵ入力に入れ、ＡＬＵスルー出力し
た結果をＷＢステージによりディスティネーションの汎
用レジスタＲ０に書き込む。

【００２７】このように、命令3-1,3-3 の間の直交的な
命令のソース処理(3-4) 、ディスティネーション処理(3
-5) およびオペレーション処理(3-6) はその前後の命令
と並列性を持ち、各処理がそれぞれ独立したパイプライ
ン動作として実行される。ここで、オペレーションコー
ドがＭＯＶ命令でなく、例えばＡＤＤ命令の場合は、(3
-6)において、ソース側一時レジスタの値をＡＬＵのソ
ース側入力に入れ、ディスティネーション側一時レジス
タの値をＡＬＵのディスティネーション側入力に入れて
加算演算を行い、その演算結果をＷＢステージによりデ
ィスティネーション側に書き込む処理が行われる。

【００２８】命令3-3 （：ＳＴＣ）は直交的な命令以外
の命令の例であり、キャリーフラグをセットする命令で
ある。ＣＬＣの命令コードが命令レジスタ（ＩＲ）にラ
ッチされ、命令コード（ＩＤステージ）が行われる。Ｅ
Ｘステージによりキャリーフラグのセットが行われる。

【００２９】上述したように、直交的な命令以外の命令
ごとのパイプラインと直交的な命令内のソース処理、デ
ィスティネーション処理およびオペレーション処理のパ
イプラインを同一構成にしたことにより、図１（Ｂ）に
示す命令ごとの処理の並列性と、図１（Ｃ）に示す命令
内の処理の並列性が相似となるため、命令列を処理する
場合の並列実行を図２（Ａ）のように実現できる。

【００３０】なお、直交的な命令が２つ連続する命令列
の実行例２の場合は図２（Ｂ）のようになる。この場合
にも、命令4-1 と命令4-2 の直交的な命令のなかのそれ
ぞれのソース処理、ディスティネーション処理およびオ
ペレーション処理を並列化するとともに、両者の命令間
の処理も並列化することができる。

【００３１】すなわち、命令4-1 （：ＭＯＶ Ｒ１，＠
（Ｒ２＋））は直交的な命令の例である。(4-3)はソー
スオペランドであるＲ１のアクセスを行う。具体的に
は、汎用レジスタＲ１を読み出し、その値をソース側一
時レジスタに保持する。(4-4)はディスティネーション
オペランドのアクセスを行う。具体的には、汎用レジス
タＲ２で示すメモリアドレスをアクセスし、メモリを読
み出す。その読み出したメモリの値をディスティネーシ
ョン側一時レジスタに保持する。そして、汎用レジスタ
Ｒ２の値はＡＬＵを通してインクリメントして汎用レジ
スタＲ２に書き戻す。

【００３２】(4-5)はオペレーション処理としてＭＯＶ
命令を実行する。ＭＯＶは転送命令であり、具体的に
は、ソース側一時レジスタの値をＡＬＵ入力に入れ、Ａ
ＬＵスルー出力した結果をディスティネーション側に書
き込む。ディスティネーションは上記(4-4)でアクセス
したメモリのアドレスを保持している。

【００３３】命令4-2 （：ＭＯＶ ＠（−Ｒ１），Ｒ
０）は直交的な命令の例である。(4-7)は上記(3-4)と同
じ動作をする。(4-8)は上記(3-5)と同じ動作をする。(4
-9)は上記(3-6)と同じ動作をする。

【００３４】このようなパイプライン処理方式では、命
令内のパイプライン実行の制御と命令ごとのパイプライ
ン実行の制御の２つを、同一制御論理回路を使用して制
御可能であるので、命令ごとのパイプラインと命令内の
パイプラインを別の構成にした中央処理装置に比べて制
御論理回路を縮小化できる。

【００３５】また、直交的な命令群のソース、ディステ
ィネーションおよびオペレーションの処理の並列化によ
り処理の高速化が実現できるとともに、そのパイプライ
ンは命令ごとのパイプライン化とまったく同一のものを
使用しているので、新たに命令内の並列処理のためにパ
イプラインを再設計する必要がなくなり、設計期間も短
縮できる。

【００３６】なお、上記実施例では、ソースおよびディ
スティネーションの２オペランド命令の場合について説
明したが、本発明は、２オペランド命令に限られるもの
ではなく、１オペランド命令あるいは３オペランド以上
の命令の場合にも同様に適用し得る。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
少なくとも１つのオペランドおよびオペレーションを決
定する各機械語の部分をそれぞれバイト単位で独立に構
成し、直交的な命令以外の命令の実行を命令ごとにパイ
プライン処理するとともに、直交的な命令内の少なくと
も１つのオペランドおよびオペレーションの各処理をパ
イプライン化し、直交的な命令内のパイプラインと直交
的な命令以外の命令間のパイプラインとを同一構成にし
たことにより、命令内パイプラインと命令間パイプライ
ンの２つのパイプライン中の各ステージ構成を対称にで
きるので、２つのパイプラインの処理を単一パイプライ
ン制御論理によって実行できるとともに、制御論理の単
純化および論理の縮小化が可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図であり、（Ａ）
は機械語の構成を、（Ｂ）は命令ごとのパイプラインの
構成を、（Ｃ）は命令内のパイプラインの構成をそれぞ
れ示している。

【図２】命令列の実行例のパイプラインを示す構成図で
あり、（Ａ）は直交的な命令が１つの実行例１の場合
を、（Ｂ）は直交的な命令が２つ連続する実行例２の場
合をそれぞれ示している。

【図３】中央処理装置（ＣＰＵ）の構成の一例を示すブ
ロック図である。

【符号の説明】 １１…ソースを決定する機械語部分、１２…ディスティ
ネーションを決定する機械語部分、１３…オペレーショ
ンを決定する機械語部分、５１…制御ＲＯＭ、５２…デ
コードＰＬＡ、５９…プログラムカウンタ、６０…ペー
ジレジスタ、６１…アドレスバッファ、６２…データバ
ス、６３…アドレスバス

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つのオペランドおよびオペ
   レーションの各種類を独立に選択可能な直交的な命令を
   部分的に持つ中央処理装置であって、 前記少なくとも１つのオペランドおよびオペレーション
   を決定する各機械語の部分をそれぞれバイト単位で独立
   に構成し、 直交的な命令以外の命令の実行を命令ごとにパイプライ
   ン処理するとともに、直交的な命令内の前記少なくとも
   １つのオペランドおよびオペレーションの各処理をパイ
   プライン化し、 直交的な命令内のパイプラインと直交的な命令以外の命
   令間のパイプラインとを同一構成にしたことを特徴とす
   る中央処理装置。
2. 【請求項２】 前記少なくとも１つのオペランドは、ソ
   ースおよびディスティネーションであることを特徴とす
   る請求項１記載の中央処理装置。