JPH0784783A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH0784783A JPH0784783A JP5252563A JP25256393A JPH0784783A JP H0784783 A JPH0784783 A JP H0784783A JP 5252563 A JP5252563 A JP 5252563A JP 25256393 A JP25256393 A JP 25256393A JP H0784783 A JPH0784783 A JP H0784783A
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- 238000012545 processing Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3875—Pipelining a single stage, e.g. superpipelining
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 命令間パイプラインと命令内パイプラインの
２つのパイプラインの処理を単一パイプライン制御論理
にて実行できるとともに、制御論理の単純化および論理
の縮小化を可能とした中央処理装置を提供する。 【構成】 ソース、ディスティネーションおよびオペレ
ーションを決定する各機械語部分１１，１２および１３
をそれぞれバイト単位で独立に構成し（Ａ）、直交的な
命令以外の命令の実行を命令ごとにパイプライン処理す
る（Ｂ）とともに、直交的な命令内のソース、ディステ
ィネーションおよびオペレーションの各処理をパイプラ
イン化し（Ｃ）、直交的な命令内のパイプラインと直交
的な命令以外の命令間のパイプラインとを同一構成にす
る。
２つのパイプラインの処理を単一パイプライン制御論理
にて実行できるとともに、制御論理の単純化および論理
の縮小化を可能とした中央処理装置を提供する。 【構成】 ソース、ディスティネーションおよびオペレ
ーションを決定する各機械語部分１１，１２および１３
をそれぞれバイト単位で独立に構成し（Ａ）、直交的な
命令以外の命令の実行を命令ごとにパイプライン処理す
る（Ｂ）とともに、直交的な命令内のソース、ディステ
ィネーションおよびオペレーションの各処理をパイプラ
イン化し（Ｃ）、直交的な命令内のパイプラインと直交
的な命令以外の命令間のパイプラインとを同一構成にす
る。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）に関し、特に少なくとも１つのオペランドおよびオ
ペレーションの各種類を独立に選択可能な直交的な命令
を部分的に持つ中央処理装置に関する。
Ｕ）に関し、特に少なくとも１つのオペランドおよびオ
ペレーションの各種類を独立に選択可能な直交的な命令
を部分的に持つ中央処理装置に関する。
【０００２】
【従来の技術】コンピュータの命令実行の高速化を図る
方式として、一つの処理をいくつかの細かい処理単位に
分割し、各部分での処理結果を次の処理部分へと次々転
送し、全体として一つの処理を行うパイプライン方式が
知られている。このパイプライン方式では、たとえば命
令語処理の場合、その命令処理が命令の取出し（フェッ
チ）、命令の解読（デコード）、命令の実行などのステ
ップに分けられ、それぞれの処理が同一時間に並列に行
われる。その結果、実効的に処理速度の高速化が図られ
る。ところで、ソース、ディスティネーションおよびオ
ペレーションの各種類を独立に選択可能な直交的な命令
を部分的に持つ中央処理装置においては、従来、ソー
ス、ディスティネーションおよびオペレーションを決定
する機械語がビット単位で構成されていた。
方式として、一つの処理をいくつかの細かい処理単位に
分割し、各部分での処理結果を次の処理部分へと次々転
送し、全体として一つの処理を行うパイプライン方式が
知られている。このパイプライン方式では、たとえば命
令語処理の場合、その命令処理が命令の取出し（フェッ
チ）、命令の解読（デコード）、命令の実行などのステ
ップに分けられ、それぞれの処理が同一時間に並列に行
われる。その結果、実効的に処理速度の高速化が図られ
る。ところで、ソース、ディスティネーションおよびオ
ペレーションの各種類を独立に選択可能な直交的な命令
を部分的に持つ中央処理装置においては、従来、ソー
ス、ディスティネーションおよびオペレーションを決定
する機械語がビット単位で構成されていた。
【０００３】
【発明が解決しようとする課題】このように、機械語の
構成がビット単位であって、ソース、ディスティネーシ
ョンおよびオペレーションで独立した１バイト（又は、
複数バイト）を使用していない中央処理装置では、命令
処理の高速化を図るために、その命令の処理をパイプラ
イン化（命令間パイプライン処理）し、なおかつ命令内
のソース、ディスティネーションおよびオペレーション
の各処理をパイプライン化（命令内パイプライン処理）
しても、それらの２つのパイプラインの構成は、これら
パイプライン中の各ステージ構成が対称的でないため、
制御論理を別に構成し、それらの２つのパイプラインを
全く異なったパイプラインとして処理する必要があっ
た。
構成がビット単位であって、ソース、ディスティネーシ
ョンおよびオペレーションで独立した１バイト（又は、
複数バイト）を使用していない中央処理装置では、命令
処理の高速化を図るために、その命令の処理をパイプラ
イン化（命令間パイプライン処理）し、なおかつ命令内
のソース、ディスティネーションおよびオペレーション
の各処理をパイプライン化（命令内パイプライン処理）
しても、それらの２つのパイプラインの構成は、これら
パイプライン中の各ステージ構成が対称的でないため、
制御論理を別に構成し、それらの２つのパイプラインを
全く異なったパイプラインとして処理する必要があっ
た。
【０００４】そのため、命令間パイプラインと命令内パ
イプラインの２つのパイプライン用の制御論理を別々に
構成する必要があり、２つのパイプラインを並列に実行
する場合に２つのパイプラインの非対称性によりその並
列処理化が困難であるという問題があった。本発明は、
上記課題に鑑みてなされたものであり、その目的とする
ところは、命令間パイプラインと命令内パイプラインの
２つのパイプラインの処理を単一パイプライン制御論理
にて実行できるとともに、制御論理の単純化および論理
の縮小化を可能とした中央処理装置を提供することにあ
る。
イプラインの２つのパイプライン用の制御論理を別々に
構成する必要があり、２つのパイプラインを並列に実行
する場合に２つのパイプラインの非対称性によりその並
列処理化が困難であるという問題があった。本発明は、
上記課題に鑑みてなされたものであり、その目的とする
ところは、命令間パイプラインと命令内パイプラインの
２つのパイプラインの処理を単一パイプライン制御論理
にて実行できるとともに、制御論理の単純化および論理
の縮小化を可能とした中央処理装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明による中央処理装
置は、少なくとも１つのオペランドおよびオペレーショ
ンの各種類を独立に選択可能な直交的な命令を部分的に
持つ中央処理装置であって、少なくとも１つのオペラン
ドおよびオペレーションを決定する各機械語の部分をそ
れぞれバイト単位で独立に構成し、直交的な命令以外の
命令の実行を命令ごとにパイプライン処理するととも
に、直交的な命令内の少なくとも１つのオペランドおよ
びオペレーションの各処理をパイプライン化し、直交的
な命令内のパイプラインと直交的な命令以外の命令間の
パイプラインとを同一構成にしている。
置は、少なくとも１つのオペランドおよびオペレーショ
ンの各種類を独立に選択可能な直交的な命令を部分的に
持つ中央処理装置であって、少なくとも１つのオペラン
ドおよびオペレーションを決定する各機械語の部分をそ
れぞれバイト単位で独立に構成し、直交的な命令以外の
命令の実行を命令ごとにパイプライン処理するととも
に、直交的な命令内の少なくとも１つのオペランドおよ
びオペレーションの各処理をパイプライン化し、直交的
な命令内のパイプラインと直交的な命令以外の命令間の
パイプラインとを同一構成にしている。
【０００６】
【作用】上記構成の中央処理装置において、少なくとも
１つのオペランドおよびオペレーションを決定する機械
語の部分をそれぞれバイト単位で独立に構成し、その命
令内の少なくとも１つのオペランドおよびオペレーショ
ンの各処理をパイプライン化することで、その命令内パ
イプラインと命令間パイプラインの２つのパイプライン
中の各ステージ構成を対称にできる。これにより、２つ
のパイプラインの処理を単一パイプライン制御論理によ
って実行できるので、制御論理の単純化および論理の縮
小化が可能となる。
１つのオペランドおよびオペレーションを決定する機械
語の部分をそれぞれバイト単位で独立に構成し、その命
令内の少なくとも１つのオペランドおよびオペレーショ
ンの各処理をパイプライン化することで、その命令内パ
イプラインと命令間パイプラインの２つのパイプライン
中の各ステージ構成を対称にできる。これにより、２つ
のパイプラインの処理を単一パイプライン制御論理によ
って実行できるので、制御論理の単純化および論理の縮
小化が可能となる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。先ず、中央処理装置（ＣＰＵ）の構成の一
例につき、図３のブロック図に基づいて説明する。中央
処理装置は、図３に示すように、制御ＲＯＭ５１、デコ
ードＰＬＡ５２、情報検索（ＩＲ）部５３、プリフェッ
チ列５４、汎用レジスタ５５、ＡＬＵ（論理演算装置）
５６、一時レジスタ５７、プロセッサ状態（ステータ
ス）語５８、プログラムカウンタ５９、ページレジスタ
６０およびアドレスバッファ６１によって構成されてい
る。そして、各構成ブロックがデータバス６２を介して
相互に接続されており、アドレスバッファ６１からのア
ドレスはアドレスバス６３へ出力される。
に説明する。先ず、中央処理装置（ＣＰＵ）の構成の一
例につき、図３のブロック図に基づいて説明する。中央
処理装置は、図３に示すように、制御ＲＯＭ５１、デコ
ードＰＬＡ５２、情報検索（ＩＲ）部５３、プリフェッ
チ列５４、汎用レジスタ５５、ＡＬＵ（論理演算装置）
５６、一時レジスタ５７、プロセッサ状態（ステータ
ス）語５８、プログラムカウンタ５９、ページレジスタ
６０およびアドレスバッファ６１によって構成されてい
る。そして、各構成ブロックがデータバス６２を介して
相互に接続されており、アドレスバッファ６１からのア
ドレスはアドレスバス６３へ出力される。
【０００８】本発明に係る中央処理装置は、上記の構成
において、ソース、ディスティネーションおよびオペレ
ーションの各種類を独立に選択可能な直交的な命令を部
分的に持ったものである。本発明においては、ソース、
ディスティネーションおよびオペレーションを選択・決
定する機械語のそれぞれの部分は、図１（Ａ）に示すよ
うに、独立したバイト単位に分割されている。
において、ソース、ディスティネーションおよびオペレ
ーションの各種類を独立に選択可能な直交的な命令を部
分的に持ったものである。本発明においては、ソース、
ディスティネーションおよびオペレーションを選択・決
定する機械語のそれぞれの部分は、図１（Ａ）に示すよ
うに、独立したバイト単位に分割されている。
【０００９】本実施例では、ソースを決定する機械語部
分１１はｎバイト、ディスティネーションを決定する機
械語部分１２はｍバイト、オペレーションを決定する機
械語部分１３はｋバイトで構成されている。ここに、
ｎ，ｍ，ｋは整数である。なお、本実施例では、ソー
ス、ディスティネーションおよびオペレーションを決定
する３つの機械語部分１１，１２，１３の長さを固定と
しているが、可変長であっても良い。例えば、ソースを
決定する機械語部分１１がｎバイトである場合以外にｎ
＋１バイトである場合や、ディスティネーションを決定
する機械語部分１２がｍバイトである場合以外にｍ−１
バイトである場合などが存在する機械語構成であっても
良い。
分１１はｎバイト、ディスティネーションを決定する機
械語部分１２はｍバイト、オペレーションを決定する機
械語部分１３はｋバイトで構成されている。ここに、
ｎ，ｍ，ｋは整数である。なお、本実施例では、ソー
ス、ディスティネーションおよびオペレーションを決定
する３つの機械語部分１１，１２，１３の長さを固定と
しているが、可変長であっても良い。例えば、ソースを
決定する機械語部分１１がｎバイトである場合以外にｎ
＋１バイトである場合や、ディスティネーションを決定
する機械語部分１２がｍバイトである場合以外にｍ−１
バイトである場合などが存在する機械語構成であっても
良い。
【００１０】要は、機械語のソース、ディスティネーシ
ョンおよびオペレーションを決定する部分がそれぞれ独
立した単数あるいは複数バイトで構成されていることで
あって、個々の長さが固定長であるか、可変長であるか
は問わない。上記構成の本発明による中央処理装置にお
いて、直交的な命令以外の命令の実行を図１（Ｂ）に示
すようにパイプライン化するとき、併せて、直交的な命
令の実行を図１（Ｃ）に示すようにパイプライン化す
る。その際、図１（Ｂ）で使用した命令ごとのパイプラ
イン処理と、図１（Ｃ）で使用した命令内のパイプライ
ン処理の構成を同一にする。
ョンおよびオペレーションを決定する部分がそれぞれ独
立した単数あるいは複数バイトで構成されていることで
あって、個々の長さが固定長であるか、可変長であるか
は問わない。上記構成の本発明による中央処理装置にお
いて、直交的な命令以外の命令の実行を図１（Ｂ）に示
すようにパイプライン化するとき、併せて、直交的な命
令の実行を図１（Ｃ）に示すようにパイプライン化す
る。その際、図１（Ｂ）で使用した命令ごとのパイプラ
イン処理と、図１（Ｃ）で使用した命令内のパイプライ
ン処理の構成を同一にする。
【００１１】本実施例では、直交的な命令以外の命令に
ついては、図１（Ｂ）に示すように、命令ごとのパイプ
ラインが４段ステージ、即ちＩＤ（デコード）・ステー
ジ、ＣＲ（制御ＲＯＭ読出し）・ステージ、ＥＸ（計算
実行）・ステージおよびＷＢ（書込み）・ステージで構
成されている。また、直交的な命令についても、図１
（Ｃ）に示すように、その命令内の処理をパイプライン
化する。そして、そのパイプラインについても、命令ご
とのパイプラインと同様に、４段ステージ、即ちＩＤ
（デコード）・ステージ、ＣＲ（制御ＲＯＭ読出し）・
ステージ、ＥＸ（計算実行）・ステージおよびＷＢ（書
込み）・ステージで構成する。
ついては、図１（Ｂ）に示すように、命令ごとのパイプ
ラインが４段ステージ、即ちＩＤ（デコード）・ステー
ジ、ＣＲ（制御ＲＯＭ読出し）・ステージ、ＥＸ（計算
実行）・ステージおよびＷＢ（書込み）・ステージで構
成されている。また、直交的な命令についても、図１
（Ｃ）に示すように、その命令内の処理をパイプライン
化する。そして、そのパイプラインについても、命令ご
とのパイプラインと同様に、４段ステージ、即ちＩＤ
（デコード）・ステージ、ＣＲ（制御ＲＯＭ読出し）・
ステージ、ＥＸ（計算実行）・ステージおよびＷＢ（書
込み）・ステージで構成する。
【００１２】本実施例では、ＩＤ，ＣＲ，ＥＸ，ＷＢと
いう４ステージ構成のパイプラインを示したが、パイプ
ラインの段数や各ステージで行う処理の振り分けなど、
パイプラインの構成についてはどのような構成であって
も構わない。しかし、命令ごとのパイプラインの構成
と、命令内のソース、ディスティネーションおよびオペ
レーションのパイプラインの構成が同一、即ち図１
（Ｂ）のＩＤステージで行われる処理が、図１（Ｃ）の
ＩＤステージで行われる処理と対称的、換言すれば２つ
のＩＤステージで行える選択可能なデータ転送や状態レ
ジスタの設定など処理の種類が同じで、それらの処理の
選択起動は同一の制御論理回路にて制御している必要が
ある。ＣＲ，ＥＸ，ＷＢのステージについても、同様に
対称性のあることが本発明の主旨である。
いう４ステージ構成のパイプラインを示したが、パイプ
ラインの段数や各ステージで行う処理の振り分けなど、
パイプラインの構成についてはどのような構成であって
も構わない。しかし、命令ごとのパイプラインの構成
と、命令内のソース、ディスティネーションおよびオペ
レーションのパイプラインの構成が同一、即ち図１
（Ｂ）のＩＤステージで行われる処理が、図１（Ｃ）の
ＩＤステージで行われる処理と対称的、換言すれば２つ
のＩＤステージで行える選択可能なデータ転送や状態レ
ジスタの設定など処理の種類が同じで、それらの処理の
選択起動は同一の制御論理回路にて制御している必要が
ある。ＣＲ，ＥＸ，ＷＢのステージについても、同様に
対称性のあることが本発明の主旨である。
【００１３】前述した機械語の構成は、直交的な命令内
のパイプライン処理にあたり、ソース、ディスティネー
ションおよびオペレーションを選択・決定する機械語の
部分をそれぞれのＩＤステージごとに独立してデコード
し、各処理を命令内パイプライン処理に順次送り出すこ
とを可能ならしめるために必要である。すなわち、図１
（Ｃ）において、命令2-1 のソース処理のＩＤステージ
では図１（Ａ）の機械語部分１１をデコード処理し、命
令2-2 のディスティネーション処理のＩＤステージでは
図１（Ａ）の機械語部分１２をデコード処理し、命令2-
3 のオペレーション処理のＩＤステージでは図１（Ａ）
の機械語部分１３をデコード処理して直交的な命令中の
３つの処理をあたかも独立した命令のようにパイプライ
ンに順次送り込むことによって並列実行する。
のパイプライン処理にあたり、ソース、ディスティネー
ションおよびオペレーションを選択・決定する機械語の
部分をそれぞれのＩＤステージごとに独立してデコード
し、各処理を命令内パイプライン処理に順次送り出すこ
とを可能ならしめるために必要である。すなわち、図１
（Ｃ）において、命令2-1 のソース処理のＩＤステージ
では図１（Ａ）の機械語部分１１をデコード処理し、命
令2-2 のディスティネーション処理のＩＤステージでは
図１（Ａ）の機械語部分１２をデコード処理し、命令2-
3 のオペレーション処理のＩＤステージでは図１（Ａ）
の機械語部分１３をデコード処理して直交的な命令中の
３つの処理をあたかも独立した命令のようにパイプライ
ンに順次送り込むことによって並列実行する。
【００１４】このような処理は、前述したように、ソー
ス、ディスティネーションおよびオペレーションを決定
する各機械語の部分がそれぞれバイト単位で独立に構成
されたものでなければ実現できない。そのようなパイプ
ラインを実現した本発明によれば、命令ごとのパイプラ
インと命令内のパイプラインが統一されているので、図
２（Ａ）に示すように命令を実行可能である。
ス、ディスティネーションおよびオペレーションを決定
する各機械語の部分がそれぞれバイト単位で独立に構成
されたものでなければ実現できない。そのようなパイプ
ラインを実現した本発明によれば、命令ごとのパイプラ
インと命令内のパイプラインが統一されているので、図
２（Ａ）に示すように命令を実行可能である。
【００１５】ここで、図２（Ａ）において、命令3-1,3-
3 は直交的な命令群に含まれない命令で、命令3-2 が直
交的な命令群に含まれる命令である。図２（Ａ）に示す
ように、命令3-1,3-3 の間の直交的な命令のソース処理
(3-4) 、ディスティネーション処理(3-5) およびオペレ
ーション処理(3-6) はその前後の命令と並列性を持ち、
パイプライン化して処理可能となっている。上述したよ
うに、直交的な命令以外の命令ごとのパイプラインと直
交的な命令内のソース処理、ディスティネーション処理
およびオペレーション処理のパイプラインを同一構成に
したことにより、図１（Ｂ）に示す命令ごとの処理の並
列性と、図１（Ｃ）に示す命令内の処理の並列性が相似
となるため、命令列を処理する場合の並列実行を図２
（Ａ）のように実現できる。
3 は直交的な命令群に含まれない命令で、命令3-2 が直
交的な命令群に含まれる命令である。図２（Ａ）に示す
ように、命令3-1,3-3 の間の直交的な命令のソース処理
(3-4) 、ディスティネーション処理(3-5) およびオペレ
ーション処理(3-6) はその前後の命令と並列性を持ち、
パイプライン化して処理可能となっている。上述したよ
うに、直交的な命令以外の命令ごとのパイプラインと直
交的な命令内のソース処理、ディスティネーション処理
およびオペレーション処理のパイプラインを同一構成に
したことにより、図１（Ｂ）に示す命令ごとの処理の並
列性と、図１（Ｃ）に示す命令内の処理の並列性が相似
となるため、命令列を処理する場合の並列実行を図２
（Ａ）のように実現できる。
【００１６】なお、直交的な命令が２つ連続する場合の
実行については図２（Ｂ）のようになる。この場合に
も、命令4-1 と命令4-2 の直交的な命令のなかのそれぞ
れのソース処理、ディスティネーション処理およびオペ
レーション処理を並列化するとともに、両者の命令間の
処理も並列化することができる。このようなパイプライ
ン処理方式では、命令内のパイプライン実行の制御と命
令ごとのパイプライン実行の制御の２つを、同一制御論
理回路を使用して制御可能であるので、命令ごとのパイ
プラインと命令内のパイプラインを別の構成にした中央
処理装置に比べて制御論理回路を縮小化できる。
実行については図２（Ｂ）のようになる。この場合に
も、命令4-1 と命令4-2 の直交的な命令のなかのそれぞ
れのソース処理、ディスティネーション処理およびオペ
レーション処理を並列化するとともに、両者の命令間の
処理も並列化することができる。このようなパイプライ
ン処理方式では、命令内のパイプライン実行の制御と命
令ごとのパイプライン実行の制御の２つを、同一制御論
理回路を使用して制御可能であるので、命令ごとのパイ
プラインと命令内のパイプラインを別の構成にした中央
処理装置に比べて制御論理回路を縮小化できる。
【００１７】また、直交的な命令群のソース、ディステ
ィネーションおよびオペレーションの処理の並列化によ
り処理の高速化が実現できるとともに、そのパイプライ
ンは命令ごとのパイプライン化とまったく同一のものを
使用しているので、新たに命令内の並列処理のためにパ
イプラインを再設計する必要がなくなり、設計期間も短
縮できる。
ィネーションおよびオペレーションの処理の並列化によ
り処理の高速化が実現できるとともに、そのパイプライ
ンは命令ごとのパイプライン化とまったく同一のものを
使用しているので、新たに命令内の並列処理のためにパ
イプラインを再設計する必要がなくなり、設計期間も短
縮できる。
【００１８】なお、上記実施例では、ソースおよびディ
スティネーションの２オペランド命令の場合について説
明したが、本発明は、２オペランド命令に限られるもの
ではなく、１オペランド命令あるいは３オペランド以上
の命令の場合にも同様に適用し得る。
スティネーションの２オペランド命令の場合について説
明したが、本発明は、２オペランド命令に限られるもの
ではなく、１オペランド命令あるいは３オペランド以上
の命令の場合にも同様に適用し得る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
少なくとも１つのオペランドおよびオペレーションを決
定する各機械語の部分をそれぞれバイト単位で独立に構
成し、直交的な命令以外の命令の実行を命令ごとにパイ
プライン処理するとともに、直交的な命令内の少なくと
も１つのオペランドおよびオペレーションの各処理をパ
イプライン化し、直交的な命令内のパイプラインと直交
的な命令以外の命令間のパイプラインとを同一構成にし
たことにより、命令内パイプラインと命令間パイプライ
ンの２つのパイプライン中の各ステージ構成を対称にで
きるので、２つのパイプラインの処理を単一パイプライ
ン制御論理によって実行できるとともに、制御論理の単
純化および論理の縮小化が可能となる効果がある。
少なくとも１つのオペランドおよびオペレーションを決
定する各機械語の部分をそれぞれバイト単位で独立に構
成し、直交的な命令以外の命令の実行を命令ごとにパイ
プライン処理するとともに、直交的な命令内の少なくと
も１つのオペランドおよびオペレーションの各処理をパ
イプライン化し、直交的な命令内のパイプラインと直交
的な命令以外の命令間のパイプラインとを同一構成にし
たことにより、命令内パイプラインと命令間パイプライ
ンの２つのパイプライン中の各ステージ構成を対称にで
きるので、２つのパイプラインの処理を単一パイプライ
ン制御論理によって実行できるとともに、制御論理の単
純化および論理の縮小化が可能となる効果がある。
【図１】本発明の一実施例を示す構成図であり、（Ａ）
は機械語の構成を、（Ｂ）は命令ごとのパイプラインの
構成を、（Ｃ）は命令内のパイプラインの構成をそれぞ
れ示している。
は機械語の構成を、（Ｂ）は命令ごとのパイプラインの
構成を、（Ｃ）は命令内のパイプラインの構成をそれぞ
れ示している。
【図２】命令列の実行例のパイプラインを示す構成図で
あり、（Ａ）は直交的な命令が１つの実行例１の場合
を、（Ｂ）は直交的な命令が２つ連続する実行例２の場
合をそれぞれ示している。
あり、（Ａ）は直交的な命令が１つの実行例１の場合
を、（Ｂ）は直交的な命令が２つ連続する実行例２の場
合をそれぞれ示している。
【図３】中央処理装置（ＣＰＵ）の構成の一例を示すブ
ロック図である。
ロック図である。
１１ ソースを決定する機械語部分 １２ ディスティネーションを決定する機械語部分 １３ オペレーションを決定する機械語部分 ５１ 制御ＲＯＭ ５２ デコードＰＬＡ ５９ プログラムカウンタ ６０ ページカウンタ ６１ アドレスバッファ ６２ データバス ６３ アドレスバス
Claims (2)
- 【請求項１】 少なくとも１つのオペランドおよびオペ
レーションの各種類を独立に選択可能な直交的な命令を
部分的に持つ中央処理装置であって、 前記少なくとも１つのオペランドおよびオペレーション
を決定する各機械語の部分をそれぞれバイト単位で独立
に構成し、 直交的な命令以外の命令の実行を命令ごとにパイプライ
ン処理するとともに、直交的な命令内の前記少なくとも
１つのオペランドおよびオペレーションの各処理をパイ
プライン化し、 直交的な命令内のパイプラインと直交的な命令以外の命
令間のパイプラインとを同一構成にしたことを特徴とす
る中央処理装置。 - 【請求項２】 前記少なくとも１つのオペランドは、ソ
ースおよびディスティネーションであることを特徴とす
る請求項１記載の中央処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25256393A JP3339132B2 (ja) | 1993-09-14 | 1993-09-14 | 中央処理装置 |
| US08/701,888 US5774740A (en) | 1993-09-14 | 1996-08-23 | Central processing unit for execution of orthogonal and non-orthogonal instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25256393A JP3339132B2 (ja) | 1993-09-14 | 1993-09-14 | 中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784783A true JPH0784783A (ja) | 1995-03-31 |
| JP3339132B2 JP3339132B2 (ja) | 2002-10-28 |
Family
ID=17239120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25256393A Expired - Fee Related JP3339132B2 (ja) | 1993-09-14 | 1993-09-14 | 中央処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5774740A (ja) |
| JP (1) | JP3339132B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708268B1 (en) * | 1999-03-26 | 2004-03-16 | Microchip Technology Incorporated | Microcontroller instruction set |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146941A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | マイクロプログラム制御デ−タ処理装置 |
| EP0199173B1 (en) * | 1985-04-08 | 1994-02-02 | Hitachi, Ltd. | Data processing system |
| JP2635057B2 (ja) * | 1987-11-04 | 1997-07-30 | 株式会社日立製作所 | マイクロプロセッサ |
-
1993
- 1993-09-14 JP JP25256393A patent/JP3339132B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-23 US US08/701,888 patent/US5774740A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3339132B2 (ja) | 2002-10-28 |
| US5774740A (en) | 1998-06-30 |
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