JP2018500652A - マスクをマスク値のベクトルに拡張するための方法および装置 - Google Patents
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Abstract
Description
命令セットは、1または複数の命令フォーマットを含む。所与の命令フォーマットは、とりわけ、実行されるオペレーション(オペコード)および当該オペレーションが実行されるオペランドを指定する様々なフィールド(ビットの数、ビットの位置)を定義する。いくつかの命令フォーマットは、命令テンプレート(またはサブフォーマット)の定義により更に分類される。例えば、所与の命令フォーマットの命令テンプレートは、異なるサブセットの命令フォーマットのフィールド(含まれるフィールドは、通常は同じ順序であるが、少なくともいくつかは、より少ないフィールドが含まれているので、異なるビット位置を有する)を有するものと定義され、および/または異なる解釈をされる所与のフィールドを有するものと定義され得る。従って、ISAの各命令は、所与の命令フォーマットを用いて(および定義される場合には、当該命令フォーマットの命令テンプレートのうちの所与の1つで)表され、オペレーションおよびオペランドを指定するためのフィールドを含む。例えば、例示的なADD命令は、特定のオペコード、ならびに当該オペコードを指定するオペコードフィールドおよびオペランド(ソース1/デスティネーション、およびソース2)を選択するオペランドフィールドを含む命令フォーマットを有する。命令ストリームにおけるこのADD命令が生じることにより、特定のオペランドを選択するオペランドフィールドに特定の内容を有する。Advanced Vector Extensions(AVX)(AVX1およびAVX2)と呼ばれ、ベクトル拡張(VEX)符号化スキームを用いるSIMD拡張のセットが、リリースおよび/または公開されている(例えば、Intel(登録商標)64 and IA−32 Architectures Software Developers Manual,October 2011およびIntel(登録商標)Advanced Vector Extensions Programming Reference,June 2011を参照されたい)。
本明細書に説明される命令の実施形態は、異なるフォーマットで実施され得る。更に、例示的なシステム、アーキテクチャ、およびパイプラインが以下に詳述される。命令の実施形態は、そのようなシステム、アーキテクチャ、およびパイプライン上で実行され得るが、詳述されるものに限定されない。
ベクトル向け命令フォーマットは、ベクトル命令に好適な命令フォーマットである。(例えば、ベクトルオペレーションに固有の一定のフィールドが存在する)。ベクトルおよびスカラオペレーションの両方がベクトル向け命令フォーマットによりサポートされる実施形態が説明されるが、代替的な実施形態は、ベクトル向け命令フォーマットによるベクトルオペレーションのみを用いる。
クラスAの非メモリアクセス105の命令テンプレートの場合に、アルファフィールド152は、RSフィールド152Aとして解釈され、その内容は、異なる追加オペレーションタイプのうちのどれが実行されるかを区別するが(例えば、ラウンド152A.1およびデータ変換152A.2は、各々、非メモリアクセス、ラウンドタイプオペレーション110、および非メモリアクセス、データ変換タイプオペレーション115の命令テンプレートに対して指定される)、ベータフィールド154は、指定されたタイプのオペレーションのうちいずれが実行されるかを区別する。非メモリアクセス105の命令テンプレートにおいて、スケールフィールド160、変位フィールド162A、および変位スケールフィールド162Bは、存在しない。
非メモリアクセスのフルラウンド制御タイプオペレーション110の命令テンプレートにおいて、ベータフィールド154は、ラウンド制御フィールド154Aとして解釈され、その内容は、静的ラウンドを提供する。本発明の説明される実施形態において、ラウンド制御フィールド154Aは、抑圧全浮動小数点例外(SAE)フィールド156およびラウンドオペレーション制御フィールド158を含み、代替的な実施形態は、これら両方のコンセプトをサポートおよびエンコードして同一のフィールドとすることができ、またはこれらのコンセプト/フィールドのうち一方または他方のみを有し得る(例えば、ラウンドオペレーション制御フィールド158のみを有し得る)。
一時的データは、キャッシュから利益を得るのに十分なほど速やかに再利用される可能性が高いデータである。しかし、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、異なる態様で一時的データを実装してもよい。
非一時的データは、レベル1のキャッシュにおけるキャッシュから利益を得るのに十分なほど速やかに再利用される可能性が低いデータであり、追い出しの優先権を与えられるべきである。しかし、これはヒントであり、異なるプロセッサは、ヒントを完全に無視することを含め、異なる態様で非一時的データを実装してもよい。
クラスBの命令テンプレートの場合、アルファフィールド152は、ライトマスク制御(Z)フィールド152Cとして解釈され、その内容は、ライトマスクフィールド170により制御されるライトマスキングがマージングであるべきか、またはゼロ書き込みであるべきかを区別する。
図2A〜図2Dは、本発明の実施形態による例示的な特定ベクトル向け命令フォーマットを示すブロック図である。図2A〜図2Dは、フィールドの位置、サイズ、解釈、および順序、ならびにそれらのフィールドのいくつかに対する値を指定するという意味で具体的な特定ベクトル向け命令フォーマット200を示す。特定ベクトル向け命令フォーマット200は、x86命令セットを拡張するために用いられ得、従ってフィールドのうちのいくつかは、既存のx86命令セットおよびその拡張(例えば、AVX)において用いられるものと類似するか、または同じである。このフォーマットは、拡張された既存のx86命令セットのプレフィックスエンコードフィールド、リアルオペコードバイトフィールド、MOD R/Mフィールド、SIBフィールド、変位フィールド、および即値フィールドとの整合性を保つ。図2A〜図2Dがフィールドにマッピングされる図1A〜図1Bのフィールドが示される。
図2Bは、本発明の一実施形態による、フルオペコードフィールド174を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。具体的には、フルオペコードフィールド174は、フォーマットフィールド140、ベースオペレーションフィールド142、およびデータ要素幅(W)フィールド164を含む。ベースオペレーションフィールド142は、プレフィックスエンコードフィールド225、オペコードマップフィールド215、およびリアルオペコードフィールド230を含む。
図2Cは、本発明の一実施形態による、レジスタインデックスフィールド144を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。具体的には、レジスタインデックスフィールド144は、REXフィールド205、REX'フィールド210、MODR/M.regフィールド244、MODR/M.r/mフィールド246、VVVVフィールド220、xxxフィールド254、およびbbbフィールド256を含む。
図2Dは、本発明の一実施形態による、追加オペレーションフィールド150を構成する特定ベクトル向け命令フォーマット200のフィールドを示すブロック図である。クラス(U)フィールド168が0を含む場合、EVEX.U0(クラスA168A)を意味する。1を含む場合、EVEX.U1(クラスB168B)を意味する。U=0、かつMODフィールド242が11を含む場合(非メモリアクセスオペレーションを意味する)、アルファフィールド152(EVEXバイト3、ビット[7]−EH)は、RSフィールド152Aとして解釈される。RSフィールド152Aが1(ラウンド152A.1)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、ラウンド制御フィールド154Aとして解釈される。ラウンド制御フィールド154Aは、1ビットのSAEフィールド156および2ビットのラウンドオペレーションフィールド158を含む。RSフィールド152Aが0(データ変換152A.2)を含む場合、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、3ビットのデータ変換フィールド154Bとして解釈される。U=0であり、かつMODフィールド242が00、01、または10を含む場合(メモリアクセスオペレーションを意味する)、アルファフィールド152(EVEXバイト3、ビット[7]‐EH)は、エビクションヒント(EH)フィールド152Bとして解釈され、ベータフィールド154(EVEXバイト3、ビット[6:4]‐SSS)は、3ビットのデータ操作フィールド154Cとして解釈される。
図3は、本発明の一実施形態による、レジスタアーキテクチャ300のブロック図である。示される実施形態において、512ビット幅の32個のベクトルレジスタ310が存在する。これらのレジスタは、zmm0〜zmm31として参照される。下位の16個のzmmレジスタの下位の256ビットは、レジスタymm0〜15上にオーバーレイされる。下位の16個のzmmレジスタの下位の128ビット(ymmレジスタの下位の128ビット)は、レジスタxmm0〜15上にオーバーレイされる。以下の表に示されるように、特定ベクトル向け命令フォーマット200は、これらのオーバーレイされたレジスタファイルで動作する。
プロセッサコアは、異なる態様で異なる目的のために異なるプロセッサに実装され得る。例えば、そのようなコアの実装は、1)汎用演算用の汎用インオーダコア、2)汎用演算用の高性能汎用アウトオブオーダコア、3)主にグラフィックスおよび/またはサイエンティフィック(スループット)演算用の専用コアを含み得る。異なるプロセッサの実装は、1)汎用演算用の1もしくは複数の汎用インオーダコア、および/または汎用演算用の1もしくは複数の汎用アウトオブオーダコアを含むCPU、ならびに2)主にグラフィックスおよび/またはサイエンティフィック(スループット)用の1もしくは複数の専用コアを含むコプロセッサを含み得る。そのような異なるプロセッサは、異なるコンピュータシステムアーキテクチャをもたらし、異なるコンピュータシステムアーキテクチャは、1)CPUの別個のチップ上のコプロセッサ、2)CPUと同一のパッケージにおける別個のダイ上のコプロセッサ、3)CPUと同一のダイ上のコプロセッサ(この場合、そのようなコプロセッサは、場合によっては統合グラフィックスおよび/またはサイエンティフィック(スループット)ロジック等の専用ロジック、または専用コアとして言及される)、および4)同一のダイ上に、説明されたCPU(場合によっては、アプリケーションコアもしくはアプリケーションプロセッサとして言及される)、上記のコプロセッサ、および追加の機能性を含み得るシステムオンチップを含み得る。例示的なコアアーキテクチャが次に説明され、その次に例示的なプロセッサおよびコンピュータアーキテクチャの説明が続く。
マスク値をマスク値のベクトルに拡張するマスク拡張命令が以下に説明される。具体的な一実施形態において、マスク拡張命令は、結果を格納するデスティネーションマスクレジスタと、ソースマスク値を格納するソースマスクレジスタと、デスティネーションマスクレジスタにコピーされるべき少なくとも1つのビットをソースマスクレジスタから識別するインデックスと、デスティネーションマスクレジスタに充填されるべきビット位置の数を示す値(「Numbit」)とを使用する。下記の一実施形態は、MASKEXPAND DST_MASK_REG,SRC_MASK_REG,NumBits,Indexの形式を取る。
MASKEXPAND DST_MASK_REG,SRC_MASK_REG,NumBits,Index
S1:f_tb1のロードを行う全てのビットをテストする。
S3:else条件からeed_cubをロードするための類似のコード。
新しいS1:4つの連続する要素をf_tb1からロードするので、4をNumbitとして用いる。
新しいS3:else条件からeed_cubをロードするための類似のコード。
Claims (25)
- 複数のマスク値を格納するためのソースマスクレジスタと、
インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおける第1のマスクビットを識別し、第2の値を用いて前記第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて前記第1のマスクビットを、前記デスティネーションマスクレジスタ内の決定された前記ビット位置の各々にコピーするためのマスク拡張ロジックとを備える、プロセッサ。 - 前記マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項1に記載のプロセッサ。
- 前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項1または2に記載のプロセッサ。
- 前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項3に記載のプロセッサ。
- 前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項4に記載のプロセッサ。
- 前記マスク拡張ロジックは、マスク拡張命令をデコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを有する、請求項1〜5のいずれか1項に記載のプロセッサ。
- 前記マスク拡張デコードロジックは、前記マスク拡張命令を複数のマイクロオペレーションにデコードする、請求項6に記載のプロセッサ。
- 前記デスティネーションマスクレジスタにおけるマスクビットは、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いられる、請求項1〜7のいずれか1項に記載のプロセッサ。
- 前記第2の値は、前記第1のマスクビットが拡張される前記デスティネーションマスクレジスタにおける最下位ビット位置の数を示す整数を含む、請求項1〜8のいずれか1項に記載のプロセッサ。
- 複数のマスク値をソースマスクレジスタに格納する段階と、
マスク拡張オペレーションに関連付けられたインデックス値および第2の値を読み出す段階と、
前記インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおける第1のマスクビットを識別する段階と、
デスティネーションマスクレジスタ内のビット位置の数に前記第1のマスクビットを拡張する段階であって、ビット位置の前記数は、前記第2の値を用いて決定される段階とを備える、方法。 - マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項10に記載の方法。
- 前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項10または11に記載の方法。
- 前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項12に記載の方法。
- 前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項13に記載の方法。
- 格納する前記段階、読み出す前記段階、識別する前記段階、および拡張する前記段階は、プロセッサ内のマスク拡張ロジックにより実装される、請求項10〜14のいずれか1項に記載の方法。
- 前記マスク拡張ロジックは、マスク拡張命令をデコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを含み、
前記マスク拡張デコードロジックは、前記マスク拡張命令を、前記マスク拡張ロジックにより実行される複数のマイクロオペレーションにデコードする、請求項15に記載の方法。 - 前記デスティネーションマスクレジスタにおけるマスクビットを、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いる段階を更に備える、請求項10〜16のいずれか1項に記載の方法。
- プログラムコードおよびデータを格納するためのメモリと、
指定されたキャッシュ管理ポリシに従って前記プログラムコードおよびデータをキャッシュするべく、複数のキャッシュレベルを有するキャッシュ階層と、
ユーザからの入力を受信するための入力デバイスと、
前記ユーザからの前記入力に応答して、前記プログラムコードを実行し、前記データを処理するプロセッサとを備え、
前記プロセッサは、
複数のマスク値を格納するためのソースマスクレジスタと、
インデックス値を用いて拡張されるべき前記ソースマスクレジスタにおいて第1のマスクビットを識別し、第2の値を用いて、前記第1のマスクビットが拡張されるデスティネーションマスクレジスタ内のビット位置の数を決定し、これに応じて前記第1のマスクビットを、前記デスティネーションマスクレジスタ内における決定された前記ビット位置の各々にコピーするマスク拡張ロジックとを有する、システム。 - 前記マスク拡張ロジックは、制御要素の各々におけるビットフィールドに応じてソースデータ要素の各々からビットのセットを選択するための1または複数のマルチプレクサを有する、請求項18に記載のシステム。
- 前記ソースマスクレジスタおよび前記デスティネーションマスクレジスタの各々は、64ビットのマスクレジスタを含む、請求項18または19に記載のシステム。
- 前記インデックス値は、前記ソースマスクレジスタにおける前記第1のマスクビットを識別するための6ビットを含む、請求項20に記載のシステム。
- 前記第2の値は、前記第1のマスクビットが前記デスティネーションマスクレジスタへと拡張される64個のビット位置のうちの1つを識別するための6ビットを含む、請求項21に記載のシステム。
- 前記マスク拡張ロジックは、マスク拡張命令をデコードするためのマスク拡張デコードロジックと、前記マスク拡張命令を実行するためのマスク拡張実行ロジックとを含み、
前記マスク拡張デコードロジックは、前記マスク拡張命令を、複数のマイクロオペレーションにデコードする、請求項18〜22のいずれか1項に記載のシステム。 - 前記デスティネーションマスクレジスタにおけるマスクビットは、条件付きテストを必要とする後続の命令シーケンスの性能を向上させるために用いられる、請求項18〜23のいずれか1項に記載のシステム。
- 前記第2の値は、前記第1のマスクビットが拡張される前記デスティネーションマスクレジスタにおける最下位ビット位置の数を示す整数を含む、請求項18〜24のいずれか1項に記載のシステム。
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