JPS62226336A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は複数語の連続した命令語を先取りして保持する
命令語バッファを有してなるマイクロプログラム制御方
式の情報処理装置に於いて、現在実行中の命令の最終マ
イクロ命令ステ、プと次の命令に必要なオペランドアド
レス演算ステップとを同時に実行可能にしたマイクロプ
ログラム制御方式に関する。

（従来の技術） 従来、複数語の連続しｔ命令語を先取りして保持する命
令語バッファを有してなるマイクロプログラム制御方式
の情報処理装置に於いて、現在実行中の命令の最終マイ
クロ命令ステップと次の命令に必要なオペランドアドレ
ス演ｐ：ステ、ｆとを同時に実行可能にした装置ｔ−実
現しようとすると、ハードウェアを重複して設けなけれ
ばならずハードウェア量の著しい増加を招くことから、
一般には、上記２つのステップを順次実行するような構
成を採っている。

この際の上記同様の命令語バッファを有する順次実行形
情報処理装置の従来の構成並びに処理動作を第４図及び
第５図を参照して説明する。

第４図（ａ）　ａ　（ｂ）はそれぞれ本発明で対象とす
るソフトウェア命令のフォーマットを示す図であシ、第
５図は従来の命令語バッファを有する順次実行形情報処
理装置構成を示すブロック図である。

第４図に於いて、図（ａ）に示す第１例は、１メモリオ
ペランド形式の命令フォーマットを示している。ここで
ＯＰは命令コード、Ｘはインデックス修飾するインデッ
クスレジスタ番号、Ｂはペース修飾するベースレジスタ
番号を示している。Ｄはアドレス変位を示し、このとき
のオペランドアドレスは、 Ｂ（ベース）＋Ｘ（インデックス）＋Ｄ（変位）によっ
て求められる。

第４図（ｂ）に示す第２例は、２メモリオペランド形式
の命令フォーマットを示しており、Ｘｌ。

Ｂｌ　、ＤＩは第１オペランド、Ｘ２．Ｂ２．Ｄ２は第
２オペランドに対応している。

第５図は上記命令フォーマットを有する従来の順次実行
形情報処理装置のハードウェア構成を示すブロック図で
ある。

図中、１０は実行中の命令ＯＰコード、及びインデック
ス番号Ｘを保持する命令コードレジスタ（ＲＢＩＲ）で
あり、１ノはＷＪ１オイランドに対応するインデックス
修飾レジスタ番号を示す信号である。

２０はペース番号Ｂ、及びアドレス変位りを保持するデ
ィスプレースメントレノスタ（ＲＹ）であり、２１は第
１オペランドに対応するペース修飾レジスタ番号を示す
番号、２２はアドレス変位Ｄｉ示す信号である。

３０は複数語の連続した命令語を先取りして保持する命
令語バッファと命令語の命令コードを命令コードレジス
タ等に入力するｔめの命令語整列回路とを有する命令語
管理部であシ、３ノは次に実行すべき命令のＯＰコード
を含む情報をもつ信号、３２は次に実行すべき命令のデ
ィスプレースメント部の情報をもつ信号である。

４０は″Ｏ数個のインデックスレジスタを保持するレジ
スタファイル、４１は要求に応じて必要とするインデッ
クスレジスタを読出すための選択回路である。一般にイ
ンデックスレジスタは、ジェネラルレジスタＣＧＲ）に
対応している。４２は選択回路４１によって読出された
インデックスレジスタ内容である。

５０は複数個のベースレジスタ（ＢＲ）を保持するレジ
スタファイル、５１は要求に応じて必要とするベースレ
ジスタ（ＢＲ）　を読出すための選択回路である。５２
Ｆｉ選択回路５１によって読出されたベースレジスタ内
容である。

６０はアドレス演算回路であり、ベースレジスタ内容５
２、及びインデックスレジスタ内容４２とアドレス変位
内容２２金演算して、オペ２ンドアドレス６１を生成す
る。７０けオペランドアドレス６１を一時保持してメモ
リアクセスを行なうメモリアドレスレジスタ（ＭＡＲ）
である。

上記第５図に示すマイクロプログラム制御方式の情報処
理装置においては、命令語を解読して実行するために、
まず命令語を命令語管理部３ｏ内の命鎗語バッファに読
出し、又、実行する命令を命令コードレノスタ（ＲＢＩ
Ｒ）　１０．ディスプレースメントレジスタ（ＲＹ　）
　２０に格納し、命令語の命令コードに対応した制御記
憶アドレスの内容をｌ５Ｔ（ファースト）マイクロ命令
として実行する。このとき、この命令語がメモリをオペ
ランドとする場合には、命令語レジスタ１０．及びディ
スプレースメントレジスタ２ｏから得られるインデック
ス番号１１、及びペース番号２１によってそれぞれレジ
スタファイル４０．５０をアクセスし、その対応するレ
ジスタの内容４２．５２ｆ読出し、アドレス変位２２と
ともにアドレス演算回路６゜に入力し、演算の結果得ら
れた第４ランドアドレス６１をメモリアドレスレジスタ
７０に格納し、このレジスタ内容によりメモリをアクセ
スする。

以上の処理は１マイクロ命令で実行することも可能であ
るが、他の従来実施列としては、第６図に示すように、
レジスタファイル４０．５０ｆ読出した内容４２．５２
を一度、レジスタ４５．５５に格納し、次のマイクロサ
イクルでアドレス演算を実行する方法もある。この方式
ではアドレス演算に２ステツｆ′Ｊｔ要することになる
。

上述したように従来ではオペランドアドレス演算のため
の固有のマイクロステ、グが必要となり、マイクロプロ
グラム処理の高速化を妨げる一要因となっていた。

（発明が解決しようとする問題点） 上述した従来の構成では、複数語の連続した命令語を先
取りして保持する命令語バッファを有してなるマイクロ
プログラム制御方式の情報処理装置に於いて、現在実行
中の命令の最終マイクロ命令ステップと次の命令に必要
なオペランドアドレス演算ステップとがそれぞれ固有の
マイクロステップにて順次別個に実行されることから、
マイクロプログラム処理の高速化が妨げられるという問
題があり、又、上記２つのステｙ　７”ｋ同時に実行可
能にしようとするとハードウェアの重複ｆヒに伴いハー
ドウェア量の著しい増加を招くという問題があった〇 本発明は複ａ語の連続した命令語を先取りして保持する
命令語バッファを有してなるマイクロプログラム制御方
式の情報処理装置に於いて、少食のハードウェアの追加
により、現在実行中の命令の最終マイクロ命令ステップ
と次の命令に必要なオペランドアドレス演算ステップと
を同時に実行可能にし九マイクロプログラム制御方式を
提供する。

［発明の構成］ （問題点を解決するための手段） 本発明は・命令の先取り機能をもつマイクロプログラム
制御方式の情報処理装置に於いて、先行する命令（Ａ）
の特定のマイクロステ、プで選択的にセットされるフリ
ップフロップと、このフリップフロップのセット出力に
より後続する命令（Ｂ）のアドレス演算に必要なレジス
タを選択する手段と、この選択されたレジスタの内容に
従い上記命令（Ａ）の最終マイクロステップで上記命令
（Ｂ）のアドレス演算を実行し、その演算で求められた
アドレスをメモリアドレスレジスタに保持する手段とを
備えた構成としたものであ・る。

（作　用） 先行する命令（Ａ）の実行時に於いて、同命令（Ａ）が
ペースレジスタ（ＢＲ）、ジェネラルレジスタ（ＧＲ）
等を扱わない命令であるとき、同命令（Ａ）の特定のマ
イクロステップで上記フリップフロップをセットして、
そのセット出力により後続する命令（Ｂ）のアドレス演
算に必要なレジスタを選択し、そのレジスタの内容をア
ドレス演算回路に供給して、同命令（Ａ）の最終マイク
ロステップで後続する命令（Ｂ）のアドレス演算を実行
しメモリアドレスレジスタに保持する。これにより、少
量のハードウェアの追加のみによって、現在実行中の命
令の最終マイクロ命令ステップと次の命令に必要なオペ
ランドアドレス演算ステップとを同時に実行でき、オペ
ランドアドレス演算に固有のマイクロステップをなくし
て、命令実行の高速化が実税できる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例によるハードウェア構成を示
すブロック図である。尚、図中、Ｗ、５図と同一部分に
は同一符号を付して示している。

第１図に於いて、１ｏは実行中の命令のｏＰフード部を
保持する命令コードレジスタ（ＲＢＩＲ）　、　２０は
ペース番号Ｂ及びアドレス変位Ｄｉ保持するディスプレ
ースメントレジスタ（ＲＹ）である。

１３０は命令語バッファ／整列回路であり・複数語の連
続した命令語を先取りして保持する命令語パ、ファと、
この命令語バッファより取出した命令語から命令コード
レジスタ（ＲＢＩＲ）　Ｊ　ｏに入力する情報信号１３
１と、ディスプレースメントレノスタ（ＲＹ）　２０に
入力する情報信号１３２とを選択する命令語整列回路と
でなる。ここで信号１３１゜１３２は共に次に実行する
命令のＲＢＩＲ、ＲＹに対応するもので、信号１３１は
次に実行すべき命令のＯＰコードを含む情報をもつ信号
、信号１３２は次に実行すべき命令のディスプレースメ
ント部の情報をもつ信号である。１１１は上記信号１３
１において、次の命令のインデックスレジスタ番号Ｘを
示す信号であり、１２１は上記信号１３２において、次
の命令のベースレジスタ番号Ｂ’に示し−１２２は次の
命令の変位りを示す信号である。

１４０は複数個のインデックスレジスタを保持するレジ
スタファイルである。１４１はこのレジスタファイル１
４０よシレジスタ内容を選択し出力する選択回路であり
、本発明によるマイクロ命令ステップノ量イグライン化
のために、次に実行する命令のインデックス番号ｘ６示
す信号１１１や、その他の要求に応じて必要とするイン
デックスレジスタ内容１４２を読出す。

１５０は複数個のベースレジスタを保持するレジスタフ
ァイルである。１５１はこのレジスタファイル１５０よ
シレジスタ内容を選択し出力する選択回路であり、本発
明によるパイプライン化のために次に実行する命令のベ
ースレジスタ番号を示す信号１２１や、他の要求に応じ
て必要とするベースレジスタ内容１５２を読出す。

１６０　ｉｔアドレス演算回路であり、ベースレジスタ
内容（１３）１．５．？、インデックスレジスタ内容（
Ｘ）１４１、次に実行する命令のアドレス変位（Ｄ　）
　１２２を演算して、オイランドアドレス１６１を生成
し、メモリアドレスレジスタ１７０に格納する。

２００は本発明によるパイグラ４′ン化処理のため、基
本的にはマイクロ命令によってセットされるフリップフ
ロップ（Ｆ／１’　）であり、選択回路１４１．１５１
の選択信号となる。

ここで一実施例の動作を説明する。

一般にマイクロプログラム制御方式によるソフトウェア
命令の最終マイクロ命令で、インデックスレジスタ、す
なわちジェネラルレジスタ（ＧＲ）やベースレジスタ（
ＢＲ）を書換え処理する場合や、ジェネラルレジスタ（
ＧＲ）やベースレジスタ（ＢＲ）を読出して処理する場
合があるが、本発明ではこれら以外のジェネラルレジス
タ（ＧＲ）　４ペースレジスタ（ＢＲ）も書換え、読出
し処理をしないで最終マイクロステ、プを実行している
場合に、このステップと同時に次の命令のためのアドレ
ス演算を実行する。

ここで第２図、及び第３図を参照して最終マイクロステ
ップでジェネラルレジスタ（ＧＲ）、ベースレジスタ（
ＢＲ）　？扱わない命令と、ジェネラルレジスタ（ＧＲ
）、ベースレジスタ（ＢＲ）　’に扱う命令での本発明
の基本的な動作を説明する。

第２図では最終マイクロステップｎでジェネラルレジス
タ（ＧＲ）％ベースレジスタ（ＢＲ）を扱わない命令（
Ａ）に続いて第１ステツプｎ＋１でメモリアドレスの演
算を実行する命令（Ｂ）が実行される場合の従来例と、
本発明によるパイプライン化による実行ステップとを対
比して示したもので、同図（、）は本発明の一実施例に
よる処理、同図（ｂ）は従来の処理を示している。従来
では第２図（ｂ）に示すように、命令（Ａ）の最終ステ
ップｎの後、命令ＣＢ）が実行されるが、その最初のマ
イクロ命令で命令コードレジスタ（ＲＢＩＲ）　１０と
ディスプレースメントレジスタ（ＲＹ）　２０をもとに
アドレス演算を実行していた。そしてｎ＋３のステップ
で命令（Ｂ）の最後のマイクロ命令が実行されている。

本発明の一実施例では、第２図（、）に示すように、命
令（Ａ）の最終ステップｎではジェネラルレジスタ（Ｇ
Ｒ）　、ベースレジスタ（ＢＲ）　を扱わないため、ス
テップｎ−１においてフリップフロップ２００をセット
するマイクロ命令を実行しておく、このマイクロ命令は
マイクロ命令語中の任意の１ビツトを割当ててもよく、
又は数ビットでデコードしてもよい。最終マイクロ命令
は、従来と同じ命令を実行するが、このときフリップフ
ロップ２００によって（セット出カニ″１＃によって）
選択回路１４１．１５１が次に実行する命令のインデッ
クスレジスタ番号１１１、ベースレジスタ番号等の必要
な各レジスタ内容１４２．１５２を読出し、次に実行す
る命令の変位りとともにアドレス演算回路１６０に入力
される。これによってアドレス演算回路１６０はメモリ
アドレスを算出し、その算出したアドレスをメモリアド
レスレジスタ１７０に書込む。フリップフロップ２００
はアドレス演算の実行によって１ステップ間セットした
後、リセットする。

次の命令（Ｂ）の第１ステ、プｎ＋１では、上記したよ
うに既にメモリアドレスが計算されていることから、従
来のｎ＋２ステ、ｆで実行していた命令を実行でき、従
来３ステツプを要していたものが２ステツプで命令の実
行を終えることが可能となる。さらに命令ＣＢ）での最
終マイクロ命令でもジェネラルレジスタ（ＧＲ）、ベー
スレジスタ（ＢＲ）を扱りていなければ％＋１＋１ステ
ップ目でフリップフロ、プ２００をセットするマイクロ
命令を実行して、次の命令の準備をすることが可能とな
る。

第３図では最終マイクロステ、プｎでジェネラルレジス
タ（ＧＲ）を書換える命令（Ｃ）の実行を例に、従来例
と本発明の一実施例による相違を示している。従来では
第３図ｔ’ｂ＞に示すように、命令（Ｄ）の第１ステツ
プでアドレス演算を行なったが、本発明の一実施例では
、このステ、ｆはマイクロ命令として存在しなくなるた
め、ハードウェア的にＮＯＰ　（Ｎｏ　０ｐｅｒａｔｉ
ｏｎ　）　ｋ実行するようにマイクロシーケンｆを制御
する。この制御は、例えばクリップフロラｆ２００をセ
ットさせないで最終マイクロを実行することで行なって
もよい。このＮＯＰステ、プは命令（Ｃ）の実行ステッ
プ中であるかのようにシーケンサを制御することで命令
コードレジスタ（ＲＢＩＲ）　Ｉ　Ｏ、ディスプレース
メントレジスタ（ＲＹ）　２０を更新せず、このＮＯＰ
ステ。

プｎ＋１で７リツプフロ、グ２００をセットするように
制御し、このＮＯＰステ、ゾで次の命令の九めのアドレ
ス演算を実行する。このときのアドレス演算の方法は上
記した第２図の説明と同様である。

尚、上記した一実施例では、実行中の命令の最終マイク
ロステップの１つ前のステ、プでフリップフロップ２０
０をセットするマイクロ命令を実行していたが、他の実
施例として、上記７リツプフロツプ２０００代シにマイ
クロ命令語の任意の１ピツトを使用し、最終マイクロス
テップでジェネラルレジスタ（ＧＲ）、ベースレジスタ
（ＢＲ）　を用いておらず次の命令の次めのアドレス演
算が可能な場合に、マイクロ命令語中の１ピツトをセッ
トすることで演算を実行することも可能である。このと
きには、ハードウェア的に実行するＮＯＰ処理でアドレ
ス演ｘを実行するように、対応する１ピツトをセットし
たマイクロ命令を実行する必要がある。

さらに他の実施例としては従来の実施例として示した第
５図の場合のように、アドレス演算のために２ステ、グ
を要する場合には、その第１ステ、グ目のジェネラルレ
ジスタ（ＧＲ）　、ベースレジスタ（ＢＲ）の一時記憶
用レジスタ４５．５５への格納ステ、ｆを前述の方法で
最終マイクロ命令と同時に実行することが可能である。

又、上記実施例では最終マイクロ命令でジェネラルレジ
スタ（ＯＲ）　、ベースレジスタ（ＢＲ）を使用してい
る場合、必ず次にＮＯＰ処理を必要としているが、次の
命令がアドレス演算を必要としない場合には、次の命令
のＯＰコードをデコードし比信号でＮＯＰ処理に入らな
いようにすることも考えられる。

上述したようなマイクロプログラム制御手段によυ、既
存のアドレス演算回路を変更せず、簡単なハードウェア
の追ｉノＪによシ入力データの選択回路と入力データを
変更することによってマイクロ命令ステップのノクイグ
ライン化が可能となシ、このパイプライン化によづてオ
ペランドアドレスのために用意していたマイクロステ、
プをなくすことができるため、命令実行の高速化と制御
記憶の容量削減が図れる。又、マイクロ命令によってパ
イプライン処理の実行、不実行を制御でき、これによシ
バ−ドウエア、マイクロプログラムのデバッグが容易と
なる。

［発明の効果コ 以上詳記したように本発明によれば、複数の連続する命
令語を先取りして保持する命令語）９り７アを有してな
るマイクロプログラム制御方式の情報処理装置に於いて
、先行する命令（Ａ）の特定のマイクロステ、７°で選
択的にセットされる７リツゾフロツグと、このフリ、グ
フロ、ｆのセ。

ト出力により後続する命令（Ｂ）のアドレス演算に必要
なレジスタを選択する手段と、この選択されたレジスタ
の内容に従い上記命令（Ａ）の最終マイクロステ、プで
上記命令（Ｂ）のアドレス演算を更゛行し、その演算で
求められたアドレスをメモリアドレスレジスタに保持す
る手段とを備えた構成とし念ことにより、少量のハード
ウェアの追加のみによって、現在実行中の命令の最終マ
イクロ命令ステップと次の命令に必要なオ硬ランドアド
レス演算ステップとを同時に実行でき、オペランドアド
レス演算に固有のマイクロステ、プをなくして、命令実
行の高速化を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例による構成を示すブロック図
、第２図（ａ）　＃　（ｂ）、及び第３図（ａ３　＊　
（ｂ）はそれぞれ上記実施例のマイクロプログラム処理
ステラｆを従来例と対比して示し念もので、第２図（ａ
）及び第３図（、）は上記実施例のマイクロプログラム
処理ステップ、第２図（ｂ）及び第３図Φ）は従来例に
よるマイクロプログラム処理ステップをそれぞれ示して
いる。第４図（ａ）　、　（ｂ）はそれぞれ本発明に係
る命令フォーマットを示す図、第５図、及び第６図はそ
れぞれ従来のマイクロプログラム制御機構の構成を示す
ブロック図である。 １０・・・命令コードレジスタ（ＲＢＩＲ）　、　２ｏ
・・・ディスプレースメントレゾスタ（ＲＹ）、１３０
・・・命令語バッファ／整列回路、１４０，１５０・・
・レジスタファイル、１４１．１５１・・・選択回路、
１６ｏ・・・アドレス演算回路、１７０・・・メモリア
ドレスレジスタ、２００・・・フリップフロ、プ。 出願人代理人　　弁理士　鈴　江　武　章節）図 第２図 婿−一的（Ｃ）−ミー　絵（Ｄ）→ レジ”又７ 第　３　図 （０１図口■口

Claims (1)

【特許請求の範囲】
1. 複数の連続する命令語を先取りして保持する命令語バッ
   ファを有してなるマイクロプログラム制御方式の情報処
   理装置に於いて、先行する命令Ａの特定のマイクロステ
   ップで選択的にセットされるフリップフロップと、この
   フリップフロップのセット出力により後続する命令Ｂの
   アドレス演算に必要なレジスタを選択する手段と、上記
   レジスタの内容に従い上記命令Ｂのアドレス演算を上記
   命令Ａの最終マイクロステップで実行する手段と、この
   アドレス演算により得られたアドレスを保持するアドレ
   スレジスタとを具備し、現在実行中の命令の最終マイク
   ロ命令ステップと次の命令に必要なオペランドアドレス
   演算ステップとを同時に実行可能にしたことを特徴とす
   るマイクロプログラム制御方式。