JPH02109128A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH02109128A JPH02109128A JP63262006A JP26200688A JPH02109128A JP H02109128 A JPH02109128 A JP H02109128A JP 63262006 A JP63262006 A JP 63262006A JP 26200688 A JP26200688 A JP 26200688A JP H02109128 A JPH02109128 A JP H02109128A
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- program
- cpu
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- memory
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- 238000000034 method Methods 0.000 claims abstract description 6
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、高速中央演算処理装置の使用に際し、低速
の主記憶装置を用いる場合のコンビュークノステトに関
する。
の主記憶装置を用いる場合のコンビュークノステトに関
する。
「従来の技術」
ＲＩＳＣ（縮小命令上ノド・コンピュータ）は、マクロ
コード制御などの複雑な命令かない単純な命令セットを
持ち、１命令を１クロツクサイクルで処理するＣＩ”ｔ
Ｊ（中央演算処理装置）である。このため、ＣＰＵの実
行速度は向上するか、１命令か果たす機能は単純である
ため、あるプログラムの実行に対する命令数は多くなる
。そこで、ＲＩＳＣを用いる場合、ＣＰＵの実行速度を
落とさないために、主記憶装置とＲＩ Ｓ Ｃとの間で
高速のデータ転送が必要とされる。この高速データ転送
を実現するためには主記憶装置に高速記憶装置を用いな
ければならない。しかし、主記憶装置には犬容里の記憶
装置が必要であり、高価な高速記憶装置を主記憶装置と
して使用することはＲ１，Ｓ Ｃマシンのコストが上が
るという問題を生じる。
コード制御などの複雑な命令かない単純な命令セットを
持ち、１命令を１クロツクサイクルで処理するＣＩ”ｔ
Ｊ（中央演算処理装置）である。このため、ＣＰＵの実
行速度は向上するか、１命令か果たす機能は単純である
ため、あるプログラムの実行に対する命令数は多くなる
。そこで、ＲＩＳＣを用いる場合、ＣＰＵの実行速度を
落とさないために、主記憶装置とＲＩ Ｓ Ｃとの間で
高速のデータ転送が必要とされる。この高速データ転送
を実現するためには主記憶装置に高速記憶装置を用いな
ければならない。しかし、主記憶装置には犬容里の記憶
装置が必要であり、高価な高速記憶装置を主記憶装置と
して使用することはＲ１，Ｓ Ｃマシンのコストが上が
るという問題を生じる。
上記の問題を解決するために、一般にはＲＩＳＣマシン
の設３１において、キヤ、／ユ・メモリー方式を用いて
いる。これはＣＰＵの実行速度の高速化を図るために、
ＣＩ） Ｕと低速の主記憶装置との間に、小容量の高速
記憶装置を設ける方式である。この方式では、主記憶装
置内のプログラムの重要な部分およびよく使うデータを
高速記憶装置に記憶しておき、必要時にＣＰＵか呼び出
すようにする。これにより、ＣＰＵは効率良くプログラ
ムを実行することかできる。
の設３１において、キヤ、／ユ・メモリー方式を用いて
いる。これはＣＰＵの実行速度の高速化を図るために、
ＣＩ） Ｕと低速の主記憶装置との間に、小容量の高速
記憶装置を設ける方式である。この方式では、主記憶装
置内のプログラムの重要な部分およびよく使うデータを
高速記憶装置に記憶しておき、必要時にＣＰＵか呼び出
すようにする。これにより、ＣＰＵは効率良くプログラ
ムを実行することかできる。
「発明が解決しようとする課題」
ところで、」二連した従来のキャッシュ・メモリ一方式
を用いたＲ Ｉ Ｓ Ｃマシンでは、主記憶装置に比較
すると小容量ではあるがキャノユ・メモリーに高価な高
速記憶装置を必要とするため、コスト高になる問題が生
じた。
を用いたＲ Ｉ Ｓ Ｃマシンでは、主記憶装置に比較
すると小容量ではあるがキャノユ・メモリーに高価な高
速記憶装置を必要とするため、コスト高になる問題が生
じた。
この発明は、上述の問題に鑑みてなされたもので、高速
ＣＰＵの使用に際し、ＣＰＬＩの実行速度を落とさずに
主記憶装置に低価格の低速記憶装置を用いることができ
、使用者が目的の仕事を達成するためのタスクをアドレ
スデータとして定ａすることができるコンピュータシス
テムを提供することを目的としている。
ＣＰＵの使用に際し、ＣＰＬＩの実行速度を落とさずに
主記憶装置に低価格の低速記憶装置を用いることができ
、使用者が目的の仕事を達成するためのタスクをアドレ
スデータとして定ａすることができるコンピュータシス
テムを提供することを目的としている。
「課題を解決するための手段−：
このような問題点を解決するために、この発明では複数
の命令から成るプログラドを複Ｖｉ記憶する第１記憶手
段と、［」的とする仕事の手順に’（ｉ＞ −＞て前記
１（数のプログラドの各々の開始アドレスを記憶する第
２記１ａ手段と、前記開始アドレスか供給されると当該
開始アト゛レスによ、って特定される前記第１記憶手段
内のプログラムを実行する演算手段と、この演算手段の
プロクラム実行中に、前記第２記憶手段をアクセスして
次の開始アドレスを読み込み、この開始アドレスをプロ
グラム実行終了時の前記演算手段に供給する入出力手段
とを具（Ｊｉすることを特徴とする。
の命令から成るプログラドを複Ｖｉ記憶する第１記憶手
段と、［」的とする仕事の手順に’（ｉ＞ −＞て前記
１（数のプログラドの各々の開始アドレスを記憶する第
２記１ａ手段と、前記開始アドレスか供給されると当該
開始アト゛レスによ、って特定される前記第１記憶手段
内のプログラムを実行する演算手段と、この演算手段の
プロクラム実行中に、前記第２記憶手段をアクセスして
次の開始アドレスを読み込み、この開始アドレスをプロ
グラム実行終了時の前記演算手段に供給する入出力手段
とを具（Ｊｉすることを特徴とする。
「作用」
主記憶装置かメモリー・アクセス回路によってアクセス
され、主記憶装置に記憶されている開始アドレスか読み
込まれ、Ｃｌ） ＩＪに出力される。この開始アドレス
を受けたｃｐｕにより、高速記憶装置内の複数のプログ
ラムのうちｎｉｊ記開始アドレスによって特定されたプ
ログラムが実行される。
され、主記憶装置に記憶されている開始アドレスか読み
込まれ、Ｃｌ） ＩＪに出力される。この開始アドレス
を受けたｃｐｕにより、高速記憶装置内の複数のプログ
ラムのうちｎｉｊ記開始アドレスによって特定されたプ
ログラムが実行される。
一方、ＣＰＵのプログラム実行中に、前記メモリー・ア
クセス回路により、前記主記憶装置が再びアクセスされ
、次の開始アドレスのデータが読み込まれる。このデー
タは、ＣＰＵの前記プログラムの実行か終了後、直ちに
ＣＰｔＪに供給される。
クセス回路により、前記主記憶装置が再びアクセスされ
、次の開始アドレスのデータが読み込まれる。このデー
タは、ＣＰＵの前記プログラムの実行か終了後、直ちに
ＣＰｔＪに供給される。
この結果、次の開始アドレスに対応する高速記憶装置内
のプログラムがＣＰＵにより待ち時間なして実行される
。 以上のようにメモリー・アクセス回路による主記憶
装置のアクセスとＣＰＵによるプログラム実行とが並行
して行われる。
のプログラムがＣＰＵにより待ち時間なして実行される
。 以上のようにメモリー・アクセス回路による主記憶
装置のアクセスとＣＰＵによるプログラム実行とが並行
して行われる。
「実施例」
次に図面を参照してこの発明の実施例について説明する
。
。
第１図は、この発明の一実施例の構成を示すブｏ ツク
図である。この図において、１は集積回路であり、この
集積回路１は、ＣＰＵ２、高速記憶装置３およびメモリ
ー・アクセス回路４により構成されている。ｃｐｕ２は
１命令が１クロツクサイクルで終了する命令セットを持
つＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎ５ｔｒｕｃｔｉｏｎ
Ｓｅｔ Ｃｏｍｐｕｔｅｒ：縮小命令セット・コン
ピュータ）である。また、高速記憶装置３は、第２図に
示すように「目的とする仕事の実行に必要なタスクの各
々に対応するプログラム＃１、＃２、 ・・・を記憶す
る記憶装置である。これらのプログラム＃１、＃２、・
−は、ｃｐｕ２の前記命令セントから成り（第２図（ロ
）参照）、使用者によって作成されたものである。この
高速記憶装置３は、ｃｐｕ２によりアドレスバス９を介
してアクセスされ、データバス６を介して命令およびデ
ータの送受を行うようになっている。メモリー・アクセ
ス回路４は、後述する主記憶装置５内のデータ（第２図
（ハ）参照）を読み込み、ＣＰＵ２に供給する回路であ
る。このメモリー・アクセス回路４と主記憶装置５は、
データバス７およびアドレスバス８を介して、データお
よびアドレスデータを送受するようになっている。また
、メモリー・アクセス回路４からのデータはデータバス
６を介してＣＰＵ２に供給される。そして、５は高速記
憶装置３内のプログラム、例えばプロクラｌ−日１、＃
２および＃３の各々の開始アドレスＡｃｉ、０Ｏ５Ａｄ
、０６およびΔｄ、１．ｏをアドレスデータどし、 こ
のデータをタスクの手順に従って記憶する主記憶装置で
ある（第２図（ハ）参照）、、 次に、−に記構成によるこの実施例の動作について説明
する。
図である。この図において、１は集積回路であり、この
集積回路１は、ＣＰＵ２、高速記憶装置３およびメモリ
ー・アクセス回路４により構成されている。ｃｐｕ２は
１命令が１クロツクサイクルで終了する命令セットを持
つＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎ５ｔｒｕｃｔｉｏｎ
Ｓｅｔ Ｃｏｍｐｕｔｅｒ：縮小命令セット・コン
ピュータ）である。また、高速記憶装置３は、第２図に
示すように「目的とする仕事の実行に必要なタスクの各
々に対応するプログラム＃１、＃２、 ・・・を記憶す
る記憶装置である。これらのプログラム＃１、＃２、・
−は、ｃｐｕ２の前記命令セントから成り（第２図（ロ
）参照）、使用者によって作成されたものである。この
高速記憶装置３は、ｃｐｕ２によりアドレスバス９を介
してアクセスされ、データバス６を介して命令およびデ
ータの送受を行うようになっている。メモリー・アクセ
ス回路４は、後述する主記憶装置５内のデータ（第２図
（ハ）参照）を読み込み、ＣＰＵ２に供給する回路であ
る。このメモリー・アクセス回路４と主記憶装置５は、
データバス７およびアドレスバス８を介して、データお
よびアドレスデータを送受するようになっている。また
、メモリー・アクセス回路４からのデータはデータバス
６を介してＣＰＵ２に供給される。そして、５は高速記
憶装置３内のプログラム、例えばプロクラｌ−日１、＃
２および＃３の各々の開始アドレスＡｃｉ、０Ｏ５Ａｄ
、０６およびΔｄ、１．ｏをアドレスデータどし、 こ
のデータをタスクの手順に従って記憶する主記憶装置で
ある（第２図（ハ）参照）、、 次に、−に記構成によるこの実施例の動作について説明
する。
まず、プロゲラｌ＼を実行するにあたり、ＣＰＵ２およ
びメモリー・アクセス回路４か初期化される。この初期
化によってメモリー・アクセス回路・１により、アドレ
スバス８を介して第３図（イ）に示すように主記憶装置
５がアクセスされ、データバス７を介して最初のアドレ
スデータＡｃ１．００か読ろ込まれる（第３図（ロ）参
照）。そして、７′ドレスデータＡｄ、００はメモリー
・アクセス回路４によりデータバス６を介してＣＰＵ２
に供給される。これを受けたＣＰＵ２により、高速記憶
装置３がアクセスされアドレスデータＡｄ、ＯＯが示す
アドレスにある高速記憶装置３内のプログラム＃１の命
令■１か実行される。次いで、ＣＰＵ２は高速記憶装置
３へ供給するアドレスデータをインクリメントシ、命令
Ｉ２を実行する。以後同様に高速記憶装置３を順次アク
セスしながらプログラム＃１の最後の命令Ｉ。までを実
行するく第２図（ロ）および第３図（）１）参照）。ま
た、メモノー・アクセス回路４は、このＣＰＵ２の実行
中に再び主記憶装置５をアクセスし、次のアドレスデー
タＡｄ、０６を読み込む（第３図（ロ）参照）。
びメモリー・アクセス回路４か初期化される。この初期
化によってメモリー・アクセス回路・１により、アドレ
スバス８を介して第３図（イ）に示すように主記憶装置
５がアクセスされ、データバス７を介して最初のアドレ
スデータＡｃ１．００か読ろ込まれる（第３図（ロ）参
照）。そして、７′ドレスデータＡｄ、００はメモリー
・アクセス回路４によりデータバス６を介してＣＰＵ２
に供給される。これを受けたＣＰＵ２により、高速記憶
装置３がアクセスされアドレスデータＡｄ、ＯＯが示す
アドレスにある高速記憶装置３内のプログラム＃１の命
令■１か実行される。次いで、ＣＰＵ２は高速記憶装置
３へ供給するアドレスデータをインクリメントシ、命令
Ｉ２を実行する。以後同様に高速記憶装置３を順次アク
セスしながらプログラム＃１の最後の命令Ｉ。までを実
行するく第２図（ロ）および第３図（）１）参照）。ま
た、メモノー・アクセス回路４は、このＣＰＵ２の実行
中に再び主記憶装置５をアクセスし、次のアドレスデー
タＡｄ、０６を読み込む（第３図（ロ）参照）。
そして、ＣＰＵ２がプログラム＃１の実行を終了した時
点で、メモリー・アクセス回路４により、次のアドレス
データＡ、ｄ、０６がＣＰＵ２に供給される。このアド
レスデータＡ６．０６を受けたＣＰＵ２は、アドレスデ
ータＡｄ、Ｑ６が示すプログラム＃２の命令１１〜■４
をプログラム＃１同様、高速記憶装置３を順次アクセス
しながら、待ち時間なしで再び実行する（第３図（〕＼
）参照）。
点で、メモリー・アクセス回路４により、次のアドレス
データＡ、ｄ、０６がＣＰＵ２に供給される。このアド
レスデータＡ６．０６を受けたＣＰＵ２は、アドレスデ
ータＡｄ、Ｑ６が示すプログラム＃２の命令１１〜■４
をプログラム＃１同様、高速記憶装置３を順次アクセス
しながら、待ち時間なしで再び実行する（第３図（〕＼
）参照）。
以上のようにメモリー・アクセス回路４による主記憶装
置５のアクセスとＣＰＵ２によるプログラム実行が目的
の仕事の終了まで並行して行われる。
置５のアクセスとＣＰＵ２によるプログラム実行が目的
の仕事の終了まで並行して行われる。
「発明の効果」
以上説明したように、この発明によれば高速ＣＩＩ）
Ｕの使用に際し、ＣＰＵの実行速度を落とさず、主記憶
装置に低価格の低速記憶装置を用いることができ、使用
者が目的の仕事を達成するためのタスクをアドレスデー
タとして定義することができる利点か得られる。
Ｕの使用に際し、ＣＰＵの実行速度を落とさず、主記憶
装置に低価格の低速記憶装置を用いることができ、使用
者が目的の仕事を達成するためのタスクをアドレスデー
タとして定義することができる利点か得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は実施例の高速記憶装置３、主記憶装置５に記憶
されているプログラムおよびアドレスデータを示す概念
図、第３図は実施例のタイミング・チャート図である。 １・・・・・集積回路、２ ・・・ＲＩＳＣタイプのＣ
ＰＵ（演算手段）、３ ・高速記憶装置（第１記憶手段
） 、４・・ メモリー・アクセス回路（入出力手段）
、５ ・主記憶装置（第２記憶手段）、６．７ ・・
データバス、８．９・・・・アドレスデータ、１０．
１１ ・アドレスデータ。
第２図は実施例の高速記憶装置３、主記憶装置５に記憶
されているプログラムおよびアドレスデータを示す概念
図、第３図は実施例のタイミング・チャート図である。 １・・・・・集積回路、２ ・・・ＲＩＳＣタイプのＣ
ＰＵ（演算手段）、３ ・高速記憶装置（第１記憶手段
） 、４・・ メモリー・アクセス回路（入出力手段）
、５ ・主記憶装置（第２記憶手段）、６．７ ・・
データバス、８．９・・・・アドレスデータ、１０．
１１ ・アドレスデータ。
Claims (1)
- 複数の命令から成るプログラムを複数記憶する第１記憶
手段と、目的とする仕事の手順に沿って前記複数のプロ
グラムの各々の開始アドレスを記憶する第２記憶手段と
、前記開始アドレスが供給されると当該開始アドレスに
よって特定される前記第１記憶手段内のプログラムを実
行する演算手段と、この演算手段のプログラム実行中に
、前記第２記憶手段をアクセスして次の開始アドレスを
読み込み、この開始アドレスをプログラム実行終了時の
前記演算手段に供給する入出力手段とを具備することを
特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262006A JP2672599B2 (ja) | 1988-10-18 | 1988-10-18 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262006A JP2672599B2 (ja) | 1988-10-18 | 1988-10-18 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109128A true JPH02109128A (ja) | 1990-04-20 |
| JP2672599B2 JP2672599B2 (ja) | 1997-11-05 |
Family
ID=17369703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63262006A Expired - Fee Related JP2672599B2 (ja) | 1988-10-18 | 1988-10-18 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672599B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325175B1 (ko) * | 1991-07-08 | 2002-02-25 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5130419A (ja) * | 1974-09-09 | 1976-03-15 | Matsushita Electric Ind Co Ltd | |
| JPS5588141A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Microprogram control system |
| JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
| JPS57197654A (en) * | 1981-05-25 | 1982-12-03 | Siemens Ag | Circuit device for increasing arithmetic speed in processor system |
| JPS62226336A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | マイクロプログラム制御方式 |
| JPS6365528A (ja) * | 1986-09-06 | 1988-03-24 | Nec Corp | コ・プロセツサ |
-
1988
- 1988-10-18 JP JP63262006A patent/JP2672599B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5130419A (ja) * | 1974-09-09 | 1976-03-15 | Matsushita Electric Ind Co Ltd | |
| JPS5588141A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Microprogram control system |
| JPS55160382A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Memory unit |
| JPS57197654A (en) * | 1981-05-25 | 1982-12-03 | Siemens Ag | Circuit device for increasing arithmetic speed in processor system |
| JPS62226336A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | マイクロプログラム制御方式 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325175B1 (ko) * | 1991-07-08 | 2002-02-25 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
| US8135909B2 (en) | 2003-09-24 | 2012-03-13 | Panasonic Corporation | System for starting a preload of a second program while a first program is executing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672599B2 (ja) | 1997-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |