JPS623341A - 条件付制御方法 - Google Patents
条件付制御方法Info
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- JPS623341A JPS623341A JP61142436A JP14243686A JPS623341A JP S623341 A JPS623341 A JP S623341A JP 61142436 A JP61142436 A JP 61142436A JP 14243686 A JP14243686 A JP 14243686A JP S623341 A JPS623341 A JP S623341A
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- JP
- Japan
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- instruction
- bit
- instructions
- execution
- arithmetic
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- Pending
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- 238000000034 method Methods 0.000 title claims description 14
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、残留状態を生じないように条件付制御をにこ
ない、計算機の実行速度を高める方法に関する。
ない、計算機の実行速度を高める方法に関する。
条件付演算で決定を行う能力は、有用な仕事を行う全て
の電Ａ、機システムに関して重装な要件である。
の電Ａ、機システムに関して重装な要件である。
デジタル電算機内での条件付演算は、典型的には、条件
符号レジスタをセットする命令と、それに続く分岐命令
とによって実行される。分岐すム己ないの決定は、１個
以上の事象に基づく。これらの事象は多くの場合条件コ
ードと呼ばれるが。
符号レジスタをセットする命令と、それに続く分岐命令
とによって実行される。分岐すム己ないの決定は、１個
以上の事象に基づく。これらの事象は多くの場合条件コ
ードと呼ばれるが。
電算機の条件符号レジスタに記憶され、正・負、含む。
条件付き演算は、ループやイフ・ゼン・エルス（１ｆ−
ｔｈｅｎ−ｅｌｓｅ）文等の高レベルプログラム構成の
ためや、最小値および最大値を求める機能の構成のため
に使用される。ルージャ１ｆ−ｔｈｅｎ−ｅｌｓｅプロ
グラム構造は非常に一般的であるので、これらを実行す
る条件付演算は出来るだけ効率的であることが大切であ
る。
ｔｈｅｎ−ｅｌｓｅ）文等の高レベルプログラム構成の
ためや、最小値および最大値を求める機能の構成のため
に使用される。ルージャ１ｆ−ｔｈｅｎ−ｅｌｓｅプロ
グラム構造は非常に一般的であるので、これらを実行す
る条件付演算は出来るだけ効率的であることが大切であ
る。
電算機命令は、２個以上のステップによって実行される
。典型的には、３ステツプである。即ち、第１ステツプ
はプログラムカウンタによって指示された命令を取出し
、第２ステツプはこれを解読し、その命令で指示された
演算を行ない、第３ステツプはその結果を記憶する。単
純分岐命令は、プログラムカウンタの内容を変え、これ
によって、実行位置が他の場所にジ・Ｙンプする。条件
付分岐命令は、ある発生した特定条件に応じて、単純分
岐を実行する。
。典型的には、３ステツプである。即ち、第１ステツプ
はプログラムカウンタによって指示された命令を取出し
、第２ステツプはこれを解読し、その命令で指示された
演算を行ない、第３ステツプはその結果を記憶する。単
純分岐命令は、プログラムカウンタの内容を変え、これ
によって、実行位置が他の場所にジ・Ｙンプする。条件
付分岐命令は、ある発生した特定条件に応じて、単純分
岐を実行する。
電算機命令の実行を高速化するには、一時点で複数個の
命令を実行するバイグラ、イン方式と呼ばれる技術が開
発されている。パイプライン方式では１例えば、中央処
理装置が、１１！算機命令を取出す間に、他の電′：Ｓ
、機命令を実行し、更に他の電算機命令の結果を記憶す
ることかり能である。パイプライン方式電算機アーキテ
クチャでは、分岐命令は、分岐命令の結果が出るまでパ
イプライン中の他の命令の実行を停止させるので、高価
な演算である。条件が真の場合に条件分岐命令が実行さ
れると１分岐先アドレスとして参照された新しいアドレ
スで′を算機の命令実行が続行される。命令取出しは、
パイプライン方式ｍＩＬｔｓ内では命令解読および実行
と同時に行われるので、その分岐命令が実行完ｒとなる
迄には、電算機はプログラム内の分岐命令に続く命令を
取出している。これは、分岐先アドレスの命令とは異な
る。従って計算機は１分岐命令の結果が分り、適当な命
令が取出されるまで、分岐命令に続くパイプライン内の
命令の実行を停止せねばならない。
命令を実行するバイグラ、イン方式と呼ばれる技術が開
発されている。パイプライン方式では１例えば、中央処
理装置が、１１！算機命令を取出す間に、他の電′：Ｓ
、機命令を実行し、更に他の電算機命令の結果を記憶す
ることかり能である。パイプライン方式電算機アーキテ
クチャでは、分岐命令は、分岐命令の結果が出るまでパ
イプライン中の他の命令の実行を停止させるので、高価
な演算である。条件が真の場合に条件分岐命令が実行さ
れると１分岐先アドレスとして参照された新しいアドレ
スで′を算機の命令実行が続行される。命令取出しは、
パイプライン方式ｍＩＬｔｓ内では命令解読および実行
と同時に行われるので、その分岐命令が実行完ｒとなる
迄には、電算機はプログラム内の分岐命令に続く命令を
取出している。これは、分岐先アドレスの命令とは異な
る。従って計算機は１分岐命令の結果が分り、適当な命
令が取出されるまで、分岐命令に続くパイプライン内の
命令の実行を停止せねばならない。
マルチサイクル命令または条件分岐命令を使用する従来
技術での問題は、条件符号レジスタである。各命令が正
しく実行されるためには、このレジスタを各命令の起動
時に適当に更新せねばならない、これは、条件符号が電
算機の残留状態を示し、従来技術電算機内では、多くの
命令の入力とされるからである。同時に数個の命令を実
行する従来のパイプライン方式電Ｘｆｉでは、直前の命
令からの条件符号を条件符号レジスタに転送するタイミ
ングが極めて際どかった。多くの従来の計算機では、条
件符号を生成する論理演算装置とシフタから条件符号レ
ジスタへの経路がクリティカル・バスであって、電算機
システムの最高速度を制限している。
技術での問題は、条件符号レジスタである。各命令が正
しく実行されるためには、このレジスタを各命令の起動
時に適当に更新せねばならない、これは、条件符号が電
算機の残留状態を示し、従来技術電算機内では、多くの
命令の入力とされるからである。同時に数個の命令を実
行する従来のパイプライン方式電Ｘｆｉでは、直前の命
令からの条件符号を条件符号レジスタに転送するタイミ
ングが極めて際どかった。多くの従来の計算機では、条
件符号を生成する論理演算装置とシフタから条件符号レ
ジスタへの経路がクリティカル・バスであって、電算機
システムの最高速度を制限している。
条件付演算の他の従来技術は、空間逐次（スペース・シ
ーケンシャル）スキラフ命令テアル。これらの命令は典
型的には、逓増および逓減命令。
ーケンシャル）スキラフ命令テアル。これらの命令は典
型的には、逓増および逓減命令。
または、ある一定数の条件発生時に空間逐次命令をスキ
ップする他の単純論理演算に限られる。これらの命令を
パイプライン内に取込むこともできるが、スキップ可能
命令の取出しによって生成されるページタオールトのよ
うなエラーは、電算機システムによって処理されねばな
らないエラーとして取り扱われる。そしてこれらの命令
の多くは。
ップする他の単純論理演算に限られる。これらの命令を
パイプライン内に取込むこともできるが、スキップ可能
命令の取出しによって生成されるページタオールトのよ
うなエラーは、電算機システムによって処理されねばな
らないエラーとして取り扱われる。そしてこれらの命令
の多くは。
マイクロコードまたはマルチサイクル命令を使用して実
施される。
施される。
従って、本発明の目的は残留状態に依存した分岐命令、
特別な演算、爽にマイクロコード制御を使用しないで論
理演算および算術演算を実行する条件付演算の手法によ
り前記の従来技術における欠点を除去することであるっ 〔発明の概要〕 本発明の１実施例によれば、デジタル電算機内において
、残留状態を導入することなく、命令実行に対する条件
付制御方法が提供される。本発明の１実施例においては
、各算術、／論理命令は、３ピントまたは４ビツトの条
件指定子を有する。命令によって指定された条件がその
オペランドまたは結果によって満足されれば、時間逐次
（タイム・シーケンシャル）命令は無効化される。これ
により、１個の命令を条件付きで飛び越す機能または、
後続命令を無条件分岐命令とすることによってメモリ内
の任意位置に条件付き分岐させる機能が得られる。
特別な演算、爽にマイクロコード制御を使用しないで論
理演算および算術演算を実行する条件付演算の手法によ
り前記の従来技術における欠点を除去することであるっ 〔発明の概要〕 本発明の１実施例によれば、デジタル電算機内において
、残留状態を導入することなく、命令実行に対する条件
付制御方法が提供される。本発明の１実施例においては
、各算術、／論理命令は、３ピントまたは４ビツトの条
件指定子を有する。命令によって指定された条件がその
オペランドまたは結果によって満足されれば、時間逐次
（タイム・シーケンシャル）命令は無効化される。これ
により、１個の命令を条件付きで飛び越す機能または、
後続命令を無条件分岐命令とすることによってメモリ内
の任意位置に条件付き分岐させる機能が得られる。
本発明は、種々の点で従来技術に比べて優れている。第
１に、本発明の望ましい実施例は、従来技術で使用され
ていた条件符号を必要としない。
１に、本発明の望ましい実施例は、従来技術で使用され
ていた条件符号を必要としない。
第２に、これは更に重Ｊ妹であるが、本発明の１実施例
では、条件符号を条件符号レジスタに転送するための遅
延に起因する従来技術でのタイミング遅延を除去する。
では、条件符号を条件符号レジスタに転送するための遅
延に起因する従来技術でのタイミング遅延を除去する。
第３に、本発明の１実施例によれば、従来技術の２命令
でなく、１命令で、演算と飛び越し決定が実行できる。
でなく、１命令で、演算と飛び越し決定が実行できる。
最後に、本発明の１実施例では、バイグライン方式にお
けるエラー条件発生後の条件符号処理に関する問題を解
決する。
けるエラー条件発生後の条件符号処理に関する問題を解
決する。
第１図は、本発明のｌ実施例による算術／論理命令を示
す。算術／論理命令５０１は、この命令の実行のために
電算機が使用する３２ビツト情報から成る。この命令は
、分岐機能と、２個のオペランドに対する算術／論理演
算とを結合したものである。命令５（）１は、６ビツト
の演算符号部５０２．５ピントの第１オペランド・レジ
スターアドレス部５０３．５ピントの第２．オペランド
・レジスタ・アドレス部５０４．３ピントの条件符号部
５０５．５ビツトの結果レジスターアドレス部５０８．
７ビツトの拡張オペランド部５０６．および無効化ビッ
ト５０７を含む。
す。算術／論理命令５０１は、この命令の実行のために
電算機が使用する３２ビツト情報から成る。この命令は
、分岐機能と、２個のオペランドに対する算術／論理演
算とを結合したものである。命令５（）１は、６ビツト
の演算符号部５０２．５ピントの第１オペランド・レジ
スターアドレス部５０３．５ピントの第２．オペランド
・レジスタ・アドレス部５０４．３ピントの条件符号部
５０５．５ビツトの結果レジスターアドレス部５０８．
７ビツトの拡張オペランド部５０６．および無効化ビッ
ト５０７を含む。
演算符号部５０２は拡張オペランド部５０５と共に。
この命令を算術／論理命令０例えば加算命令として識別
する。第１および第２オベラ／ド−レジスタ・アドレス
部５０３と５０４は、演算対象となる自答を含むレジス
タ？：識別する。結果レジスタ・アドレス部５０８は、
結果を記憶するレジスタ？識別する。本発明の１実施例
に２いては、命令パイグライン内の次の命令は、無効化
ビット部５０７と条件符号部５０５をセットすることに
よって、ある条件発生時に無効化される。
する。第１および第２オベラ／ド−レジスタ・アドレス
部５０３と５０４は、演算対象となる自答を含むレジス
タ？：識別する。結果レジスタ・アドレス部５０８は、
結果を記憶するレジスタ？識別する。本発明の１実施例
に２いては、命令パイグライン内の次の命令は、無効化
ビット部５０７と条件符号部５０５をセットすることに
よって、ある条件発生時に無効化される。
パイグライン方式計）１：機システムでは、次に実行さ
れる命令に関して２つの異なる考え方がある。
れる命令に関して２つの異なる考え方がある。
第１は、時間逐次命令で、これは、現時点の命令後に実
行される。パイプライン内の次の命令を示す。この命令
は、現時点の命令に引き続いて実行されて、無効化され
てなければその結果が記憶される。第２は、空間逐次命
令である。これは、プログラム内で現時点の命令の直後
にある命令を示す。一般に、現時点の命令に対する空間
逐次命令は時間逐次命令である。この規則の例外は、分
岐命令時に発生する。分岐命令実行前に、計算機は空間
逐次命令をパイプライン内に取り込み、これを時間逐次
命令とする。分岐実行後、時間逐次命令は現時点の命令
となり、取り込まれた次の命令は、分岐先アドレスから
始まる。このアドレスの命令は、現時点の命令に対する
空間逐次命令ではない。
行される。パイプライン内の次の命令を示す。この命令
は、現時点の命令に引き続いて実行されて、無効化され
てなければその結果が記憶される。第２は、空間逐次命
令である。これは、プログラム内で現時点の命令の直後
にある命令を示す。一般に、現時点の命令に対する空間
逐次命令は時間逐次命令である。この規則の例外は、分
岐命令時に発生する。分岐命令実行前に、計算機は空間
逐次命令をパイプライン内に取り込み、これを時間逐次
命令とする。分岐実行後、時間逐次命令は現時点の命令
となり、取り込まれた次の命令は、分岐先アドレスから
始まる。このアドレスの命令は、現時点の命令に対する
空間逐次命令ではない。
本発明の１実施例においては１時間逐次命令の実行は、
現実点で実行中の算術／論理命令内で無効化ビット５０
７および条件符号部５０５をセントすることによって条
件発生時に無効化できる。無効化処理の目的は、この命
令が取込まれ指示された演算が実行されたにもかかわら
ず、存在し−〔いないかのようにすることである。無効
化処理は、その命令が計１を機の状態を変化させること
な〈実施される。計算機の状態を変化させないためには
、無効化処理は、無効にされた命令の結果が両レジスタ
およびメモリに書込まれないようにし、更に、例えば無
効にされた命令に起因する割込発生等の副作用を禁止せ
ねばならないっ本発明の１実施例では、直前の算術、／
論理命令によって生成された無効化信号で、書込み１Ｍ
号を修飾することで実施される。それによって、現時点
の命令がいずれの計算結果も記憶することなく、計算機
システムの状態を変化させることもない。併込み信号の
簡単な修飾方法は、書込み信号と、無効化信号の保持さ
れていた写しとをＡＬＮＤ処坤することであるっ無効化
信号の写しを保存する便利な場所はプロセッサ・ステー
タスワード（状態語）である。本発明の１実施例におい
ては、現時点での算術／論理命令の無効化ビットは、後
続命令を無効化するための無効化信号の発生に使用でき
る。先ず、条件符号部５０５が、算術／論理演算の結果
の条件に一致し、無効化ビットがオンであれば１、無効
化信号が生成されプロセッサ状態語に保存される。続い
て、後続命令が実行されると、無効化信号の保持されて
いた写しが書込み信号を修飾するのに使用され、これに
よって、後続命令の結果がレジスタとメモリに６込まれ
なくなり、更に、計算機内の状態情報が変化されないよ
うになる。
現実点で実行中の算術／論理命令内で無効化ビット５０
７および条件符号部５０５をセントすることによって条
件発生時に無効化できる。無効化処理の目的は、この命
令が取込まれ指示された演算が実行されたにもかかわら
ず、存在し−〔いないかのようにすることである。無効
化処理は、その命令が計１を機の状態を変化させること
な〈実施される。計算機の状態を変化させないためには
、無効化処理は、無効にされた命令の結果が両レジスタ
およびメモリに書込まれないようにし、更に、例えば無
効にされた命令に起因する割込発生等の副作用を禁止せ
ねばならないっ本発明の１実施例では、直前の算術、／
論理命令によって生成された無効化信号で、書込み１Ｍ
号を修飾することで実施される。それによって、現時点
の命令がいずれの計算結果も記憶することなく、計算機
システムの状態を変化させることもない。併込み信号の
簡単な修飾方法は、書込み信号と、無効化信号の保持さ
れていた写しとをＡＬＮＤ処坤することであるっ無効化
信号の写しを保存する便利な場所はプロセッサ・ステー
タスワード（状態語）である。本発明の１実施例におい
ては、現時点での算術／論理命令の無効化ビットは、後
続命令を無効化するための無効化信号の発生に使用でき
る。先ず、条件符号部５０５が、算術／論理演算の結果
の条件に一致し、無効化ビットがオンであれば１、無効
化信号が生成されプロセッサ状態語に保存される。続い
て、後続命令が実行されると、無効化信号の保持されて
いた写しが書込み信号を修飾するのに使用され、これに
よって、後続命令の結果がレジスタとメモリに６込まれ
なくなり、更に、計算機内の状態情報が変化されないよ
うになる。
第２図は本発明の１実施例による。命令実行に対する条
件付制御方法を示す。第２図の方法を実現する計算機は
、算術／論理演算命令１０２を含む命令１００によって
構成されるプログラム１０１を有する。算術／論理命令
１０２に対する空間逐次命令は、命令１０３である。プ
ログラムの実行をグラフ１１０と１１４に示す。通常の
実行ではプログラムは現時点の命令を実行して、その後
、現時点の命令に対する空間逐次命令を実行する。
件付制御方法を示す。第２図の方法を実現する計算機は
、算術／論理演算命令１０２を含む命令１００によって
構成されるプログラム１０１を有する。算術／論理命令
１０２に対する空間逐次命令は、命令１０３である。プ
ログラムの実行をグラフ１１０と１１４に示す。通常の
実行ではプログラムは現時点の命令を実行して、その後
、現時点の命令に対する空間逐次命令を実行する。
グラフ１１０は、無効化ビットがオフの場合の算術／論
理命令の処理を示す。無効化ビットがオフなので、算術
／論理命令は、命令コードおよび拡張命令コード部に示
される命令を実行する。実行は時間逐次命令に続き、こ
れは通常、算術／論理命令に対する空間逐次命令である
。
理命令の処理を示す。無効化ビットがオフなので、算術
／論理命令は、命令コードおよび拡張命令コード部に示
される命令を実行する。実行は時間逐次命令に続き、こ
れは通常、算術／論理命令に対する空間逐次命令である
。
グラフ１１０と１１４は、無効化ピントがオンの場合の
算術／論理命令の処理を示す。無効化゛ビットがオンな
ので１時間逐次命令の実行は、ｓ、術／論理命令によっ
て生成された条件符号に依存する。
算術／論理命令の処理を示す。無効化゛ビットがオンな
ので１時間逐次命令の実行は、ｓ、術／論理命令によっ
て生成された条件符号に依存する。
命令の条件符号部５０５が算術、／論理命令によって実
行された命令によって生成された条件符号に一致しなけ
れば、実行は、グラフ１１０に示すように。
行された命令によって生成された条件符号に一致しなけ
れば、実行は、グラフ１１０に示すように。
空間逐次命令１０３に続けられる。命令の条件符号部が
、算術／論理命令によって実行された命令によつ−（生
成された条件符号に一致すれば、時間逐次命令は無効化
され、実行は、この無効化された時間逐次命令の後続命
令に続けられる。
、算術／論理命令によって実行された命令によつ−（生
成された条件符号に一致すれば、時間逐次命令は無効化
され、実行は、この無効化された時間逐次命令の後続命
令に続けられる。
本発明の１実施例においては、条件符号は、後続命令が
検査すべきレジスタに記憶されることはない。条件符号
は、これらの符号を生成した命令が実行されている間だ
け存在する。これによって、従来技術における条件符号
レジスタへのクリティカル・バスが除去されるっ更に、
命令の再実行は、その命令に必要な全ての条件符号を再
生成するので、命令実行中のエラー発生時における条件
符号 、。
検査すべきレジスタに記憶されることはない。条件符号
は、これらの符号を生成した命令が実行されている間だ
け存在する。これによって、従来技術における条件符号
レジスタへのクリティカル・バスが除去されるっ更に、
命令の再実行は、その命令に必要な全ての条件符号を再
生成するので、命令実行中のエラー発生時における条件
符号 、。
復元の必要性がなくなる。パイプライン方式計算′。
機においては１条件符号はパイプライン内の命令
′−？ にそって渡されるので、計算機設計を単純化する。
′；最後に、この条件符号は、文脈切替（コンテ
キス ゛パご ″“１′″＜ Ｖ −ｆ ４７ ｆ Ｖ“７”′１
。
′−？ にそって渡されるので、計算機設計を単純化する。
′；最後に、この条件符号は、文脈切替（コンテ
キス ゛パご ″“１′″＜ Ｖ −ｆ ４７ ｆ Ｖ“７”′１
。
って保存されなければならない計算機の残留状態ではな
いので、計算機構造が簡単化される。以上のようである
から本発明は実用に供して有益である。
いので、計算機構造が簡単化される。以上のようである
から本発明は実用に供して有益である。
第１図は本発明の１実施例における算術／論理
゛命令の構成図、第２図は本発明の１実施例における
命令実行中の条件付制御方法を示す図。 ５０１：］術、／論理命令。 ５０２：演算符号部、 ５０３ ： 第１オペランド拳レジスタ参アドンス部、
５０４：第２オペランド・レジスタ・アドレス部。 ５０５：条件符号部、 ５０６：拡張オペランド部、 ５０７：無効化ピント、 ５０８：結果レジスターアドレス部、 １００：命令、 １０１ニブログラム、 １０２ ：算術７／論理演纏命令、 １０３ ： １０２の空間逐次命令、 １１０、１１４ ニブログラムの実行を示すグラフ。
゛命令の構成図、第２図は本発明の１実施例における
命令実行中の条件付制御方法を示す図。 ５０１：］術、／論理命令。 ５０２：演算符号部、 ５０３ ： 第１オペランド拳レジスタ参アドンス部、
５０４：第２オペランド・レジスタ・アドレス部。 ５０５：条件符号部、 ５０６：拡張オペランド部、 ５０７：無効化ピント、 ５０８：結果レジスターアドレス部、 １００：命令、 １０１ニブログラム、 １０２ ：算術７／論理演纏命令、 １０３ ： １０２の空間逐次命令、 １１０、１１４ ニブログラムの実行を示すグラフ。
Claims (1)
- 条件符号部を有する第１の命令と、この命令の時間逐次
命令を含むプログラムの実行制御において、前記第１の
命令の演算によつて生じた条件符号と前記条件符号部が
一致しないとき前記時間逐次命令の実行をおこない残留
状態を生じないようにした条件付制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75038385A | 1985-06-28 | 1985-06-28 | |
| US750383 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623341A true JPS623341A (ja) | 1987-01-09 |
Family
ID=25017645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142436A Pending JPS623341A (ja) | 1985-06-28 | 1986-06-18 | 条件付制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0211487A1 (ja) |
| JP (1) | JPS623341A (ja) |
| CA (1) | CA1256580A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0307957B1 (en) * | 1987-09-17 | 1994-07-06 | Nec Corporation | Central processing unit having instruction prefetch function |
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Family Cites Families (4)
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|---|---|---|---|---|
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-
1986
- 1986-06-12 EP EP86304495A patent/EP0211487A1/en not_active Withdrawn
- 1986-06-18 JP JP61142436A patent/JPS623341A/ja active Pending
- 1986-06-27 CA CA000512682A patent/CA1256580A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211487A1 (en) | 1987-02-25 |
| CA1256580A (en) | 1989-06-27 |
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