JPH04338825A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、割込プログラムやサブ
ルーチンを実行可能な演算プロセッサおよびこれらプロ
グラムの実行のために、現在実行中のプログラムに関す
る演算情報を退避記憶するスタックメモリを備えた演算
処理装置に関する。

【０００２】

【従来の技術】リレー制御盤の代替を目的として誕生し
たプログラマブルコントローラ（以下、ＰＣと称す）は
、ユーザの作成したシーケンスプログラムを内蔵の演算
処理装置により演算実行することでシステム機器の自動
制御を行う。ＰＣは機器制御処理の高速化や高機能化が
図られており、各種自動化システムの中核的コンポーネ
ンツとして働いている。

【０００３】ＰＣに対して特別に要求される次の性能す
なわち、 （１）高速な制御応答性 （２）高度な機能 を実現するためにＰＣ内の演算処理装置内に割込プログ
ラム実行機構やサブルーチン実行機構を設けていること
は周知の通りである。このようなＰＣに用いる演算処理
装置の内部構成例を図４に示し、以下にその説明を行う
。

【０００４】図４において、１は、ＰＣの制御・演算を
司るＣＰＵ（演算プロセッサ）であり、詳細説明は後述
する。２は、前記ＣＰＵの制御動作を指示する命令群（
いわゆるプログラム）を記憶するプログラムメモリであ
る。

【０００５】３は、上記プログラムに従ってＣＰＵ１が
演算するデータを記憶するデータメモリである。データ
メモリ３は、演算データを記憶する以外に、ＣＰＵ１内
の後述するレジスタファイル１４の一部または全部を一
時的に保存したり、サブルーチン（プログラム）に与え
るパラメータなども記憶する。このときのデータメモリ
３はスタックメモリとして用いられる。

【０００６】図４の如き演算処理装置の基本構成は、プ
ログラムメモリ２とデータメモリ３とが物理的に分離し
たハーバードアーキテクチャと呼ばれるものである。こ
の演算処理装置はアドレスバスとデータバスをそれぞれ
メモリ毎に独立に持ち（ＰＡ、ＰＤならびにＭＡ、ＭＤ
と表示している）、ＣＰＵ１がこれらの外部メモリを同
時にアクセスできるので、処理速度が著しく向上すると
いう特徴を持つ。尚、図４においては、ＣＰＵ１と外部
メモリとの間で授受する制御信号は説明の簡単のため図
示していない。

【０００７】ＣＰＵ１は、プログラムメモリ２から命令
を読み出すためにプログラムカウンタ１１で生成される
アドレス情報をアドレスセレクタ１６ａ、ドライバ１７
ａを通してＰＡバスに出力する。このアドレス情報で格
納位置の示されるプログラムメモリ２上の命令はＰＤバ
スのレシーバ１７ｂを介して命令レジスタ１２に取り込
まれる。

【０００８】アドレスセレクタ１６ａはプログラム実行
の流れを変えるためにプログラムメモリ２に与えるアド
レス情報を後述のアドレス情報の中から選択的に切り換
えるものである。アドレスセレクタ１６ａに出力される
アドレス情報源には、命令実行毎に更新されるプログラ
ムカウンタ１１の計数値、命令レジスタ１２が格納する
アドレスフィールド部の情報、ＡＬＵ（演算処理ユニッ
ト）１５を介して転送されるレジスタファイル１４の格
納情報がある。アドレスセレクタ１６ａの出力は、イン
クリメンタとレジスタとで構成されるプログラムカウン
タ１１にも接続され、プログラム実行が継続できるよう
になっている。

【０００９】制御回路１３は、命令レジスタ１２に保持
されている実行すべき命令を解読して各部に動作指示を
与えるもので、命令解読にはマイクロプログラム方式を
採用するのが一般的である。データメモリ３に対するア
ドレス情報は、プログラムメモリ２の場合と同様にアド
レスセレクタ１６ｂ、ドライバ１７ｃを通してＭＡバス
で伝達される。但し、このメモリに対するアドレス情報
源は図示の通りプログラムメモリ２とは多少異なる。ド
ライバ１７ｃから出力されたアドレス情報で示されるデ
ータメモリ３上の格納位置のデータは、データバスＭＤ
，レシーバ１７ｅ，データセレクタ１６ｃを通してレジ
スタファイル１４に取り込まれる。レジスタファイル１
４の内容は、ＡＬＵ１５、データセレクタ１６ｄおよび
ドライバ１７ｄを介してデータメモリ３に与えることも
できる。

【００１０】データセレクタ１６ｄは、レジスタファイ
ル１４以外に、プログラムカウンタ１１の内容をデータ
メモリ３（のスタックメモリ）に出力するためのもので
ある。

【００１１】レジスタファイル１４は、２出力（Ａポー
トとＢポート）、１入力（Ｃポート）のスクラッチパッ
ドレジスタで、複数の独立したレジスタで構成される。 上述したレジスタファイル１４中のスタックメモリ領域
のアクセス位置を示すスタックポインタもこの中に含ま
れる。

【００１２】ＡＬＵ１５は、制御回路１３の指示を受け
て、前記レジスタファイルからデータを受け取って種々
の演算を行うものである。ＡＬＵ１５で演算した結果は
、データセレクタ１６ｃを介して再びレジスタファイル
に書き戻される。データセレクタ１６ｃには、プログラ
ムメモリ２からの定数などのデータも供給されている。 演算処理装置の構成は以上の通りである。

【００１３】さて、冒頭に述べたようなＰＣの制御応答
の高速性および複雑な機能を実現するために、プログラ
ムメモリ２のプログラム中には割込プログラムやサブル
ーチンプログラム（サブプログラム）が多用されている
。割込みプログラムは、ＣＰＵ１が割込み信号（不図示
）を入力したときに現在、実行しているプログラムを中
断し、割込み的に実行するプログラムである。サブルー
チンプログラムは、ＣＰＵ１が現在実行しているプログ
ラム中にサブルーチン実行命令を検出したときには、Ｃ
ＰＵ１の実行プログラム中断して割込み的に実行するプ
ログラムである。

【００１４】これらのプログラムを実行後、中断してい
たプログラムの流れを元の状態に戻すために、割込みプ
ログラムやサブルーチンプログラムの実行に先立って、
現在のプログラムの戻りアドレス（プログラムカウンタ
１１の内容）のほか、必要があればレジスタファイル１
４内の任意のレジスタに格納されている情報をデータメ
モリ３のスタックメモリ領域に退避（ＰＵＳＨと呼ばれ
る）している。この処理はプログラム命令により指示さ
れる。このため割込プログラムやサブルーチンなどによ
って上記レジスタの内容が消去されても中断後のプログ
ラムの実行の再開に影響を与えることがない。

【００１５】また、中断プログラムを再開する場合は、
データメモリ３のスタック領域からレジスタファイル１
４に退避情報を復元（ＰＯＰと呼ばれる）しなければな
らない。

【００１６】次に、任意の複数レジスタを退避し、復元
するための機械諸命令のフォーマットを図５に示す。命
令は命令コード部１８ａとレジスタ指定部１８ｂより成
る。命令コード部１８ａは、ＣＰＵ１に対して指示する
動作内容を示す識別コードであり、複数レジスタ退避命
令用コード（以下、ＰＵＳＨＭと略すことがある）およ
び複数レジスタ復元命令用コード（以下、ＰＯＰＭと略
すことがある）が予め定められている。レジスタ指定部
１８ｂ退避又は復元の対象のレジスタを示すビット情報
列であり、図示の如くビット単位で退避、復元するレジ
スタと１対１で対応している。

【００１７】図５の例では命令で取り扱えるレジスタの
本数はＲ０ないしＲ１５の１６本であり、従ってレジス
タ指定部のデータ長さは１６ビットの長さである。また
、１６本のレジスタのうち、どのレジスタの格納情報を
退避、復元するかはレジスタ指定部１８ｂの中の対応す
るビット情報を例えば“１”にセットすることにより指
定される。命令ＰＵＳＨＭと命令ＰＯＰＭとではレジス
タ指定が反転しているのは、退避順番と復元順番とが逆
のためであり、処理系を単純化するためである。また、
１つの命令で複数のレジスタを処理する理由は、プログ
ラムの長大化を避けるためである。

【００１８】プログラムメモリ２から読出したプログラ
ム命令が上述のＰＵＳＨＭ命令やＰＯＰＭ命令の場合、
図４の制御回路１３は図６，図７に示す処理手順に従っ
て、これら命令で規定された処理を実行する。

【００１９】まず、ＰＵＳＨＭ（退避）処理を図６によ
り説明する。

【００２０】ステップＳ１：命令レジスタ（図４の部番
１２）に保持されている命令のレジスタ指定部（図５の
部番１８ｂを参照）を制御回路（図の部番１３）内の作
業用レジスタに読み取る。

【００２１】ステップＳ２：レジスタ番号を示すポイン
タＲＰにゼロをセットする。

【００２２】ステップＳ３：上記作業用レジスタとキャ
リーフラグＣＹとを接続し、１ビット左シフトする。

【００２３】ステップＳ４：キャリーフラグＣＹを見て
、レジスタが退避指定されているか判断する。もし退避
する必要が無ければステップＳ５，Ｓ６の処理をせずに
ステップＳ７へ飛び越す。

【００２４】ステップＳ５：レジスタポインタＲＰで示
される１つのレジスタをレジスタファイル（図４の部番
１４）から選択し、ＡＬＵ（図４の部番１５）を通過し
てデータメモリ（図４の部番３）へ出力する。データメ
モリ３のスタックメモリ領域を示すアドレス情報は、レ
ジスタファイル内のスタックポインタＳＰから出力され
、アドレスセレクタ（図４の部番１６ｂ）によって与え
られる。これで１つのレジスタの格納情報がスタックメ
モリに退避される。

【００２５】ステップＳ６：スタックポインタＳＰを更
新（次のレジスタ退避に備えマイナス１）する。

【００２６】ステップＳ７：レジスタポインタＲＰを更
新（次のレジスタ退避に備えプラス１）する。

【００２７】ステップＳ８：全レジスタ分終了したかど
うかレジスタポインタＲＰを参照して判断する。残って
いるレジスタがあればステップＳ３へ移り、上記手順を
繰り返す。

【００２８】図７のＰＯＰＭ（復元）処理については図
６のＰＵＳＨＭ（退避）処理のステップＳ５，Ｓ６の順
番が逆であること、レジスタポインタＲＰおよびスタッ
クポインタＳＰの動きが逆であること、ステップＳ６に
おいてスタックメモリ領域からレジスタにデータが読み
戻されることを除き同一であるため説明を省略する。

【００２９】

【発明が解決しようとする課題】上述した従来の演算処
理装置では複数レジスタの退避命令または復元命令の処
理を実行する際に、命令の中のレジスタ指定部（図５の
部番１８ｂ）の情報を１つずつ取出し、内容確認し、退
避，復元の対象となるレジスタを検出するため、退避命
令および復元命令の実行処理時間が長くなる。特に、こ
の命令の出現頻度が高いプログラマブルコントローラで
は制御応答性が低下するという問題があった。

【００３０】そこで、本発明の目的は、上述の点に鑑み
て、割込み処理やサブルーチン処理に関る情報の退避，
復元処理を従来よりも速く実行することの可能な演算処
理装置を提供することにある。

【００３１】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、演算関連情報を一時記憶する複数
のレジスタを有し、プログラム命令の指示により当該複
数のレジスタの記憶情報を退避／復元させると共に、退
避／復元対象のレジスタと退避／復元しないレジスタと
を、前記プログラム命令中の、前記複数のレジスタに対
応させたビット情報列で指示する演算処理装置において
、前記ビット情報列の中の有効ビットを連続的に抽出す
ることにより退避／復元対象のレジスタを示す符号信号
を順次に発生する符号化手段と、当該発生された符号信
号を解読し、退避／復元対象のレジスタを選択するため
の選択信号を発生する解読手段とを具えたことを特徴と
する。

【００３２】

【作用】本発明では、退避／復元対象のレジスタが、た
とえばビット“１”の有効ビットで表わされることに着
目し、この有効ビットを連続的に取り出し、符号化する
。このため、退避／復元対象のレジスタおよび退避／復
元しないレジスタを共に示すビット情報列が退避／復元
対象のレジスタのみを示す符号信号に変換される。次に
、この符号信号を解読してレジスタを選択する選択信号
を発生する。

【００３３】従来では退避／復元しないなレジスタを示
すビット情報の判別を行なわなければならないのに対し
、本発明ではこの判別処理が不要であり、この判別処理
の時間だけ退避／復元対象のレジスタの識別処理が短縮
される。

【００３４】

【実施例】以下、図面を参照して本発明実施例を説明す
る。

【００３５】図１は、本発明実施例回路構成を示す。図
１の回路は、図４の制御回路１３の一部を構成し、退避
，復元に関わる処理を行う。図２は退避，復元命令中の
レジスタ指定部を４ビットに省略した場合の機械語フォ
ーマットを示す。よって、図１の回路も４ビットのレジ
スタ指定部を取り扱うように構成している。なお、本実
施例では説明を簡単にするため、レジスタ指定部を４ビ
ットとしているか、プログラマブルコントローラでは一
般にレジスタ指定部が数十ビットあることに注意された
い。本発明の演算処理装置の基本的な内部構成は制御回
路１３を除き従来と同じで図４の通りである。

【００３６】図１に示す回路は次の主要回路から構成さ
れている。

【００３７】命令デコーダ１３ａ：命令レジスタ１２（
図４参照）に保持されている命令の中の命令コード部の
内容を解読する。

【００３８】符号化部１３ｂ：命令のレジスタ指定部の
有効ビットのみを抽出し、これを優先順に従って１ビッ
トずつ連続的に選択した後、符号信号として出力する。

【００３９】解読部１３ｃ：上記符号化部から出力され
る符号信号を解読して、退避（または復元）すべきレジ
スタの選択信号を生成する。

【００４０】このような回路の動作内容を図２，３，４
を参照しながら説明する。

【００４１】ここでは、第１レジスタ，第３レジスタが
退避対象と仮定し、プログラム命令中のレジスタ指定部
の有効ビットがＲ０とＲ３の２ビットとなっている。即
ち、図２のＰＵＳＨＭ命令およびＰＯＰＭ命令において
、Ｒ０＝Ｒ３＝“１”、Ｒ１＝Ｒ２＝“０”と記載され
ている。

【００４２】図３のタイムチャートにおいて、ＣＰＵ１
（図４参照）は、プログラムメモリ２から実行すべき命
令を読み出すために、図３の時刻ｔ１でプログラムカウ
ンタ１１の保持するアドレス情報をアドレスセレクタ１
６ａで選択しＰＡバスを介してプログラムメモリ２に与
える。

【００４３】このアドレス情報に応じた命令は、図３の
時刻ｔ２で命令レジスタ１２にＰＤバスを介して取り込
まれる。同時に、プログラムカウンタ１１は、次の命令
を読み出すために更新される。

【００４４】制御回路１３内の命令デコーダ１３ａ（図
１参照）は、取り込まれた命令を解読し、この命令が複
数レジスタ退避命令（または復元命令）であることを知
ると、瞬時（図３の時刻ｔ２の直後）にＰＵＳＨＭ（ま
たはＰＯＰＭ）検知信号をセットし符号化部１３ｂと解
読部１３ｃとを活性化する。

【００４５】この活性化に応じて符号化部１３ｂは、命
令のレジスタ指定部に有効ビットがあるかどうかチェッ
クする。上述のようにレジスタ指定部には２ビットがセ
ットされていることから、現在の命令の実行が終了する
まで次の命令の読み出しを禁止するために命令ラッチ停
止信号を発生（オン）する。この信号が出ている間は命
令レジスタ１２の更新が禁止される。

【００４６】命令中のレジスタ指定部は、入力ゲート１
３１を通して取り込まれる。この後、優先順位ゲート１
３２によってレジスタ指定部の中の有効ビット１つが選
択される。今、Ｒ０＝Ｒ３＝“１”、Ｒ１＝Ｒ２＝“０
”で有効ビットが２つあるが、入力ゲート１３１ａの出
力が“１”のため優先順位ゲート１３２ａないし１３２
ｃによって、入力ゲート１３１ｂないし１３１ｄの出力
は全て無効化され、この結果、入力ゲート１３１ａの有
効出力ビット（Ｒ０）だけが有効（ビット“１”）とな
る。上述の命令ラッチ停止信号は、入力ゲートおよび優
先順位ゲートの出力をゲート１３６および１３７を介し
て発生される。

【００４７】図３の時刻ｔ３で、データラッチ１３３に
は上述の通り優先付けされたレジスタ指定情報が取り込
まれる。この結果、データラッチの出力ＱＡだけが図３
に示すように“Ｌ”となり、その他出力ＱＢ〜ＱＤは“
Ｈ”となる。

【００４８】データラッチ１３３が保持出力するビット
信号列（レジスタ指定情報）は次段の解読部１３ｃに伝
わる。解読部１３ｃは入力のビット信号列を解読し、ビ
ット信号列と対応のレジスタの選択信号が生成する。こ
こで、レジスタ退避時と復元時とではレジスタ指定情報
とレジスタ番号との対応が図２および図５のようにビッ
ト単位で反転していることに注意を要する。つまり、Ｑ
Ａ信号が“Ｌ”の場合ゲート１３４および１３５によっ
てＰＵＳＨＭ処理ではレジスタＲ０が、ＰＯＰＭ処理で
はレジスタＲ３がそれぞれ選択される。

【００４９】この理由はデータメモリ３（図４）に割り
付けられるスタック領域が先入れ後出し（いわゆるＦＩ
ＬＯ）方式のスタック構造を採るからである。ビット単
位の反転は例えばアセンブラに負担させればよく、こう
することにより、ハードウェア（図１の実施例の回路を
指す）を単純化できる。勿論、ハードウェアは複雑にな
るものの反転させずに処理することも可能であるが、そ
の説明は省略する。

【００５０】データラッチ１３３の出力は、解読部１３
ｃに接続されるだけでなく、上記入力ゲートにフィード
バックされており、次の時刻では同一有効ビットが繰り
返して選択されないようになっている。また、上述の命
令ラッチ停止信号により時刻ｔ３では命令レジスタ１２
は更新されない。この停止動作は時刻ｔ４でも同様であ
る。

【００５１】時刻ｔ４では、入力ゲート１３１ｄの出力
だけが優先順位ゲート１３２ｃを通り“１”となってお
り、これがデータラッチ１３４に保持されてＱＤ信号だ
けがレベル“Ｌ”になる。この結果ＰＵＳＨＭ命令では
レジスタＲ３が、ＰＯＰＭ命令ではＲ０が選択される。 また、ＱＤ信号が“Ｌ”になると入力ゲート１３１の全
ての入力が“Ｌ”にロックされて命令ラッチ停止信号が
オフする。

【００５２】時刻ｔ５では、次に実行すべき命令が命令
レジスタ１２に取り込まれる。ここで取り込まれた命令
がＰＵＳＨＭ命令でもＰＯＰＭ命令でも無ければ命令デ
コーダ１３ａの出力ＰＵＳＨＭ（またはＰＯＰＭ）信号
がオフしゲート１３８によってデータラッチ１３３がク
リアされる。この結果データラッチの出力が全て“Ｈ”
になる。

【００５３】以上の処理手順により退避又は復元の対象
のレジスタを指定するレジスタ指定部１８ｂ中の有効ビ
ットだけが連続的（１クロック毎）に抽出され、指定さ
れたレジスタが動作可能状態となる。このため、レジス
タ指定部１８ｂ中の指定外のビット情報の判別処理を従
来のように、行う必要はなく、指定外のビット情報の判
別処理時間だけ退避／復元処理が短縮される。

【００５４】

【発明の効果】従来のＰＣにおける複数レジスタの退避
命令または復元命令の処理では、退避または復元の対象
ではないレジスタに関しても退避／復元の有無について
の判別処理時間が費やされるが、本発明によれば対象で
はないレジスタの処理時間はゼロになる。このため退避
／復元処理全体の処理時間が従来よりも短縮される。

【図面の簡単な説明】

【図１】本発明実施例の回路構成を示す回路図である。

【図２】本発明実施例における退避／復元命令のコード
フォーマットを示す説明図である。

【図３】本発明実施例の動作タイミングを示すタイミン
グチャートである。

【図４】従来例の回路構成を示すブロック図である。

【図５】従来例の退避／復元命令のコードフォーマット
を示す説明図である。

【図６】従来例の演算処理装置の処理手順を示すフロー
チャートである。

【図７】従来例の演算処理装置の処理手順を示すフロー
チャートである。

【符号の説明】

１　　ＣＰＵ ２　　プログラムメモリ ３　　データメモリ １１　　プログラムカウンタ １２　　命令レジスタ １３　　制御回路 １３ａ　　命令デコーダ １３ｂ　　符号化部 １３ｃ　　解読部 １４　　レジスタファイル １５　　ＡＬＵ １６ａ　　アドレスセレクタ １６ｂ　　アナログセレクタ １６ｃ　　データセレクタ １６ｄ　　データセレクタ １７ａ　　ドライバ １７ｂ　　レシーバ １７ｃ　　ドライバ １７ｄ　　ドライバ １７ｅ　　レシーバ １３１　　入力ゲート １３２　　優先順位ゲート １３３　　データラッチ １３４〜１３８　　ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　演算関連情報を一時記憶する複数のレ
   ジスタを有し、プログラム命令の指示により当該複数の
   レジスタの記憶情報を退避／復元させると共に、退避／
   復元対象のレジスタと退避／復元しないレジスタとを、
   前記プログラム命令中の、前記複数のレジスタに対応さ
   せたビット情報列で指示する演算処理装置において、前
   記ビット情報列の中の有効ビットを連続的に抽出するこ
   とにより退避／復元対象のレジスタを示す符号信号を順
   次に発生する符号化手段と、当該発生された符号信号を
   解読し、退避／復元対象のレジスタを選択するための選
   択信号を発生する解読手段とを具えたことを特徴とする
   演算処理装置。