JPH02297630A - デイジタル・データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にプログラム記憶式ディジタル・コンピ
ュータに関し、さらに詳しくは、単一の命令シーケンス
を２つまたはそれ以上のサブシーケンスに分割して、そ
れらのサブシーケンスを並列に処理することできるコン
ピュータに関する。

Ｂ、従来の技術 ディジタル・コンピュータにおけるより速い演算速度を
追求して、様々な種類の並列処理が開発されてきた。ビ
ットシリアル・コンピュータはいかなる並列処理もない
プロセッサである。このようなプロセッサは、８ビツト
・バイトを取り扱うために８ステツプを要し、一般に、
ｎビット拳ワードを取り扱うためにｎステップを要する
。最初のコンピュータのあるものはビットシリアル機で
あった。開発された最初の形式の並列処理は、ステップ
あたり２ビツト以上を処理するものであった。

例えば、インターナシロナル・ビジネスφマシーンズ・
コーボレーシ日ン社（ＩＢＭ）製のシステム／３θＯフ
アミリーのプロセッサは、ステップあたり処理されるビ
ット数を変えることによって、ある範囲の速度をもたら
した。これらのプロセッサは、ステップあたり最低８．
ビット、最高６４ビツトを処理した。この種の並列処理
は最近、マイクロプロセッサの設計における重要なファ
クタとなっている。

プロセッサの速度を向上させるために使用される別の種
類の並列処理では、現命令の実行中に、次に実行する後
続命令をメモリから読み取る（取り出す）が、命令の取
り出しは常にその実行より前に行なわれるので、これら
の操作を並列に実行することによって必ずいくらか速度
が増加する。

この種の並列処理から、直接、第３の形式の並列処理が
導かれる。第３の並列処理形式では、命令の実行をいく
つかのサブステップ、例えば命令復号、アドレス生成、
キャッシュ・アクセス、及びアルゴリズム実行に分割す
る。これらのサブステップの各々がプロセッサ中の別々
のハードウェアを使用し、このため各サブステップが、
先行命令及び後続命令の他の部分と並行して処理できる
。

最適の性能を得るには、パイプライン・プロセッサが同
時にいくつかの命令シーケンスを実行し、１つの命令の
命令復号動作を第２の命令のアドレス生成動作及び第３
の命令のアルゴリズム実行動作とオーバーラツプさせる
ことが望ましい。命令シーケンスが、取られる分岐命令
を含む時は、シーケンス中の分岐命令に続く命令は実行
されないことになる。この場合、プロセッサは、これら
の命令の実行による部分結果を廃棄して、取られた分岐
命令の目的アドレスからパイプラインを再開しなければ
ならない。

取られた分岐に遭遇した時に部分結果を廃棄することを
回避するために、「挙動の傾向」（ｐｅｒｓｉｓｔｅｎ
ｃｅ　ｏｆ　ｂｅｈａｖｉｏｒ）　　と呼ぶ）観察で認
められる特性を利用するパイプライン・プロセッサもあ
る。挙動の傾向とは、プロセッサが事前に実行された命
令を繰り返し、以前にアクセスされたデータに再度アク
セスする傾向があることを記述するために使用される用
語である。この反復挙動はよく見られるもので、多くの
場合に観察されている。この挙動がいかに発生するかの
１例として、オペレーティング・システムの制御下で多
重プロセッサ環境で動作する大型プロセッサを考えてみ
る。この環境では、プロセッサは、その時間の多くをオ
ペレーティング・システムからのモジュールの実行に費
やす。例えば、タスク指名プログラム・七ジェールとロ
ック・マネジャ・モジュールが非常に頻繁に使用される
。これらのモジュールは、各アプリケージジンごとに個
別にプログラミングするには実用的でないタスクを、オ
ペレーティング・システム中で実施するものである。明
らかに、これらのモジュール及びオペレーティング・シ
ステム中の類似のモジュールは、何度も繰り返して使用
される。

挙動の傾向を利用してプロセッサの性能を向上させる方
法が、少なくとも２つある。１つはキャッシュ・メモリ
で、他の１つは分岐活動記録テーブル（ＢＨＴ）である
。キャッシュ・メモリは、プロセッサが最近アクセスし
た命令やデータをそれらの命令やデータのかなりのもの
が近い将来に再び使用されると予想して記憶するもので
ある。非常に頻繁に起こることであるが、再使用される
場合、キャッシユは要求された命令やデータを極めてじ
ん速に供給することができる。

ＢＩＴは、プロセッサが近い将来に多くの同じ分岐命令
に遭遇し、かつ分岐命令の実行結果は同じであると予想
して、プロセッサが遭遇した分岐命令についての情報を
記憶するものである。記憶された分岐命令を使用すると
、取られた分岐命令によるプログラムの流れの力が変化
するためにパイプラインを再開する必要が生じることに
よる、プロセッサ遅延が減少する。ＢＨＴのエントリが
有効である限り、ＢＨＴを使用するパイプライン・プロ
セッサは、多くの分岐命令を中断せずに実行することが
できる。

第４の形式の並列処理は、各サイクル中に２つ以上の連
続する命令を復号することである。この形式の並列処理
では、パイプライン・プロセッサの考察で先に参照した
各サブステップが１マシン・サイクル中に実行できるも
のと想定する。これは、高性能プロセッサに共通の能力
である。この形式の並列処理は、２組以上の命令復号ハ
ードウエアを必要とし、また２組以上のアドレス生成ハ
ードウェア、キャッシュ・アクセス・ハードウェア、及
びアルゴリズム実行ハードウェアを必要とすることがあ
る。

上に述べた各種の並列処理はそれぞれ別個のもので、そ
れぞれ他の種類のものと組み合わせて使用できることに
留意されたい。実際、この４種の並列処理はすべて、多
くの高性能プロセッサで使用され、それぞれがそれ自体
の性能向上に貢献している。

米国特許第３５５９１８３号明細書は、ＢＩＴを使って
実行すべき命令を選択する、パイプライン・プロセッサ
を記載している。ＢＩＴの使用は、個々に考えてほとん
どの分岐が一貫して取られるか、取られないかのいずれ
かであり、取られる場合は、−貫した目的アドレスを存
するという知見に基づくものである。ＢＩＴは取られる
分岐のテーブルである。テーブル内の各エントリは、取
られる分岐のアドレスを含み、その後にその目的アドレ
スが続く。このテーブルはハードウェア構成であり、し
たがって典型的には１０２４ないし４０９６エントリの
固定サイズを有する。取られる分岐に遭遇した時に、そ
のエントリが作成される。

ＢＨＴが横杆になった時、新しいエントリを作成するに
は、既存エントリを除去する必要がある。

これは、例えば、キャッシュ・メモリの場合と同様に、
ＬＲＵベースでエントリを評価することによって実現す
ることができる。

米国特許第４１０７７７３号明細書は、２つの独立セク
シピンと演算処理ハードウェアを有するメモリを採用し
たプロセッサを記載しており、このハードウェアは、演
算用に１つのセクションを用い、外部メモリとの間のデ
ータ転送用に他方のセクションを使用して、並列操作を
行なう。この特許に記載された装置は、上記の第３の形
式の並列処理の例である。

米国特許第４２９５１９３号明細書は、２つ以上の命令
を同時に実行するための、プロセッサの設計に関するも
のである。実行すべき命令が、コンパイル中に、それぞ
れせいぜい例えばｎ個の命令を有するグループに分けら
れる。各グループは、所定数のデータ取出し及び命令取
出しを存することができ、このグループが１つの分岐を
含む場合には、それは最後の命令でなければならない。

グループ内の各命令は、別々の命令実行ノλ−ドウエア
を使用する。これは上記の第４の形式の並列処理の例で
ある。

米国特許第４８７９１４１号明細書は、パイプライン・
プロセッサ用の最適化されたＢＨＴに関するものである
。この参照文数に記載されたＢＩＴは、プロセッサが近
い将来に遭遇する可能性のある少数の分岐用のエントリ
を含む活動領域、及び他のすべてのエントリを含むバッ
クアップ領域を含む。エントリは、プロセッサがそれに
遭遇する前に、活動領域に持ち込まれる。エントリは活
動領域から取り除かれる時、バックアップ領域に入れら
れる。活動領域はそのサイズが比較的小さいため、速度
が大きくなるように設計し、かつプロセッサ・ハードウ
ェア内の最適の位置に置くことができる。

米国特許第４７８６５６６号明細書は、２つの実行装置
を使用して、２つの命令を並列して処理する縮小命令セ
ット・コンピュータ（ＲＩＳＣ）の設計に関するもので
ある。一方の実行装置はどの命令を処理することもでき
、他方の実行装置は、第１装置内のハードウェアの１サ
ブセツトのみを含み、従っである形式の命令のみの処理
に限られる。

Ｃ０発明が解決しようとする課題 本発明の１つの目的は、ディジタル・データ・プロセッ
サの演算速度を高めるための別の形式の並列処理を利用
する技術を提供することである。

本発明の別の目的は、挙動の持続性特性を利用して、既
知のパイプライン・プロセッサよりも速い速度で命令を
実行する、改良されたパイプライン・プロセッサ設計を
提供することである。

００課題を解決するための手段 本発明によれば、前記の目的は、多数のパイプライン処
理段、ある区切り規則に従って命令を順次命令のグルー
プに分割するという、プロセッサで実行すべき命令のシ
ーケンスを提供する手段、テーブルにグループを識別す
る情報を記憶する装置、及び前記テーブルからの異なる
それぞれのグループを定義する情報を、グループを構成
する命令の同時実行のため、多数のバイブライン処理段
の当該の各段に送るための装置を設けることによって達
成される。

Ｅ、実施例 次に第１図を参照して、多重シーケンス・プロセッサの
実施例について概説する。本質的には、本発明の下記の
実施例は、単一の従来型プロセッサで実行できる単一命
令シーケンスを、ある区切り規則に従って複数のサブシ
ーケンスに分割するものである。下記の本発明の第１の
実施例では、選択された規則は、単一のシーケンスを、
「分岐グループ」と呼ばれるサブシーケンスのグループ
に分割するものである。分岐グループは、取られた分岐
命令の直後の命令から次に取られる分岐命令までの、単
一のプロセッサで実行される命令サブシーケンスを含む
。これらのシーケンスの区切りは、取られた分岐命令で
ある。これらのグループは、そのプロセッサに関連する
ＢＨＴを参照して定義できる。

本発明の第２の実施例では、単一シーケンスをサブシー
ケンスに分割するため別の規則が使用される。この規則
によれば、グループすなわち命令サブシーケンスは、プ
ロセッサ・アーキテクチャ中の汎用レジスタを修正する
命令によって区切られる。これらのレジスタは、多重シ
ーケンス・プロセッサ・システムの多重プロセッサに共
通である。

第１図に示すシステムの中心要素は、主バイブライン・
プロセッサ１２４と補助パイプライン・プロセッサ１２
Ｂである。バイブライン・プロセッサ１２４．１２Ｂは
、例えば、ＩＢＭ製の３０３３型プロセツサで使用され
るタイプのものでよい。

これらのプロセッサはそれぞれ、命令バッファ１１６か
ら実行すべき命令を獲得する。命令バッファ１１６は、
キャッシュ・メモリ１１２から命令を得る。キャッジ：
Ｌｉ　１２はまた、主バイブライン・プロセッサと補助
バイブライン・プロセッサにオペランドを供給する。処
理すべき命令グループは、ＢＨＴＩＩＯの制御下で選択
される。先に引用した米国特許第４６１７９１４１号明
細書に詳しく記述されているように、ＢＨＴは、遭遇す
る可能性の大きい取られた各分岐ごとに、１対のアドレ
ス値ＢＡとＴＡを供給する。アドレス値ＢＡは、取られ
た分岐命令のアドレスであり、アドレス値ＴＡは分岐目
標、すなわち取られた分岐命令が制御を渡す先の命令の
アドレスである。後述する本発明の実施例では、ＢＡア
ドレス値は１つのグループの最後の命令を識別し、ＴＡ
アドレス値は次に続くグループの最初の命令を識別する
。

アドレス値の対ＢＡとＴＡは、グループ待ち行列１１８
に入れられる。グループ待ち行列１１８は、主バイブラ
イン及び補助パイプラインにタスク指名される次のいく
つかの命令グループを識別する。アドレス値の対ＢＡと
ＴＡは、グループ待ち行列１１８に入れられると同時に
、キャッジ、・メモリ１１２に入れられ、従って様々な
グループの命令とオペランドをメモリ１１４から取り出
すことができ、直ちにバイブライン・プロセッサ１２４
．１２６で利用可能となる。本発明のこの実施例で使用
されるタイプのＢＩＴと命令バッファ、並びに命令とデ
ータの事前取出しのためのそれらの使用については、先
に引用した米国特許第４６７９１４１号明細書に記載さ
れており、ここでは詳述しない。

グループ・ディスパッチャ１２０は、グループ選択回路
１２２に応答して、グループ待ち行列からの１対の値を
主バイブライン１２４に入れ、次に続く１対の値を補助
パイプライン１２６に供給する。

グループ選択回路１２２は、主バイブライン１２４が１
つの命令グループを実行し、補助パイプライン１２６が
次に続く命令グループを実行するように、アドレス値の
対を選択する。グループを定義するアドレス値の対は、
グループ選択回路１２２の制御下で、グループ・ディス
パッチャ１２０によって主バイブライン・プロセッサ及
び補助バイブライン・プロセッサに供給される。例えば
、グループ待ち行列１１８が連続するグループＧ１、Ｇ
２、Ｇ３、及びＧ４用のエントリを含むものと仮定する
。これらの並列実行中に何ら問題が発生しない場合は、
グループＧ１は主パイプライン・プロセッサ１２４にタ
スク指名され、グループＧ２は補助バイブライン・プロ
セッサ１２６にタスク指名される。グループＧ１、Ｇ２
が実行された時、グループＧ３が主パイプライン・プロ
セッサに割り当てられ、グループ３は補助パイプライン
・プロセッサに割り当てられる。グループが実行される
時、グループＧ５、Ｇ６、Ｇ７、Ｇ８用の追加のエント
リが、ＢＨＴＩＩＯによってグループ待ち行列１１８に
入れられる。これらのグループ・エントリは後でタスク
指名される。

主パイプラインと補助パイプラインは並列して動作する
ので、主パイプラインにおける命令の実行が、補助パイ
プラインによってもたれされる結果を無効にすることが
ある。例えば、補助パイプライン１２６が、レジスタ・
ファイル１３０のレジスタＲ５から得た値に基づいて、
メモリ１１４に記憶すべき値を生成し、続いて主パイプ
ライン１２４がレジスタ・ファイルＲ５中の値を変更す
る場合、補助パイプラインによって生成された値が無効
となり、廃棄しなければならないことがある。補助パイ
プラインによって実行されている命令グループが無効に
なるときは、このグループ用のエントリは、グループ待
ち行列中に保持され、主パイプライン１２４にタスク指
名される次のグループとなる。

この種の問題や、補助パイプライン１２６によって生成
された結果を無効にする可能性のある他の問題を検出す
るため、第１図に示す例示的システムは、取出しチェッ
ク回路１３２とレジスタ・チェック回路１３４を含んで
いる。取出しチェック回路１３２は、補助パイプライン
によってメモリから取り出されたオペランドが無効であ
るか否かを判定する。というのは、それらのオペランド
が、主パイプラインによって以前に記憶されたメモリ位
置から取り出されたため、あるいはその他の理由で正し
くない値を有するかもしれないからである。他の理由に
は、直列化命令との遭遇や、多重プロセッサ・システム
では相互間合せ事象の発生が含まれる。レジスタ・チェ
ック回路１３４は、補助パイプライン１２６が、主パイ
プラインによって後で変更された汎用レジスタ１３０の
１つの中の値をいつ使ったかを判定する。

チェック回路１３２．１３４から供給される信号は、エ
ンド・グループ回路１３６に送られる。

回路１３６はまた、それぞれ主パイプライン・プロセッ
サ１２４と補助パイプライン・プロセッサ１２６からの
信号ＭＥＯＧとＡＥＯＧをも受は取る。これらのパイプ
ラインは、その当該の命令グループの最終命令が実行さ
れ終った時に、前記の信号を生成する。エンド・グルー
プ回路１３６は、ＭｌｊＪパイプラインによって生成さ
れた結果を廃棄すべきか否かを判定し、廃棄すべき場合
は、どの命令グループが主パイプライン・プロセッサと
補助パイプライン・プロセッサにロードされる次のグル
ープになるかを決定する。

パイプライン１２４と１２６は共に、そのアーキテクチ
ャ中に１６個の汎用レジスタ（ＧＰＲ）を含む。本発明
のこの実施例では、これらのレジスタは物理的にはレジ
スタ・ファイル１３０によって実施される。後で詳しく
説明するように、レジスタ・ファイル１３０には３２個
のレジスタがあり、このうち１６個はいつでも「活動状
態」で、他の１６個はいつでも「一時的」である。主パ
イプラインは、活動レジスタを用いて動作する。これら
のレジスタは、プロセッサｅアーキテクチャで指定され
たＧＰＲである。補助パイプラインは、活動レジスタ及
び一時レジスタの両方を用いて動作する。補助パイプラ
インがレジスタＲ１の読取りだけを行なう場合には、活
動レジスタＲ３を使用する。しかしながら、補助パイプ
ラインがレジスタＲＪ内の値を変更する場合には、一時
レジスタＲ」のみを変更し、その後、レジスタＲ」の読
取りを行なう場合には、一時レジスタＲ４を使用する。

主パイプラインがその命令グループを完了した時、及び
補助パイプラインがその命令グループを、レジスタ・チ
ェック回路１３４または取出しチェック回路１３２から
問題を知らされることなく、完了した場合には、その値
が変更されたどの一時レジスタも活動レジスタとなり、
以前に活動状態であったレジスタが一時レジスタとなる
。

補助パイプラインの結果が廃棄される時に、間違った値
がメモリに記憶されるのを防止するため、補助パイプラ
インからのすべてのメモリ記憶動作は、記憶スタック１
２８に緩衝記憶される。これらの緩衝された記憶動作が
完了するのは、補助パイプラインが動作を起こさせる命
令グループをうまく実行したとの指示を記憶スタックが
受は取る時だけである。必ずしも必要ではないが、主パ
イプライン１２４から発するメモリ記憶動作も、記憶ス
タックに緩衝記憶される。

命令グループ実行中に遭遇したＢＨＴの誤りから生じる
、ＢＨＴ中のデータの訂正は、前記の米国特許第４８７
９１４１号明細書に記載されているように行なわれる。

この訂正は、第１図では、信号ＭＢＵＤで示される。補
助パイプラインにょる命令実行中にＢＨＴデータ中の誤
りに遭遇した場合、補助パイプラインによって生成され
た結果は廃棄され、その命令グループが主パイプライン
で再実行される。

次ニ、多重シーケンス・プロセッサを構成する回路をさ
らに詳しく説明する。この説明は、第２Ａ図ないし第５
図を参照して行なう。

第２Ａ図と第２Ｂ図は、第２Ａ図の挿入図に示すように
接合された、ブロック図の２つの部分である。この２つ
の図から構成されるブロック図は、グループ待ち行列１
１８、グループ・ディスパッチャ１２０、エンド・グル
ープ回路１３６、及びグループ選択回路１２２の詳細を
示している。本発明の説明を簡単にするため、バイブラ
イン・プロセッサ１２４．１２Ｂは詳しくは示さず、グ
ループ・ディスパッチャ１２０及びエンド・グループ回
路１３６との接続のみを示す。

前述のように、グループ待ち行列１１８は、連続する命
令グループを示す命令アドレス対（ＴＡ。

ＢＡ）を保持する。アドレス値ＢＡとＴＡは、例えば（
ＢＡｏ、Ａｏ）、（ＢＡＤ、ＴＡｔ）　、（ＢＡ２−Ｔ
　Ａ　２　）などとして、ＢＨＴから供給される。これ
らのアドレス対は、連続する命令グループを定義する対
、（ＴＡｏ、ＢＡＤ）　、（ＴＡｔ、ＢＡ２）などにグ
ループ化し直される。これらのアドレス値の対は、グル
ープ待ち行列１１８内に記憶される。

第２Ａ図に示すグループ待ち行列は、４つのレジスタ２
１２と、レジスタ２１２を連想メモリとして使用する制
御回路２１０とを含む。レジスタ２１２は、当該グルー
プの最初の命令を定義する目的アドレス値を保持するた
めの各ビット・フィールド（Ｔ　Ａ　ｏ　”　Ｔ　Ａ　
３　）と、当該グループの最後の命令を定義する各分岐
アドレス値を保持するための各ビット・フィールド（Ｂ
　Ａ　ｌ”　Ｂ　Ａ　２　）を含む。

さらに、レジスタ２１２はそれぞれ、制御回路２１０が
レジスタにアクセスするために使用するグループ番号（
ＧＮ）ビット・フィールドと、レジスタ内のデータが有
効かどうかを示す満杯／空フィールド（Ｆ／Ｅ）を含む
。無効または空のエントリは、分岐活動記録テーブル１
１０によって自動的に再充填される。

制御回路２１０は、信号ＺＡＥ、ＺＭＥに応答して、命
令グループが滴定のいくように完了した時、現在の主グ
ループ・エントリ及び補助グループ・エントリを空とし
てマークする。制御回路２１０はまた、グループ選択回
路１２２から供給されるグループ番号値に応答して、Ｔ
ＡｌＢＡ及びＧＮ値をアドレスされたレジスタからグル
ープ・ディスパッチャ１２０に供給する。

グループ・ディスパッチャ１２０は、グループ待ち行列
１１８からグループ・エントリを読み取り、所与のエン
トリのＴＡｌＢＡ及びＧＮフィールドを、主命令カウン
タ・レジスタ２３０または補助命令カウンタ・レジスタ
２２０に選択的に供給する。レジスタ２３０．２２０は
、命令バッファ１１１からの命令取出しを制御し、それ
ぞれ主パイプライン・プロセッサまたは補助バイプライ
・プルプセッサにどの命令が主グループまたは補助グル
ープの最後の命令であるかを指示する回路に結合されて
いる。

グループ・ディスパッチャ１２０は、次のように動作す
る。例えば、グループ選択回路１２２から供給されるゼ
ロの値に応答して、グループ待ち行列は、ＴＡ値ＴＡｏ
１ＢＡ値ＢＡ、　、及びＧＮ値Ｏをゲート回路２１Ｅ３
．２１４に供給する。回路２１４はフリップフロップ２
１８の回出力信号の供給を条件として、値Ｔ　Ａ　ｏ　
１Ｂ　Ａ　を及びＧＮＮＯ３主命令レジスタ２３０に渡
す。フリップフロップ２１８のＱ出力信号は、ゲート回
路２１６がこれらの値を補助命令レジスタ２２０に供給
しないようにする。次に続くクロック・パルスで、グル
ープ選択回路１２２は１の値をグループ待ち行列１１８
に供給する。フリップフロップ２１８の内部状態はトグ
ルして、ゲート２１６を使用可能にし、ゲート２１４を
使用禁止にする。これによってゲート２１６は、値ＴＡ
１１ＢＡ２を補助命令レジスタ２２０に供給するように
条件づけられる。ゲート２１６を使用可能または使用禁
止にするフリップフロップ２１８の出力信号は、エンド
・グループ回路１３６に供給される信号Ｄ　Ｉ　５ＰＡ
ＵＸである。

システムが最初に活動化される時、フリップフロップ２
１８は信号５ＴＡＲＴ及び５ＴＡＲＴ＋１によって制御
される。５ＴＡＲＴは、強制的にフリップフロップを、
ゲート２１４を使用可能にしゲート２１６を使用禁止に
する状態にし、５ＴＡＲＴ＋　１は、フリップフロップ
２１８の状態を変えて、ゲート２１６を使用可能にしゲ
ート２１４を使用禁止にするフリップフロップ２１８は
、例えば従来のトグル形式のフリップフロップでもよく
、定常状態動作では、倍パルス信号ＮＥＸＴＧＲＯＵＰ
に応答して状態を変え、ゲート２１４．２１８を次々に
使用可能にする。信号ＮＥＸＴ　　ＧＲＯＵＰは、下記
のエンド・グループ回路１３６によって生成される。

グループ・ディスパッチャ１２０の残りの部分は、２つ
の同一回路からなり、その一方は主パイプライン・プロ
セッサ１２４を制御し、他方は補助パイプライン・プロ
セッサ１２６を制御する。

話を簡潔にするために、ここでは、主パイプライン・プ
ロセッサ１２４を制御する回路のみについて述べる。こ
の回路は、命令カウンタ・レジスタ２３０、比較機構２
３２、ゲート２３４、及び増分回路２３θを含む。前述
の例では、命令アドレス値ＴＡｏ１ＢＡｔ及びグループ
番号０が、レジスタ２３０内の異なるフィールドＭＴＡ
、ＭＢＡ１及びＭＧＮに記憶される。主パイプライン・
プロセッサ１２４が信号ＧＥＴ　　ＮＥＸＴ　　ＭＩＮ
ＳＴを用いて命令を要求すると、フィールドＭＴＡの内
容は、ゲート２３４を通って、命令バッファ１１８、増
分回路２３６、及び比較機構２３２の１つの入力ポート
に渡される。命令バッファ１１６は、このアドレスにあ
る命令を主パイプライン・プロセッサ１２４に送り、増
分回路２３６は次の命令アドレス値へと増分し、結果を
レジスタ２３０のＭＴＡフィールドに戻して記憶し、比
較機構２３２は、そのアドレス値をレジスタ・フィール
ドＭＢＡに保持されたアドレス値と比較して、アドレス
された命令がそのグループの最後の命令であるかどうか
を判定する。グループ番号値ＭＧＮは、エンド・グルー
プ回路１３６に渡され、そこで下記のように使用される
。

命令バッファ１１６から供給された命令値、及び供給さ
れた命令がそのグループの最後の命令であることを示す
、比較機構２３２．２２２から供給されたグループ終り
信号が、それぞれ主パイプライン・プロセッサ１２４及
び補助パイプライン・プロセッサ１２６に供給される。

前述のように、これらのプロセッサはそれぞれいくつか
の段を含む。各段は命令値を保持するレジスタを含む。

第２Ｂ図には、復号段と実行段のレジスタのみを示す。

主パイプライン・プロセッサ１２４では、命令値とグル
ープ終り信号が、復号命令レジスタ２４４の当該のフィ
ールドＤＩＶ及びＥＯＧに送られる。このレジスタに関
連するプロセッサ１２４中の回路が、信号ＧＥＴ　　Ｎ
ＥＸＴ　　ＭＩＮＳＴを発行する。この信号は、グルー
プ・ディスパッチャ回路１２０を、主パイプライン・プ
ロセッサに対する次の命令を取り出すように条件づける
。ＥＯＧフィールドは、命令値がパイプラインの様々な
段に転送される時に、それと−緒に渡される。命令が実
行段のレジスタ２４６に達すると、ＥｏＧフィールド中
の値が信号ＭＥＯＧとして供給され、主フロセッサで実
行されている命令グループ内ノ最後の命令が完了された
ことを示す。

実行段に関連する回路は、分岐エラーが発生したかどう
かを判断する。分岐エラーは次の２つのタイプのいずれ
かである。すなわち、ＢＨＴｌｌｏによって取られると
予言された分岐命令が取られないか、またはＢＨＴによ
って取られると予言されなかった分岐命令が取られる場
合である。これらのどちらかのエラーを主プロセツサが
検出した場合、レジスタ２４θのビット・フィールドＥ
ＯＧが１に設定され、１の値の信号ＭＢＥが実行回路に
よって発行される。同様に、これらのどちらかのエラー
を補助プロセッサが検出した場合、１の値の信号ＡＢＥ
が実行回路によって発行される。信号ＭＢＥはまた、グ
ループ待ち行列１１８をクリアするのに使用される。と
いうのは、分岐活動記録テーブル中にエラーがあると、
エラーを含む対の後に供給される（ＴＡ、ＢＡ）対が必
然的に無効にされるためである。

信号ＭＥＯＧ、ＡＥＯＧ１ＭＢＥ、及びＡＢＥが、エン
ド・グループ回路１３６に供給される。

さらに、レジスタ・チェック回路１３４と取出しチェッ
ク回路１３２が生成した信号ＸＲＣＨＡＮＤ　　ＸＦＣ
Ｈ及びグループ・ディスパッチャ１２０が生成した信号
ＤＩＳＰＡＵＸが、エンド・グループ回路１３６に供給
される。レジスタ・チェック回路１３４及び取出しチェ
ック回路１３２は、後でそれぞれ第４図と第５図を参照
して詳しく説明する。

前述のように、信号Ｄ　Ｉ　５ＰＡＵＸは、グループ待
ち行列１１８からのアドレス対（ＴＡｌＢＡ）をグルー
プ・ディスパッチャ１２０の補助パイプライン・プロセ
ッサ１２６を制御する部分に送るため、グループ・ディ
スパッチャ１２０によって生成される。この信号は、従
来型のフリップフロップ２５４のセット入力端子（Ｓ）
に供給される。

フリップフロップ２５４のリセット入力端子（Ｒ）は、
ＯＲゲート２５８から供給される信号ＡＢＥ１ＭＢＥ１
ＸＲＣＨ１ＸＦＣＨ（７）論理ＯＲを受は取るように結
合されている。フリップフロップ２５４のＱ出力端子は
信号ＡＵＸＯＫである。

信号ＡＵＸＯＫは、新しいグループが補助パイプライン
１２６にタスク指名される時、１の値をとるように事前
設定される。この信号は、補助パイプラインが生成した
結果を無効にするエラーが検出された場合、０にリセッ
トされる。補助パイプライン１２６によって実行される
命令グループの終りに、信号ＡＵＸＯＫ、ＭＥＯＧ、及
ヒＡＥＯＧがすべて１の値をとり、命令グループが支障
なく実行されたことを示す場合には、レジスタ２２０の
グループ番号フィールドＡＧＮに保持された値が、信Ｏ
号ＺＡＥとしてゲート２４８によって制御回路２１０に
渡され、補助パイプライン１２６によって丁度完了され
た命令グループに対応するエントリをゼロにするように
、グルレープ待ち行列回路１１８を条件づける。

同様にして、主パイプライン中のレジスタ２４６のビッ
ト・フィールドＥＯＧがセットされると、ゲート２５０
は使用可能となって、レジスタ２３０のフィールドＭＧ
Ｎに保持された値をグループ待ち行列回路１１８に渡す
。この値は、主パイプライン１２４によって丁度完了さ
れた命令グループに対応するグループ待ち行列内のエン
トリをゼロにするために使用する。

信号ＡＥＯＧ、！＝ＭＥＯＧは、ＡＮＤゲート２６０に
よって組み合わされて信号を発生し、それがパルス発生
器２６１に供給される。パルス発生器２６１は、倍パル
ス信号ＮＥＸＴ　　ＧＲＯＵＰを生成する。この信号は
、前記のように、グループ・ディスパッチャ１２０に供
給される。このパルス信号はまた、グループ選択回路１
２２にも供給され、この回路を、グループ待ち行列から
の次の２つの有効エントリをそれぞれ主パイプラインと
補助パイプラインに供給するように条件づける。

信号ＭＥＯＧ、及びフリップフロップ２５４によって供
給される信号ＡＵＸＯＫの反転されたものが、ゲート２
５２に供給されて、ゲートを使用可能にして、グループ
番号値ＡＧＮをグループ選択回路１２２に供給させる。

この信号経路は、保持パイプラインでうまく実行されな
がった命令グループを、主パイプラインによって実行さ
れる次の命令グループとして指定させる。

ゲート２５２から供給される信号は、ＯＲゲート２８２
により、ゲート２６８によって供給される、実行すべき
次の命令グループを指示する信号と、論理的にＯＲ化さ
れる。ゲート２６２の出力信号は、２ビツト・レジスタ
２６４の入力ポートに供給される。レジスタ２６４のリ
セット入力ボートは、信号５ＴＡＲＴを受は取るように
結合され、プリセット入力ボートは、信号５ＴＡＲＴ＋
　１を受は取るように結合されている。レジスタ２６４
の出力ポートは、増分回路２６６に結合されている。増
分回路の出力ポートは、ゲート２６８の入力ポートに結
合されている。ゲート２θ８は、ＡＮＤゲート２７０に
よって供給される倍パルス信号ＮＥＸＴ　　ＧＲＯＵＰ
、！：信号ＡＵＸＯＫの論理ＡＮＤに応答して、増分回
路２６６の出力信号を渡す。

ゲート２５２から供給される信号の効果をさしあたり無
視すると、グループ選択回路は次のように動作する。プ
ロセッサが最初に開始される時、信号５ＴＡＲＴは、レ
ジスタ２８４から供給されたグループ値をＯにリセット
する。この値に応答して、グループ番号Ｏに関連する命
令グループが、グループ待ち行列１１８とグループ・デ
ィスパッチャ１２０によって主パイプラインに供給され
る。

次に続くクロック・パルスで、信号５ＴＡＲＴ＋１に応
答して、１の値がレジスタ２６４にロードされる。この
値は、グループ待ち行列とグループ・ディスパッチャを
、グループ番号１に関連する命令を補助パイプラインに
供給するように条件づける。正常操作中は、レジスタ２
６４に保持された値が増分回路２６８によって増分され
、信号ＮＥＸＴ　　ＧＲＯＵＰの最初のパルスが発生す
る時、この値がレジスタ２６４にロードされる。信号Ｎ
ＥＸＴ　　ＧＲＯＵＰの第２のパルスで、次に続く値が
レジスタ２８４にロードされる。

しかし、補助パイプラインによって実行された命令グル
ープを廃棄しなければならない場合には、このグループ
のグループ番号は、ＯＲゲート２６２を介してレジスタ
２６４のプリセット入力端子に供給される。レジスタ２
６４は、信号ＮＥＸＴＧＲＯＵＰの第１パルスで、ゲー
ト２６８から供給される値の代りにこの値をロードする
。従って、このグループの命令が、主パイプライン１２
４に供給される次の命令である。信号ＮＥＸＴ　　ＧＲ
ＯＵＰの第２パルスは、ゲート２６８から供給される増
分された値をロードするように、レジスタ２６４を条件
づける。これは打ち切られたグループの次に続くグルー
プである。このグループの命令は、補助パイプライン１
２６に供給される次の命令である。

本発明の代替実施例を、第２０図ないし第２Ｆ図を参照
して説明する。本発明のこの代替実施例では、グループ
の区切りは、取られた分岐命令ではなく、レジスターフ
ァイル１３０の中のレジスタを修正する命令のいくつか
である。Ｉ　ＢＭ３０３３コンピユータの命令セットで
は、命令を修正するこれらのいくつかのレジスタは、Ｌ
（ロード）、ＬＨ（半分ロード）、ＢＡＬ（分岐後リン
ク）、Ｒ２フィールドが０に設定され、分岐がないこと
を示す時のＢＡＬＲ（分岐後レジスタ・リンク）、Ｌ１
フィールドとＬ２フィールドが同じで、そのレジスタを
リセットすべきことを示す時の５ＬＲ（論理レジスタ減
算）、及び直列化命令である。便利な略語として、これ
らの命令をＬ命令と呼び、これらの命令によって区切ら
れるグループをＬグループと呼ぶ。

第２Ｃ図は、取られた分岐グループとＬグループの違い
を示すために使用するプログラムの１セグメントである
。第２Ｃ図に示すこのセグメントは、１〜７１の番号を
つけた取られた分岐を有する大きなプログラム・ループ
から取ったものである。取られた分岐１〜６、及び７１
は、このプログラム・セグメントに含まれ、第２Ｃ図の
左側に丸で囲った数字で示されている。対応する分岐グ
ループは、第２Ｃ図の左側にかっこで示されている。同
様に、Ｌ命令は四角の枠で囲み、対応するしグループは
、第２Ｃ図の右側にかっこで示されている。

本発明のこの代替実施例では、取られた分岐命令がグル
ープの区切りとして使用されなくても、Ｌ命令発生の指
示を分岐活動記録テーブルに組み込むことが望ましい。

というのは、これは依然としてシステムの将来の挙動を
良く予言するからである。第２Ｄ図は、分岐活動記録テ
ーブル１１０中のエントリの例示的構造を示す図で、取
られる連続した分岐命令の間に生ずるし命令に関するデ
ータを含んでいる。第２Ｃ図に示したプログラム・セグ
メントを最初に通過する間に、プロセッサは、前記のよ
うに、第２Ｄ図に示した分岐活動記録テーブルに対する
ＢＡ（分岐アドレス）フィールドとＴＡ（目的アドレス
）フィールドを生成する。さらに、本発明のこの第２の
実施例の実施を容易にするため、１組の命令カウント・
フィールドが生成される。

これらの追加エントリを使用して、取られる連続した分
岐命令の間に生ずるＬグループを定義する。２つの取ら
れた分岐命令の間の命令は、Ｌグループの開始、以前に
開始されたＬグループの続行、以前に開始されたグルー
プの終了を含み、あるいは、１つまたは複数の新しいＬ
グループを完全に含むことができる。

第２Ｄ図で、５ＴＡＲＴ、Ｃ（ｊＮＴ及びＥＮＤのラベ
ルを付けた追加エントリは、取られた分岐命令から始め
て、それぞれＬグループの開始、続行または終了を行な
う分岐グループ中の命令のカウント数を含む。分岐グル
ープが、以前に開始されたしグループを終了する命令の
後に、新しいしグループを開始する命令を含む場合には
、やはり新しいグループ内にある分岐グループ中の命令
の数を表すエントリが、フィールドＮＥＷＩ中に作成さ
れる。この新しいグループが分岐グループ内に完全に含
まれ、かつ分岐グループが、他のしグループを開始する
命令をさらに含む場合は、これらの他の命令のカウント
を含むエントリが、フィールドＮＥＷ２中に作成される
。同様に、フィールドＮＥＷＳとＮＥＷ４が、分岐グル
ープを定義する１組の命令でこれらのしグループは開始
され、またはその中に完全に含まれる可能な第３及び第
４の新しいしグループのために設けられる。

フィールド５ＴＡＲＴ１　Ｃ０ＮＴ、ＥＮＤ、ＮＥＷｌ
、ＮＥＷ２、ＮＥＷＳ、及びＮＥＷ４は、プログラムを
最初に通過する間に充填され、ＢＨＴｌ　１０内の分岐
情報が更新される時に更新される。次の例は、第２Ｄ図
に示すテーブルの部分が第２Ｃ図に示すプログラム・セ
グメントからどのように生成されるかを示す。

第２Ｃ図では、分岐７１の次に最初のしグループの５つ
の命令が続き、分岐７１自体が最初のしグループの部分
であることに注意されたい。すなわち、分岐７１用の分
岐活動記録テーブルのＥＮＤフィールドに５″が置かれ
、分岐に続く５つの命令がＬグループであり、第５の命
令はＬグループの終りであることを示す。分岐１に続く
４つの命令で、第２のしグループが開始し、したがって
、分岐１用の５ＴＡＲＴフイールドに４″が置かれる。

この第２のしグループは、分岐２に続く２つの命令を通
じて継続し、したがって、分岐２用のＢＩＴエントリの
Ｃ０ＮＴフイールドに”２″が置かれる。分岐３に続く
最初の２つの命令で第２Ｌグループが終了し、次の３つ
の命令は第３のしグループを定義し、その次の５つの命
令は第４のＬグループを定義する。したがって、分岐３
用の分岐活動記録テーブルはそのＥＮＤフィールド内に
”２”、そのＮＥＷｌ内に３”、そのＮＥＷ２内に５″
を存する。このようにして、分岐４．５．６用のＢＨＴ
エントリは、第２Ｄ図に示すように順に充填される。

分岐活動記録テーブルが充填されると、多重シーケンス
処理システムの性能を指示するために使用できる。最初
のステップは、ＢＨＴｌｌｏからの取られると予言され
た分岐に基づいて、命令バッファ１１６を充填すること
である。データは命令バッファに記憶するためカッドワ
ード（すなわち取出し１回あたり１６バイト）ごとに取
り出されるので、ＢＩＴエラーが検出されない限り、命
令バッファは、実質的に満杯であると想定できる。

命令バッファに命令を事前に取り出すためのＢＩＴの動
作は、前記の米国特許第４６７９１４１号に記載されて
いる。下記の例で、多重シーケンス処理システムがＬグ
ループを使用して動作できるように、ＢＨＴ１１０中の
追加データをどのように使ってグループ待ち行列１１８
を充填するかを説明する。

グループ待ち行列中のしグループ・エントリは、第１図
に破線で示したグループ・データ・プロセッサ１１１に
よって作成される。例えば分岐１用のＢＨＴエントリか
ら始めて、プロセッサ１１１は分岐１のエントリの５Ｔ
ＡＲＴフイールド中の４にアクセスし、新しいグループ
を開始する。分岐２用のエントリに応答して、プロセッ
サ１１１は、Ｃ０ＮＴフイールド中の値″２？′を現グ
ループ・カウント値＊　４　Ｈに加えて、カウント値″
６″を生成する。プロセッサ１１１は、分岐３用のＢＨ
ＴエントリからＥＮＤフィールド中の２″の値を取って
、それをカウント値″６″に加え、′８”のカウント値
を得て、次いでグループ・カウント・エントリ（Ｌグル
ープ２）を完全とマークする。次にプロセッサ１１１は
、分岐３のＮＥＷフィールド中の値″３″を取り、Ｌグ
ループ３に対して”３”のグループ・カウントを設定す
る。

同じ手順を用いて、プロセッサ１１１はＬグループ４に
対して５″のグループ・カウントを設定する。次いで、
プロセッサ１１１は、先に概説したアルゴリズムを使用
して、Ｌグループ５．６及び７に対してそれぞれ”４″
、′４′″及び３″のグループ・カウントを生成する。

これらのグループ・カウントは、第２Ｃ図に示すように
、Ｌグループ２〜７中の命令の数に相当する。

Ｌグループに対するグループ・カウントが決定されると
、さらに２つのことを行なうことが有用である。すなわ
ち、小グループを組み合わせて、十分に効率的なサイズ
のグループを作ること、及びＬグループを、それらが開
始する命令のアドレスと関連づけることである。この例
では、どのＬグループも命令を８個以上含むという規則
が確立されている。したがって、Ｌグループ１とＬグル
ープ２を組み合わせて、１４個の命令を持つＬグループ
１−２を作り、Ｌグループ３とＬグループ４を組み合わ
せて、８個の命令を持つＬグループ３−４を作り、Ｌグ
ループ５とＬグループ６を組み合わせて、８個の命令を
持つしグループ５−６を作る。

次にＬグループ１−２．３−４．５−Ｅｌのそれぞれを
、Ｌグループを定義する各ＢＩＴエントリのＢＡ（分岐
アドレス）とＴＡ（目的アドレス）の対と関連づけ、第
２Ｅ図に示すように、グループ・データをグループ待ち
行列１１８に記憶する。

これらのＢＡとＴＡの対はＢＨＴＩＩＯ内と同じ順序で
あり、先に第２Ａ図に関して述べたように再配列されて
はいない。グループ・ディスパッチャ１２０は、第２Ｅ
図に示すデータを用いて、０２ＤＥ２８の開始アドレス
と１４”のグループ・カウントを主パイプライン、１２
４に供給し、０２Ｅ２１０の開始アドレスと８″のグル
ープ・カウントを補助パイプライン１２６に供給し、０
２Ｅ２３４の開始アドレスと８″のグループ・カウント
を主パイプライン１２４に供給し、以下同様である。取
られる分岐に遭遇するごとに、各グループごとに余分の
ＢＡとＴＡの対がグループ・ディスパッチャ１２０に供
給される。

第２Ｆ図は、グループ待ち行列１１８とグループ・ディ
スパッチャ１２０をどのように修正すれば、Ｌグループ
を実施するために使用される追加情報を収容できるかを
示すブロック図である。第２Ｆ図は第２Ａ図と同じ方式
で描いてあり、第２Ｆ図の挿入図に示すように、その代
りになって本発明のこの代替実施例のブロック図を生成
する。

第２Ｆ図で、グループ待ち行列２１２１は第２Ｅ図の待
ち行列と同じ内容である。グループ番号を変えて、グル
ープ１−２．３−４及び５−６をそれぞれ新しいグルー
プ０．１及び２とした。前述の本発明の第１の実施例の
場合と同様に、グループ待ち行列２１２ｆからのグルー
プ・エントリは、グループ選択回路１２２から供給され
るグループ番号に応答して、ゲー）２１４．２１５を介
してグループ・ディスパッチャ１２０°に供給される。

グループ・ディスパッチャ１２０１は、２つの同じ回路
を含み、これらはそれぞれ主パイプライン１２４及び補
助バイブライン１２６上での命令の順序を制御する。話
を簡単にするために、主パイプライン１２４用の回路の
みについて以下に説明する。

グループ・ディスパッチャ１２０′はまず、レジスタ２
３０“のフィールドＭＳＡに保持された開始アドレス値
（ＳＡ）を命令バッファ１１６に供給する。これはバッ
ファ１１６を、そのアドレスにある命令を主パイプライ
ン１２４に供給するように条件づける。グループ・エン
トリが分岐アドレス（ＢＡ）フィールドも目的アドレス
（ＴＡ）フィールドも存さない時は、フィールドＭＳＡ
中の値が増分回路２３６゛で増分され、マルチプレクサ
２３７を介してフィールドＭＳＡに戻されて記憶される
。命令アドレス値が増分される度に（すなわち、信号Ｇ
ＥＴ　　ＮＥＸＴ　　ＭＩＮＳＴの各パルスで）、カウ
ンタ２３３中の値が増分される。このカウンタは信号Ｎ
ＥＸＴ　　ＧＲＯＵＰによってリセットされるので、こ
の値はこれまで実行されたグループ中の命令の数を示す
。この値は、比較機構２３２によって、フィールドＭＮ
Ｏ工に保持されたそのグループの命令（ＮＯＩ）の数の
値と比較される。これらの値が同じである時は、比較機
構２３２はグループ終り（ＥＯＧ）信号を主パイプライ
ン１２４に供給スる。

グループ・エントリが非ゼロのＢＡフィールドとＴＡフ
ィールドを有する場合には、比較機構２３１はフィール
ドＭＳＡ中の次の命令のアドレス値を、フィールドＭＢ
Ａ中に保持された分岐アドレス値と比較する。この２つ
の値が同じであれば、比較機構２３１は信号ＭＴＢＲを
生成する。この信号は、増分されたアドレス値の代りに
、フィールドＭＴＡに保持された目的アドレス値をフィ
ールドＭＳＡに記憶するように、マルチプレクサ２３７
を条件づける。この段階で、アドレスＢＡでの分岐命令
の出現が予測される。さらに、信号ＭＴＢＲがグループ
待ち行列１１８“の制御回路２１０°に供給されて、こ
の回路を、現グループに対する次のＢＡ、ＴＡの対をレ
ジスタ２３０ｖのフィールドＭＢＡ１ＭＴＡに供給する
ように条件づける。この動作によって、レジスタが次に
取られる分岐に対してセットアツプされ、グループ・デ
ィスパッチャ１２０′が次に取られる分岐命令を予測で
きるようになる。

グループ・ディスパッチャ１２０°は、比較機構２３２
から供給されたＥＯＧ信号が主パイプライン１２４を介
してエンド・グループ回路１３Ｅ３へ伝播するまで、先
に概説したように、命令アドレスの処理を続ける。同様
にして、グループ・ディスパッチャ１２０°中の補助グ
ループ・タスク指名回路が、グループ・エントリを処理
して、命令を補助パイプライン１２６に供給する。本発
明のこの代替実施例では、パイプラインΦプロセッサ１
２４．１２６、エンド・グループ回路１３６、及びグル
ープ選択回路１２２は、第２Ａ図及び第２Ｂ図に関して
先に説明したのと同様に動作する。

第１図に関して述べたように、主パイプラインと補助パ
イプライン１２４．１２６は、レジスタ・ファイル１３
０を共用する。レジスタ・ファイル１３０は、１６対の
汎用レジスタ（ＧＰＲ）を含む。多対の一方は所与の時
間に「活動状態」であり、他方は「一時的」である。前
述のように、主パイプライン１２４は、活動レジスタの
みを使って動き、一時パイブライン１２６は、活動レジ
スタと一時レジスタを使って動作する。

第３Ａ図にレジスタ・ファイル１３０を示し、第３Ｂ図
には、レジスタ・ファイル１３０からの例示的レジスタ
対Ｒ８をより詳しく示す。レジスタ対Ｒ８は、ＬＥＦＴ
のラベルを付けた３２ビツト・レジスタ３１０、及びＲ
Ｉ　ＧＨＴのラベルを付けた３２ビツト・レジスタ３３
０を含む。レジスタ３１０．３３０はそれぞれ、３２個
のデータ・ビットの他に、有効ビットＶを有する。フリ
ップフロップ３４４は、その状態によって、レジスタ３
１０とレジスタ３３０のいずれが活動状態であるかを決
定する。その対の他方のレジスタは−・時的となる。フ
リップフロップ３４４は、ＡＮＤ’ｒ’−ト３４２から
供給される信号によってトグルされる。

第３Ｂ図でレジスタ３１０．３３０の下にあるゲートは
、どのレジスタがどのパイプラインによってロードされ
るかを決定する。主パイプライン１２４は、活動レジス
タがレジスタ３１０または３３０の場合、それぞれゲー
ト３１２または３３２を介して活動レジスタをロードす
る。補助パイプライン１２６は、ゲート３１４または３
３４を介して、他方のレジスタを一時レジスタとしてロ
ードする。ある値が一時レジスタにロードされると、レ
ジスタのを効ビットが１にセットされる。

第３Ｂ図でレジスタ３１０，３３０の上にあるゲートは
、どのレジスタがどのパイプラインによって読み取られ
るかを決定する。主パイプライン１２４は、レジスタ３
１０が活動状態の場合はゲート３工６を介して、またレ
ジスタ３３０が活動状態の場合はゲート３３６を介して
、活動レジスタを読み取る。前記のように、補助パイプ
ライン１２Ｂは、以前に対応する一時レジスタに書き込
んでいない場合のみ、活動レジスタから値を読み取る。

一時レジスタの有効ビットは、レジスタが書き込まれて
いない限りリセットされる。したがって、補助パイプラ
イン用のデータは、レジスタ３１０または３８０が一時
的であり、しかも現在活動状態の命令グループの期間中
に書き込まれている場合に、それぞれゲート３１８また
は３３８を介してレジスタ対から読み出される。一方、
レジスタ３１０または３３０が活動状態である場合は、
それぞれゲート３２０または３４０を介してデータが読
み出される。

主パイプライン及び補助パイプラインの両方がグループ
終り信号を出しくＭＥＯＧ＝１及びＡＥＯＧ＝　１）　
、補助パイプラインに問題がない時は（ＡＵＸＯＫ＝１
）　、その有効ビットがセットされた各一時レジスタが
切り換えられて活動レジスタとなり、すべての有効ビッ
トがリセットされる。

この切換えは、ＯＲゲート３４３、ＡＮＤゲート３４２
、及びフリップフロップ３４４によって実現される。主
パイプラインがグループ終り信号を出し、補助パイプラ
インの結果が廃棄されることになる時は（ＭＥＯＧ＝１
及びＡＵＸＯＫ＝Ｏ）、一時レジスタは一時的のままで
、すべての有効ビットがリセットされる。

前述のように、補助パイプラインの結果を無効と宣言、
できる１つのケースは、補助パイプラインが、その現命
令グループの期間中に主パイプラインによって次に書き
込まれるレジスタを読み取る場合である。レジスタ・チ
ェック回路１３４は、補助パイプラインがＧＰＲをオペ
ランド（Ｒ）またはベース（Ｂ）またはインデックス（
Ｘ）として使用するのを監視し、これらのレジスタのど
れかによって保持された値が、そのような使用の後に主
プロセツサによって変更されたかどうか検査する。回路
１３４は、この種の何らかの事象を検出した場合、信号
ＸＲＣＨでエンド・グループ回路１３６にその旨を知ら
せる。

第４図は、例示的レジスタ・チェック回路１３４のブロ
ック図である。各命令が補助パイプライン１２６によっ
て復号されると、そのＲｌＸ、及びＢフィールドが存在
する場合、それらが当該つ復号器４１０．４１２．４１
４に供給される。主メモリ１１４のある位置がキャッシ
ュ１１２を介して［３パイプラインによって読み取られ
、次にそのメモリ位置に保持された値がその現命令グル
ープの期間中に主パイプラインによって変更される時、
各復号器は１６ビツトＧＰＲ使用ベクトル中の１つのビ
ットをセットする。この種の事象を順序外れ取出しと称
する。第１図に示す回路は、この種の事象を検出するた
めの取出しチェック回路１３２を含む。

第５図は、取出しチェック回路１３２の主な機能を示す
ブロック図である。補助パイプラインによって生成され
たメモリ読取りアドレスは、主命令グループと補助命令
グループのうちの期間の長い方が続く間、スタック５１
０に保管される。現プロセッサが多重プロセッサ環境で
使用されている場合には、スタック中のすべてのアドレ
スが、主パイプラインからの書込みアドレス値、及び他
方のプロセッサが生成した任意の相互間合せアドレスと
比較される。これらのアドレスのどれかがスタック中の
アドレスと合致した場合には、補助パイプラインは正し
い新しい値の代りに古い値を取り出したことになり、補
助パイプラインの結果は廃棄すべきである。取り出しチ
ェック回路１３２として使用するのに適した回路は、同
時係属の米国特許出願第０５１７９２号に詳しく記載さ
れている。

第１図で、記憶スタック１２８は高性能プロセッサの標
準構成要素である。本発明で使用する際は、それは２つ
の部分を有する。主部分は主バイブライン１２４からの
メモリ書込み動作を行ない、これらの動作は通常の記憶
スタックの場合と同様に取り扱われる。補助部分は補助
パイプライン１２６からのメモリ書込み動作を行なう。

これらの動作は、補助パイプラインの結果が有効である
（ＡＵＸＯＫ＝１）と判定されない限り、完了しない。

補助パイプラインの結果が有効であると判った場合、こ
れらのメモリ書込み動作は、主パイプライン用のメモリ
書込み動作の後に実施される。

本発明を２台のパイプライン式プロセッサを使用する処
理環境で説明したが、本明細書で教示した技術を直接拡
張することによって、本発明を使用するシステムを、３
台以上のパイプライン式プロセッサを使用する処理環境
で、またはより簡単な非パイプライン式プロセッサを使
用する処理環境で実施することもできる。

Ｆ６発明の詳細 な説明したように、この発明によれば、連続する命令の
グループが同時に実行でき、そのため組合せ命令を完了
するに要する時間が短縮できるので、１つのパイプライ
ン式プロセッサのみを含む処理システムに比べて性能上
の利点をもたらす。

【図面の簡単な説明】

第１図は、本発明の１つの実施例を含む多重シーケンス
・パイプライン・プロセッサのブロック図である。 第２図は第２Ａ図及び第２Ｂ図の組み合わせ図である。 第２Ａ図と第２Ｂ図は、第１図に示す多重シーケンス・
パイプライン・プロセッサの１部分を詳しく示す、２部
分からなるブロック図である。 第２Ｃ図は、第１図に示す多重シーケンス・パイプライ
ン・プロセッサの代替実施例の説明に役立つ、機械語命
令シーケンスを示す図である。 第２Ｄ図は、本発明の代替実施例で使用する分岐活動記
録テーブルの内容を示す図である。 第２Ｅ図は、本発明の代替実施例で使用する代替グルー
プ待ち行列の内容を示す図である。 第２Ｆ図は第２ＦＡ図、第２ＦＢ図及び第２Ｂ図の組み
合わせ図である。 第２ＦＡ図及び第２ＦＢ図は、第１図に示した多重シー
ケンス・パイプライン・プロセッサの一部分の代替実施
例を詳しく示すブロック図である。 第３Ａ図と第３Ｂ図は、第１図に示した多重シーケンス
・パイプライン・プロセッサでの使用に適したレジスタ
・ファイルを詳しく示すブロック図である。 第４図は、第１図に示した本発明の実施例での使用に適
したレジスタ・チェック回路のブロック図である。 第５図は、第１図に示した本発明の実施例での使用に適
した取出しチェック回路のブロック図である。 １１０・・・・分岐活動記録テーブル（ＢＨＴ）、１１
１・・・・プロセッサ、１１２・・・・キャッシュ・メ
モリ、１１６・・・・命令バッファ、１１８・・・・グ
ループ待ち行列、１２０．１２０’・・・・グループ・
ディスパッチャ、１２２・・・・グループ選択回路、１
２４・・・・主バイブライン・プロセッサ、１２６・・
・・補助パイプライン・プロセッサ、１３０・・・・レ
ジスタ・ファイル、１３２・・・・取出しチェック回路
、１３４・・・・レジスタ・チェック回路、１３８・・
・・エンド・グループ回路、２１２．３１０．３３０・
・・・レジスタ、２１４．２１８・・・・ゲート回路、
２２０・・・・補助命令カウンタ・レジスタ、２２２．
２３１．２３２・・・・比較機構、２３０・・・・主命
令カウンタ・レジスタ。 ＦＩＧ、２Ｃ ０ｙ） 空 箸　　；−０″′−００ 中 ＦＩＧ、２Ｅ クループ待ＬＦｒ列 ご呂 ２妬

Claims (1)

1. 【特許請求の範囲】 所定の区切り規則に従って少なくとも第１命令グループ
   と第２命令グループとに分割できる、１つの命令シーケ
   ンスを供給するための手段と、前記の第１命令グループ
   と第２命令グループを表す第１の値と第２の値を記憶す
   る待ち行列手段と、 主データ処理手段と補助データ処理手段と、第１の値と
   第２の値をそれぞれ主データ処理手段と補助データ処理
   手段にタスク指名して、前記の第１命令グループと第２
   命令グループの同時実行を実現する手段と を含むディジタル・データ処理システム。