JPH0820950B2

JPH0820950B2 - マルチ予測型分岐予測機構

Info

Publication number: JPH0820950B2
Application number: JP3252872A
Authority: JP
Inventors: フィリップ・ジョージ・エマ; ジョシュア・ウィルソン・ナイト; ジェームス・ハーバート・ポメレーヌ; トーマス・ロバーツ・プザック; ルドルフ・ネイサン・リヒトシャーフェン; ジェームス・ロバート・ロビンソン; アルバート・ジェームス・バン・ノーストランド，ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-09
Filing date: 1991-09-05
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: EP0480193A2; US5353421A; JPH06324865A; EP0480193A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理の分野に関
するもので、特に、コンピュータのプロセッサで成立し
または成立しない条件付き分岐の結果を予測する機構に
関するものである。

【０００２】

【従来の技術】高性能なプロセッサの大部分は、パイプ
ラインを、性能の向上のための手段として利用してい
る。このようなパイプラインによってプロセッサを別個
の構成要素に分割することができ、この各構成要素は、
命令実行の異なった段階の遂行を引き受けている。例え
ば、図１は、プロセッサのパイプラインを構成する主要
構成要素を示すものである。これら構成要素は、命令フ
ェッチ（ステージＩ）、命令デコードおよびアドレス生
成（ステージII）、オペランド・フェッチ（ステージII
I ）、命令実行（ステージIV）および結果の格納（ステ
ージＶ）である。各命令はこのパイプラインに入り、理
想的には、パイプラインの各ステージにおいて、１サイ
クルをついやす。各命令はパイプラインを通るのに５サ
イクルを必要とする。しかしながら、パイプラインを満
杯な状態で維持できるならば、プロセッサの各構成要素
（パイプライン・ステージ）を異なった命令に関してそ
れぞれ異なったパイプライン・ステージにおいて能動的
に作動させることができ、更に、１つの命令をサイクル
毎に完了させることができる。しかし、パイプラインを
満杯な状態で維持することは困難な作業である。パイプ
ラインではブレーク、即ち破壊が頻繁に起こってしま
い、この結果としてアイドル・サイクルが生じ、これに
よって、命令の実行が遅延してしまう。

【０００３】分岐命令は、パイプラインの破壊の主要原
因の１つである。この分岐命令によって、一時的な不確
実性がパイプライン中にもたらされる。その理由は、こ
のパイプラインを満杯の状態で維持するために、プロセ
ッサは、２つの可能な命令の内どちらが次のパイプライ
ンに導入されるかを推測する必要がある。即ち、フォー
ルスルー命令または分岐の目標のどちらかである。高性
能プロセッサの大部分によれば、実行する前に分岐の結
果を推定し、次に、推定されたパスへの命令をフェッチ
しデコードする（分岐命令は成立するかまたは成立しな
い）。

【０００４】分岐の結果を予測することによって、プロ
セッサは、このパイプラインを命令で満杯に維持するこ
とができると共に、この分岐の結果を正しく推測する場
合には、パイプラインの破壊を回避できる。しかし、こ
の分岐を誤って推測した場合に、例えば、実際には分岐
が成立するのに不成立であると推測すると、この分岐に
続くパイプラインに導入されるあらゆる命令はキャンセ
ルされ、パイプラインが正しい命令で再び開始される。

【０００５】いくつかの特許は分岐の予測機構に関する
もので、それらには、それぞれ或る利点と欠点とが存在
する。これら特許の多くは、大部分の分岐が確実に成立
または不成立であり、個々に取扱われた場合に、確実
に、同一目標アドレスへ分岐するという観測に基いたも
のである。例えば、米国特許第４，４７７，８７２号明
細書によれば、各条件付き分岐を動作の以前の性能に基
いて予測する機構が記載されている。成立または不成立
の条件付き分岐の各々の動作を記録するテーブルが設け
られている。このテーブルの各エントリは、１または０
の１ビット値から構成され、この分岐が成立または不成
立であるかを表している。分岐を構成するアドレスビッ
トの一部を利用して、このテーブルを、条件付き分岐を
デコードする毎に調べる。このテーブルは“デコード履
歴テーブル（ＤＨＴ）”と呼ばれており、組合せロジッ
クによってこのテーブルで見つけた値から推測を決定す
る。分岐目標を予測することはしない。その理由として
は、これはデコード時に既知なものであるから、分岐の
結果が丁度、予測されるからである。このＤＨＴを用い
ることによって、条件付き分岐のみの結果が予測され
る。その理由は、無条件分岐が一旦デコードされると、
その結果は明らかになるからである。

【０００６】米国特許第３，３２５，７８５号明細書に
よれば、分岐の種類と、分岐を成立するかどうかの統計
学的経験とに基いて、分岐の結果を予測する機構が記載
されている。他の分岐ストラテジによれば、分岐が完全
に実行されるまでパイプラインを保持することが記載さ
れている。したがって、成立または不成立の分岐の結果
が既知となり、更に、正しい命令をパイプラインを介し
てフェッチし処理できる。しかしながら、このようなス
トラテジでは、分岐当り数サイクルのパイプライン遅延
（アイドル・サイクル）が生じてしまう。

【０００７】また、米国特許第４，１８１，９４２号明
細書によれば、特別な分岐命令をプロセッサで利用し
て、分岐の種類、即ち、内部レジスタの状態によって決
定される条件付きまたは無条件分岐を指示する機構が開
示されている。この特殊な分岐命令は、プログラム・ル
ープの最後におけるプログラム制御に、およびループ外
への無条件分岐に利用される。

【０００８】更に、米国特許第４，２００，９２７号明
細書によれば、命令ストリーム中に存在する各分岐の予
測に基いて、複数命令バッファをアドレスし、充満させ
る機構が記載されている。各命令バッファへの命令のプ
リフェッチ、および命令をデコーダにゲートするための
命令バッファの１つの選択は、ロジックによって制御す
る。このロジックは、各命令バッファに格納されている
命令ストリームおよび分岐の状態を追跡する。分岐を、
これらの種類に基いて推測し、条件付き分岐命令の実行
に応答して、命令実行ユニットからの結果信号によって
種々のポインタの設定を制御して、新しい命令ストリー
ムを命令バッファに割り当て、分岐実行の結果に基いて
命令ストリームを割り当て解除しまたはリセットする。

【０００９】更に、有効なストラテジが米国特許第３，
５５９，１８３号明細書に記載されている。この特許に
よれば、テーブルに、最近実行した一組の分岐のアドレ
ス（分岐の目標アドレスが続く）を記録する機構が開示
されている。このテーブルを分岐履歴テーブル（ＢＨ
Ｔ）と称している。エントリは、成立した各分岐に対し
て形成されており、この分岐は、プロセッサが出会う条
件付きおよび無条件分岐である。このテーブル（ＢＨ
Ｔ）は、パイプラインの命令フェッチ（Ｉ−フェッチ）
段階中にアクセスされる（図１のステージＩ）。このこ
とによって、ＢＨＴは、分岐命令がデコードされてしま
う前にも、分岐の結果を予測できるようになる。プロセ
ッサによって実行された各命令フェッチをＢＨＴに保管
された各分岐アドレスに対して比較し、一致した場合に
分岐は成立したものと仮定し、またテーブル中の目標ア
ドレスは次の命令フェッチ・アドレスとなる。原則的
に、このテーブルで見つけられた命令フェッチ・アドレ
スは、分岐命令がそのアドレスで見つけられ、この分岐
がＢＨＴに保管された目標アドレスによって指定された
同一のアドレスに成立することを予測する。このＢＨＴ
内でエントリが見つからない場合には、命令フェッチ・
アドレス（フェッチされる命令ダブルワードのアドレ
ス）内に分岐が存在しないものと仮定されるか、また
は、分岐が存在すれば、成立しないものと仮定される。
パイプラインの命令フェッチ段階中に、このＢＨＴをア
クセスすることによって、できるだけ早期に、成立した
分岐を見つけるようにすると共に、分岐命令アドレスを
デコードする前にもこの目標アドレスをフェッチするよ
うにする。理想的には、このことによって、パイプライ
ン化プロセッサで成立した分岐によって発生するあらゆ
るパイプライン遅延を回避するようになる。代表的に
は、プロセッサは、その目標をフェッチする前に分岐が
デコードされるまで待機する場合に、パイプラインの破
壊が起こるようになる（成立した各分岐に対して）。そ
の理由は、キャッシュまたはメモリから分岐の目標をフ
ェッチするには、数サイクル必要とするからである。分
岐をデコードする以前にも、この分岐の目標をフェッチ
することによって、ＢＨＴにより、前述した分岐予測機
構に対して極めて大きな性能の改善が達成されるように
なる。

【００１０】米国特許第４，６７９，１４１号明細書に
よれば、米国特許第３，５５９，１８３号明細書に記載
のように、ＢＨＴを改善する分岐予測機構が記載されて
いる。このＢＨＴを２つの部分、即ち、アクティブ領域
およびバックアップ領域に分割することによって改良し
ている。このアクティブ領域には、プロセッサが出会っ
た小さな一部の分岐に対するエントリが含まれており、
更に、バックアップ領域には、他の分岐エントリのすべ
てが含まれている。このバックアップ領域からエントリ
をアクティブ領域へ、プロセッサがこれらエントリを使
用するに先立って移動させる機構が記載されている。こ
のアクティブ領域の小さなサイズによって、これをプロ
セッサの物理的なレイアウト中に、迅速に、且つ、最適
に配置することができる。

【００１１】前述した従来の特許を２つのカテゴリに分
割することが可能である。即ち、一方のカテゴリは、命
令フェッチ時に、分岐に対する予測を行う。他方のカテ
ゴリは、デコード時に、この予測を行うものである。前
述の米国特許第４，２００，９２７号明細書、第４，１
８１，９４２号明細書、第３，３２５，７８５号明細書
および第４，４７７，８７２号明細書においては、各分
岐をパイプラインのデコード段階（図１のステージＩ
Ｉ）中に発見し、推測している。このような理由のため
に、条件付き分岐のみがＤＨＴによって推測即ち予測さ
れる必要がある。その理由は、デコード時の後に、無条
件分岐のすべての分岐確実性が既知となるからである。
これら特許を、“デコード時分岐予測機構”と称するも
のとする。これら予測機構のいずれにおいても、分岐の
目標を予測するものではない。即ち、分岐がデコードさ
れた時に、この目標が正確にわかるからである。これに
対して、残りの特許においては、パイプラインの命令フ
ェッチ段階（図１のステージＩ）中に、分岐予測が行わ
れ、この予測中に、条件付きおよび無条件の成立分岐の
すべてに対する結果を予測する必要があり、成立した分
岐の目標を予測する必要がある。これら残余の特許を、
“命令フェッチ時分岐予測機構”と称する。これら命令
フェッチ時分岐予測機構の各々は、デコード時分岐予測
機構のものに比べて極めて大きなハードウェアを与える
が、性能が改善されて、それらの実行を保証するように
なる。

【００１２】説明のために、ＢＨＴとＤＨＴを実行する
のに必要なハードウェアの量の簡単な比較を行う。先ず
初めに、ＢＨＴとＤＨＴとによって使用される各テーブ
ルのハードウェアの量について比較する。ＢＨＴの各エ
ントリは２つのアドレス、即ち、分岐アドレスおよびこ
れに続く予測した目標アドレスから構成されるのに対し
て、ＤＨＴの各エントリは単一ビットにより表され、こ
れによって、分岐が成立えあるかまたは不成立であるか
を表している。従って、ＢＨＴ中の各アドレスが３２ビ
ットとして表現されるならば、１ｋエントリを有するＢ
ＨＴは１０２４個の２つのアドレス対（即ち、１０２４
×６４ビット）より構成され、ここでは各エントリが６
４ビットで表される。次に、各機構の相対サイズについ
て比較すると、１ｋエントリで構成されるＢＨＴは、１
ｋエントリで構成されるＤＨＴに比べて実際に、６４倍
も大きくなる。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
は、各分岐の結果を複数回にわたって予測し、結果が一
致しない場合に、予測の不一致を解決する機構を提供す
ることにある。

【００１４】また、本発明の他の目的は、コンピュータ
における条件付き分岐の結果を予測するマルチ予測型分
岐予測機構であって、分岐履歴テーブルの利点と、デコ
ード履歴テーブルの利点とを組合せてコンピュータの性
能を向上させる一方、同時に、向上した性能に通常は関
連するハードウェア・オーバーヘッドを最小化する機構
を提供することにある。

【００１５】

【課題を解決するための手段】本発明のマルチ予測型分
岐予測と称する分岐予測機構によって、各分岐を少なく
とも２回だけ予測し、最初の予測は、パイプラインの命
令フェッチ段階中であり、次の予測は、パイプラインの
デコード段階中である。この機構は、２つの異なった分
岐予測機構を利用し、各々は、互いに独立した機構であ
る。この機構は、これら２つの独立の分岐予測機構が不
一致である時にこの分岐を予測する一組のルールを有す
る。この命令フェッチタイム予測機構に対してＢＨＴが
好適に選択され、デコードタイム予測機構に対してはＤ
ＨＴが好適に選択される。各機構は、好適なものであ
る。その理由は、各機構の予測精度はそれぞれ極めて高
いものであると共に、組合せた場合に、更に、高い推測
精度比率が得られるからである。例えば、４ｋエントリ
から成るＢＨＴまたはＤＨＴに対して、プロセッサが遭
遇する分岐の８０％以上の結果を首尾良く予測すること
はまれなことではない。しかし、他のデコードタイムま
たは命令フェッチ機構を所望に応じて置換することがで
きる。

【００１６】２個またはそれ以上の分岐予測機構がパイ
プライン化したプロセッサ中に共存できるかどうかは直
ちにいえることではない。概念を実行可能にするもの
は、予測が互いに相異した場合に、これを解決するため
の一組のルールを利用することである。本発明の利点
は、単一の予測機構だけを利用した時に比べて、高度な
正しい予測率が達成されると共に、これが比較的少ない
ハードウェア・オーバーヘッドによって実現できること
である。

【００１７】

【実施例】標準のＢＨＴまたはＤＨＴを有するプロセッ
サの動作を、マルチ予測型分岐予測による本発明の動作
に対する前置きとして以下に説明する。

【００１８】前述したように、このＢＨＴは、その分岐
を高いパーセンテージで正しく予測する必要があり、そ
の理由は、予測が誤った時に、厳しいペナルティが課せ
られているからである。通常、このＢＨＴによって生じ
た予測誤りの多くは、分岐の実行後に発見される。も
し、各誤りがもっと初期の段階で予測できたならば、数
サイクル分の遅延を回避できる。ＢＨＴはパイプライン
の命令フェッチ段階中に、その予測を行い、分岐が最終
的に実行されるまで数サイクル必要となることを想起さ
れたい。ＤＨＴを利用してプロセッサが遭遇する各条件
付き分岐の結果を、再予測することにより、ＢＨＴによ
って生じる潜在予測誤りを、パイプラインのデコード段
階中に検出することができる。そして、このプロセッサ
を正しい命令ストリームに再度、向かわせることによっ
て、数サイクルの遅延が回避できる。

【００１９】この予測プロセスについて以下説明する。
ＢＨＴは上述したのと同じように使用され、一方、ＤＨ
ＴはＢＨＴによって行われた分岐予測を確認し、これら
予測が異なるような或る場合において、ＢＨＴによって
行われた予測を無効にするのに用いられる。両方の予測
が一致した場合においては、例えば、両方が成立または
不成立であっても、いずれの分岐予測も無効にする必要
がないことは明らかである。しかしながら、分岐に対す
る予測が異なった場合に、成立または不成立と云う分岐
の結果に関する決定を行う必要がある。例えば、ＢＨＴ
による初期の予測が、分岐を不成立と予測し、ＤＨＴが
分岐を成立すると予測する場合のケースについて考え
る。

【００２０】即ち、プロセッサによる命令フェッチが、
ＢＨＴに含まれているすべての“分岐アドレス”エント
リをミスしたものと考える。このことは、命令に関しア
クセスしたデータ中に成立分岐が存在しないことを示し
ている。このことは、すべての将来の命令フェッチを
“フォールスルー”パスに向かわせる。しかしながら命
令デコーダによってこのデータ内で条件付き分岐を発見
させ、ＤＨＴのエントリによって分岐が成立したことを
示すようにさせる。この事象は、ＤＨＴによって予測さ
れたように“分岐成立パス”をフェッチする必要がある
ことを表す。このような事象のシーケンスに対して、Ｂ
ＨＴが分岐の結果を誤って予測したものと仮定し、更
に、ＤＨＴによって行われた予測は正しいものであるも
のと仮定する。従って、このことによって命令デコーダ
は、“予測された目標アドレス”パスから命令をデコー
ドするように指示される。

【００２１】上述した例において、ＤＨＴによって行わ
れた予測が、ＢＨＴによって行われた予測を無効にでき
る以下のいくつかの理由が存在する。

【００２２】（ａ）エントリの数量において、より大き
なＤＨＴを小さいＢＨＴと一緒に利用でき、しかもこの
ＤＨＴのサイズは、ＢＨＴの全体のサイズよりかなり小
さいままとすることができる。このことによって、ＤＨ
Ｔが、ＢＨＴの分岐結果より相当多くの分岐からの分岐
結果を覚えることができ、しかもＤＨＴをＢＨＴに比べ
て大幅に小さなままとすることができる。例えば、４ｋ
エントリを有するＤＨＴは、１ｋエントリのＢＨＴのサ
イズの僅か１／１６のままである（４０９６ビット／
（１０２４×６４）ビット）。

【００２３】（ｂ）ＢＨＴは、すべての“成立分岐”情
報の保管場所として機能し、その一定サイズ制限のため
に、キャッシュの場合と同じヒットおよびミス統計に悩
まされる。命令フェッチ・アドレスは、ヒットとなるべ
きＢＨＴに含まれる分岐アドレスの１つに一致しなけれ
ばならず、一方、ＤＨＴは、分岐のアドレスビットの一
部を用いてアクセスされ、常時、予測を行うことを想起
されたい。

【００２４】（ｃ）ＢＨＴは、条件付きおよび無条件の
すべての成立分岐を記録する必要があるのに対して、Ｄ
ＨＴは、条件付き分岐の結果のみを記録する。すべての
無条件分岐は命令デコーダによって正確に予測でき、こ
れら分岐はこれら分岐の結果をＤＨＴ情報の一部分とし
て記憶しておく必要がないことを想起されたい。従っ
て、ＢＨＴは、予測するための別個の分岐を、ＤＨＴに
比べて更に多く有するようになる。このことによって、
有限のＢＨＴディレクトリに関連したキャッシュ型のミ
ス現象を更に悪化させる。

【００２５】（ｄ）すべての“新しい”（最初の）成立
分岐は、ＢＨＴに対してミスするものとなるが、その大
きいサイズのために、ＤＨＴ中に、依然含まれるように
なる。これら“新しい”分岐は分岐の初期実行を表すこ
ともあり、またはその有限のサイズのために古くなって
ＢＨＴから追い出された分岐の再実行を表すこともあ
る。これら条件によって、実際には成立するが、ＢＨＴ
によって“不成立”と予測されている条件付き分岐が生
じたときにＤＨＴが、命令デコーダを正確に再指向でき
るようになる。

【００２６】命令フェッチ時にＢＨＴを用い、更にデコ
ード時にＤＨＴを用いることによって、各分岐を２回予
測することにより、プロセッサの性能を実際に増大する
ことができ、マシーンのハードウェア全体を減少させら
れる。例えば、１ｋエントリを有するＢＨＴと協動して
作動する１６ｋエントリを有するＤＨＴは、２ｋエント
リを有するＢＨＴよりかなり少ないハードウェアを与え
る。また、１ｋＢＨＴと１６ｋＤＨＴとによって分岐の
大部分のパーセンテージを正確に予測でき、この結果、
これより大きなＢＨＴ以上に性能を増大できる。

【００２７】図面を参照しながら説明した上述の説明は
基本的なものであり、従って、当業者であれば、このプ
ロセッサの設計を確立する実際の特徴の大部分を簡略化
または省略できることは容易に理解できるであろう。例
えば、ＢＨＴとしては、実際の実施において必要とされ
ることのある従来型のセット・アソシエイティブ・ルッ
クアップよりも、完全に連想型のディレクトリが、選択
される。ＢＨＴに関する更に詳細な説明は、米国特許第
３，５５９，１８３号明細書および第４，６７９，１４
１号明細書に開示されており、ＤＨＴに関するものは、
米国特許第４，４７７，８７２号明細書に開示されてい
る。

【００２８】また、図面において、類似の参照番号は、
同一または類似の部分を表すものとする。図２は、ＢＨ
Ｔを有するプロセッサの主要構成を示す。各構成要素の
動作は、図１に示した各パイプライン段階に従って詳述
されている。各段階は別個に記載されているが、いかな
るパイプライン・プロセッサの場合とも同様に、パイプ
ラインのすべての段階は並列に起こるものである。

【００２９】命令はメモリ１０に記憶されており、この
メモリ１０からフェッチされ、キャッシュ１３に記憶さ
れる。これらは、周知の機構に従って行われる。パイプ
ラインの命令フェッチ段階中に、命令バッファ１１はＢ
ＨＴ１２に対して、“命令バッファは満杯でない”信号
を介して他の命令フェッチに対してスペースが利用でき
ることを知らせる。ＢＨＴ１２は次の命令フェッチを発
生し、アドレスをキャッシュ１３に送る。Ｉ−フェッチ
・セグメントはそのときキャッシュからパス１４を介し
て戻される。

【００３０】デコード段階中に、ＢＨＴ１２によって、
命令バッファ１１へパス１５を介して、信号が与えら
れ、これにより“次命令レジスタ”１６に適当な次の命
令がロードされる。このロードされた命令は、前にロー
ドされた命令の直後の命令、即ち、“次の順序命令”、
または、“分岐目標命令”とすることができ、これは、
ＢＨＴから送られた情報の内容に応じて決定される。

【００３１】命令デコーダ１７は次命令レジスタ１６か
らロードされる。この命令がデコードされ、オペレーシ
ョン・コード（ＯＰコード）および実行情報が組立てら
れる。命令をデコードした後に、実行情報は実行ユニッ
ト１８に送られ、ここで実行されるまで保持される。オ
ペランドが命令によって要求されると、必要情報（ベー
ス・レジスタ値、インデックス・レジスタおよび変位）
がアドレス生成部１９へ送られる。アドレス生成部１９
の出力はオペランドのアドレスである。次に、このアド
レスがキャッシュ１３へ送られる。続いて、このキャッ
シュ１３によってオペランド情報がパス２１を介して実
行ユニット１８へ戻される。

【００３２】命令は、必要なデータがキャッシュから得
られるまで、実行ユニット１８で待機する。ここで、命
令は実行され、その実行結果が要求通りに保管される。
分岐が実行された場合に、ＢＨＴ更新情報が実行ユニッ
ト１８からパス２２を介してＢＨＴ１２に戻される。Ｂ
ＨＴ更新情報は、ＢＨＴが各分岐の結果を正確に予測す
ることを確実ならしめるために送られる。最後に、エン
ドオペ（終了オペレーション）２３を発行して、命令が
首尾良く完了した時点をマークする。

【００３３】この動作と並行して、デコード・レジスタ
１７によって生成された命令長情報がアドレス加算器２
５に送られる。ここで、この情報と、命令カウンタ（Ｉ
Ｃ）レジスタ２６からの値と組合せることにより、次命
令アドレスが形成される。アドレス加算器２５からの出
力は、更新命令カウンタ・レジスタ２７に送られると共
に、ライン２８を介してＢＨＴ１２に送られる。これに
より更新命令カウンタ・レジスタ２７は、次のサイクル
でデコードされる命令の値を保持することになる。次
に、この事象シーケンスは次のサイクルについてプロセ
ッサによって繰返される。

【００３４】ＢＨＴについて更に詳しい説明が図３に開
示されている。基本的には、このＢＨＴを利用して、プ
ロセッサの命令フェッチ方針を効果的に指示し、次の順
序または分岐目標である正しい命令を命令デコーダに指
示することによって分岐予測の精度を改善することを行
っている。これを実行するために、ＢＨＴはプロセッサ
によって行われた各命令フェッチのアドレスを検査し、
命令フェッチ・セグメント内に成立分岐が含まれている
ことを検出する必要がある。各命令フェッチは、命令フ
ェッチ・アドレス・レジスタ３１に保持される。このア
ドレスは比較部３３によってＢＨＴディレクトリ３２で
保持した各分岐アドレスに対して比較される。通常、命
令フェッチ・セグメントの各々は、１個以上の命令を含
んでいる。現状のマシーンでは、命令フェッチ・セグメ
ントは数ワード長（即ち、８バイトのダブル（２倍）ワ
ードまたは１６バイトのクワド（４倍）ワード）であ
る。従って、数個の命令が各命令フェッチ・セグメント
内に存在する可能性がある。ＢＨＴに含まれている分岐
アドレスに一致する命令フェッチ・アドレスを、以下
“ＢＨＴヒット”と称する。同様に、“ＢＨＴミス”と
称する用語を以下のように用いる。即ち、ＢＨＴ内に含
まれたすべての分岐アドレスと一致しない命令フェッチ
・セグメントを意味する。即ち、命令フェッチのアドレ
スが、ＢＨＴディレクトリ中に保持された命令セグメン
トのいずれとも比較に失敗することである。

【００３５】命令フェッチがすべてのＢＨＴエントリを
ミスした場合に、プロセッサによって形成された次命令
フェッチアドレスは、次順序ロジック３４によって決定
される通りに、“次順序”命令フェッチ・セグメントと
なる。命令フェッチ・アドレスが“ＢＨＴ中でヒット”
した場合に、プロセッサは命令ストリームを切換え、プ
ロセッサによって生成させた次命令アドレス・セグメン
トは、“ヒット”の原因となったＢＨＴエントリの目標
アドレスとなる。この新しい目標アドレスがゲート３５
に移り、ＢＨＴヒットが検出された場合に、新しい命令
フェッチ・アドレスとなる。次順序命令フェッチは、Ｂ
ＨＴミスがゲート３６を介して検出された時に、呼び出
される。

【００３６】アドレス一致、即ち、ヒットが起こると、
分岐アドレス（ＢＡ）および目標アドレス（ＴＡ）が分
岐アドレス，目標アドレス（ＢＡ／ＴＡ）スタック３７
に保管され、この目標アドレスは、後続のサイクルにお
ける次の命令フェッチ・アドレスとなる。このＢＡ／Ｔ
Ａスタックは、命令バッファから、次命令レジスタへの
命令の事前ロードを案内するのに用いられる。この命令
バッファをロードするための情報はパス１５を介して送
られる。命令バッファをロードするために用いた情報、
即ち、アドレスは、ＢＡ／ＴＡスタック３７中の最も古
いエントリの分岐アドレスと、パス２８を介して送った
次命令アドレスとを比較することによって得られる。こ
れら比較対象のアドレスが機能ブロック４１により等し
いものと判定されれば、この次命令アドレスは、スタッ
ク３７中のＢＡ／ＴＡ対に対する目標アドレスとなる。
ここで、ＢＨＴが分岐の動作の予測において正しい場合
に、このことが起こるものである。このように一致した
ＢＡ／ＴＡ対に対する目標アドレスはパス１５上の次命
令アドレスにこのアドレスを選択するために機能ブロッ
ク４２および信号ユニット４３で保持される。機能ブロ
ック４１における比較結果が等しくない場合には選択が
行われず、パス２８からの次命令アドレスは、パス１５
から送られる次命令アドレスとなる。この場合、このＢ
Ａ／ＴＡ対はスタック３７から除去され、スタックで見
出した次の最も古いＢＡ／ＴＡ対によって処理が継続す
る。

【００３７】次順序論理回路３４の内部の最終セグメン
トフェッチレジスタは、目標アドレス値でロードされ
る。“次順序”命令フェッチが呼び出される時は何時で
も、この最終命令フェッチ・レジスタに保管された値が
１ユニット分だけ増分されて次命令フェッチ・セグメン
トのアドレスとなり、これは、新たな命令フェッチ・ア
ドレスとなる。

【００３８】前述したＢＨＴに関する説明は、ＢＨＴに
よって行われた各予測は正しいものであると仮定してい
た。しかしながら、場合によっては、ＢＨＴは誤った決
定を行うこともある。従って、更新または補正機構をこ
のＢＨＴに設ける必要がある。

【００３９】ＢＨＴによる予測誤りは、命令のアドレス
生成段階または実行段階の後に検出できる。分岐が実行
された後で発見されるＢＨＴ予測誤りによって、かなり
のパイプライン遅延が発生する。“パイプライン再始
動”信号は、実行ユニットによってＢＨＴへ送られる。
これは、成立または不成立の分岐の結果が予測した動作
と異なるものであることがわかった場合には何時でも送
られる。ＢＨＴ補正情報と一緒に再始動情報がパス２２
を介して送られる。パイプラインの命令デコードおよび
ＡＧＥＮ段階の後にＢＨＴ誤りを検出することによって
パイプラインはもっと早期に再始動するようにできる。
このことによって、分岐が実行された後実行ユニット中
の分岐予測誤りを検出するならば生じる筈の数サイクル
のパイプライン遅延が回避される。

【００４０】ＢＨＴが、分岐が無く、ＢＨＴミスと予測
し、命令デコーダが無条件分岐をデコードする時はいつ
でも、ＢＨＴ予測誤りがデコード時に検出され得る。こ
の情報はパス２２を介してＢＨＴも送られることができ
る。

【００４１】分岐の目標アドレスを予測する場合の誤り
は、アドレス生成部１９の後に検出することができ、図
２に示したようにパス２８を介してＢＨＴ１２がこれを
得ることができるようになる。分岐がデコード・レジス
タ１７によってデコードされた場合には、何時でも、分
岐の目標アドレス（アドレス生成部１９の出力）がＢＨ
Ｔ１２に送られ、図３のＢＡ／ＴＡスタック３７中に保
持された予測済み目標アドレスと比較される。このロジ
ックは図３の機能４０内に包含されている。アドレス生
成部１９からのＴＡが、予測したＴＡと一致しない場合
に補正が必要となる。ＢＨＴエントリ中に保管された目
標アドレスは、新しい、即ち現在の分岐命令の目標アド
レスを反映させるように修正される必要がある。これら
補正はパス４６を介してＢＨＴディレクトリ３２に送ら
れる。パイプライン再始動情報はパス４５を介して送ら
れ、Ｉ−フェッチ・アドレス・レジスタ３１を再ロード
し、ＢＡ／ＴＡスタック３７を消去する。パイプライン
再始動の効果を以下に説明する。

【００４２】ＢＨＴ補正はまた、命令実行段階の後にも
検出される。補正情報はパス２２を介して送られる。こ
こで、成立または不成立の各分岐の出力がＢＨＴに送ら
れ、ＢＡ／ＴＡスタック３７に現在保有されている各分
岐の予測状態と比較される。これはユニット４７で行わ
れる。もし、誤りが成立分岐を予測するのに失敗した時
のものであった場合、新しいエントリがＢＨＴディレク
トリ中に形成される。この新しいＢＡ／ＴＡ情報がパス
４６を介してＢＨＴに送られる。また、誤りが分岐が成
立するという予測であり、実際にはこの分岐が成立しな
い場合には、ＢＨＴに現在保持されているＢＡ／ＴＡエ
ントリを削除する必要がある。この補正情報はまたパス
４６を介してＢＨＴに送られる。

【００４３】予測誤りがプロセッサで一旦、検出される
と、パイプラインは再始動される必要がある。例えば、
分岐が成立しないものと予測され、分岐が実際には成立
した場合を考える。ＢＨＴの命令フェッチ方式は、分岐
の目標が決してフェッチされず、パイプラインは、正し
い命令情報がフェッチされ命令バッファに格納されるま
で、アイドル状態であるようになっている。正しい命令
がキャッシュから一旦フェッチされると、通常のパイプ
ラインの流れが継続されるようになる。この“パイプラ
イン再始動”を完了させるためには、情報がパス４５を
介して送られる。再始動ロジックによって、命令フェッ
チ・アドレス３１が新しい命令アドレス（この場合、分
岐の目標に相当する）でロードされる。このことによっ
て命令フェッチ・シーケンスが改めて開始し得るように
なる。この“パイプライン再始動”手順によって、図２
の命令バッファ１１が消去され、図３のＢＡ／ＴＡスタ
ック３７が空となる。次に、このプロセッサは、正しい
命令（再始動アドレス中に含まれている）をキャッシュ
からフェッチし、通常のパイプラインの流れが継続でき
る。パイプラインを再始動することのできる方法は数種
類存在する。大部分の方法は、上述した一方法に比べて
更に複雑なものである。例えば、命令バッファ１１に
は、すでに、正しい命令が含まれており、これによって
パイプラインを再び始動でき、更に、これら命令を命令
バッファから僅かの遅延または全く遅延無しでフェッチ
することにより実行を継続できる。このことを実行する
ために、追加ハードウェアが必要となる。しかしなが
ら、本実施例において、簡単な再始動手順が用いられ、
各ＢＨＴ誤りの後で、パイプラインが再び始動するもの
とする。

【００４４】ＤＨＴを有するプロセッサの動作につい
て、以下説明する。図４は、ＤＨＴを有するプロセッサ
の主要特徴部を示す。この図は、ＤＨＴ付きプロセッサ
によってＢＨＴを有するプロセッサ中に見出される特徴
の大部分が保有されていることを示している。しかしな
がら、主要な差異としては、このＤＨＴは成立または不
成立の各条件付き分岐の出力を予測するだけであり、更
に、ＢＨＴの命令フェッチ・ロジックを、“次の順序”
フェッチのみを発生することが可能な更に簡単な機構に
よって置き換えることである。

【００４５】ＤＨＴを有するプロセッサ内の構成要素の
大部分は、ＢＨＴを有するプロセッサ中で見られるもの
と類似の機能を有する。しかしながら、いくつかの主要
な差異が存在する。キャッシュ１３はこの場合にも命令
フェッチ情報を命令バッファ１１へ送る。命令バッファ
（ＩＢ）１１は、キャッシュ１３より戻された命令フェ
ッチ・セグメントを保持する。これら命令バッファの複
数のものが存在してもよい。マルチ命令ストリーム・プ
ロセッサのように、独立のＩＢを用いて、再始動情報
（ＤＨＴによる予測が誤っている場合に、パイプライン
を再び始動するためのもの）、命令フェッチ情報（パイ
プライン中の現在の命令ストリーム用の命令フェッチ・
セグメント）および代替命令パス情報を保持する。マル
チ命令ストリーム・マルチ命令バッファ・プロセッサに
ついては、例えば、米国特許第４，２００，９２７号明
細書に詳述されている。次命令レジスタ１６は命令バッ
ファからロードされる。この命令バッファは次命令アド
レスを利用する。このアドレスは、更新命令カウンタ
（更新ＩＣ）２７に入力されて、どの命令を次命令レジ
スタ１６にロードするかを決定する。

【００４６】命令デコーダ１７は以下の情報を出力とし
て与える。

【００４７】即ち、・命令に関する実行情報を実行ユニットに与えること、・オペランド情報（ベース・レジスタ，インデックス・
レジスタ，および変位値）をアドレス生成機能に与える
こと、・アドレス加算器２５に命令長情報を与えること、であ
る。

【００４８】次に、このアドレス加算器２５は、命令長
値を命令カウンタ値２６と組合わせて、次命令アドレス
を生成する。次に、この値は更新命令カウンタ２７に保
管される。オペランド・アドレスがアドレス生成ユニッ
ト１９で計算され、フェッチ・リクエストおよびアドレ
スがキャッシュ１３へ送られる。これらオペランドはパ
ス２１を介して実行ユニット１８へ戻される。ここで
は、命令が実行されて、その結果が格納される。次にエ
ンドオペ・ユニット２３は命令の完了を知らせる。

【００４９】命令デコーダ１７が、無条件分岐を検出す
るものとすると、この分岐の目標アドレス（これは命令
である）がキャッシュ１３からフェッチされ、この目標
命令がパス２１およびゲート５１を介して次命令レジス
タ１６にロードされる。分岐の目標アドレスがアドレス
生成ユニット１９から得られる。目標アドレスは、更新
ＩＣ２７にも送られると共に、パス５３と５４をそれぞ
れ介して、順次プリフェッチ制御部（ＳＰＣ）５２へも
送られる。このＳＰＣ５２は、分岐の新たな目標アドレ
スで始まる命令セグメントをフェッチし始める。

【００５０】命令デコーダ１７が条件付き分岐を検出し
た場合に、ＤＨＴ５５がパス９１を介してアクセスさ
れ、これによって成立または不成立の分岐の結果を予測
する。このＤＨＴ５５は、命令カウンタ２６に含まれた
アドレス・ビットの一部を利用して、ＤＨＴ５５に含ま
れたＤＨＴアレイを検査する。この分岐の予測が“成立
する”であると、目標アドレスが、無条件分岐に対する
目標アドレスがフェッチされたのと同様にフェッチされ
る。即ち、目標アドレスがキャッシュ１３からフェッチ
され、目標命令がゲート５１を介して次命令レジスタ１
６にロードされる。また、目標アドレスがパス５３を介
して更新ＩＣ２７にも送られると共に、ＤＨＴ５５は、
パス５６を経て順次プリフェッチ制御部（ＳＰＣ）５２
に信号を与えて、その命令フェッチアドレスを、分岐の
予測された目標アドレスにリセットして、新たな次順序
フェッチを開始する。この分岐の目標アドレスはパス５
４を介してＳＰＣ５２に送られる。

【００５１】命令フェッチ・ロジックは順次プリフェッ
チ制御（ＳＰＣ）５２に包含されている。図５は、この
機構を更に詳細に示すものである。ここで、最終命令フ
ェッチのアドレスは最終セグメント・フェッチド・レジ
スタ６１に保管され、命令バッファが、ＳＰＣ５２に対
して、ゲート６２を経て、次の命令フェッチ用にスペー
スを利用できる旨を知らせた場合は何時でも、次の順次
命令フェッチ・アドレスが発生され、キャッシュ１３へ
送られる。無条件分岐または、予測された成立条件付き
分岐がデコードされ、ＳＰＣ５２にパス５６を経て、そ
の命令フェッチ・アドレスを分岐命令の目標アドレスに
リセットするよう指令する時は、何時でも、最終ブロッ
ク・フェッチド・レジスタ６１に分岐の目標アドレスが
ロードされる。このアドレスは、アドレス生成部１９に
より与えられる。その後に、次順序フェッチのすべてを
ＳＰＣ５２内で生成することができる。目標アドレスは
このＳＰＣ５２にパス５４を介して送られ、ＤＨＴ５５
からパス５６を介して無条件分岐または予測された成立
条件付き分岐がデコードされたという信号が送られてき
たときにゲート６３を経てロードされる。

【００５２】分岐予測はＤＨＴ５５によって実行され
る。図６はＤＨＴの更に詳細な説明である。前述したよ
うに、条件付き分岐のみがＤＨＴによって予測される。
これは、すべての無条件分岐は、一旦デコードされれ
ば、これら分岐を正確に予測できるからである。条件付
き分岐をデコードした時は、何時でも、ＤＨＴは、パス
９１を経て命令デコーダ１７より信号通知される。ＤＨ
Ｔアレイ７１は、命令カウンタレジスタ２６内に保持さ
れた命令アドレスを表すビットの一部を利用してアクセ
スされる。各アレイ・エントリは、単一ビットのみから
構成され、このビットの値は、このメモリ・ロケーショ
ンからこのテーブルの終わりまでにある分岐の結果を表
す。例えば、ＤＨＴアレイ７１で検査されたエントリが
１（ＤＨＴヒット）の場合に、この分岐は成立したもの
と推定される。または、見出された値がゼロ（ＤＨＴミ
ス）の場合に、この分岐は成立しなかったものと推定さ
れる。ここで、用語“ＤＨＴヒット”および“ＤＨＴミ
ス”とは、ＢＨＴに対する用語、即ち、“ＢＨＴヒッ
ト”および“ＢＨＴミス”に対応するものである。これ
ら用語は、分岐が成立としてまたは不成立として予測さ
れるかどうかを表している。

【００５３】ＤＨＴ補正情報がパス２２を経て、実行ユ
ニット１８からＤＨＴへ送られる。この補正情報には、
成立または不成立である分岐の実行結果が含まれてお
り、更に、分岐のアドレスも含まれている。この情報を
利用して、ＤＨＴが更新される。ＤＨＴは、各条件付き
分岐の動作を予測するだけであるので、各分岐の実行結
果のみをＤＨＴへ戻すだけでよい。

【００５４】ＢＨＴおよびＤＨＴを有するプロセッサの
動作についての概要について説明する。図７（Ａ）およ
び図７（Ｂ）は、これらプロセッサにおいて起こる事象
および動作を要約した表形態のルールのセットを表して
いる。これら事象はデコード時および命令フェッチ時動
作に従ってリストされており、ＢＨＴおよびＤＨＴヒッ
トまたはミス結果が表されている。例えば、図７（Ａ）
は、“ＢＨＴヒット”（成立の予測）によって命令フェ
ッチ機構を、分岐の目標アドレス（命令フェッチ時の）
に切り換えさせることを表している。しかしながら、Ｂ
ＨＴミスにおいては、命令フェッチ機構は命令を次の順
次パスへフェッチし続ける。パイプラインのデコード段
階中に、命令デコーダは、ＢＨＴヒットによって識別さ
れたように目標アドレスストリームに切換えられるか、
または、ＢＨＴエントリが見つからなかった場合（ＢＨ
Ｔミス）、次の順序パスをデコードし続ける。

【００５５】図７（Ｂ）に示したように、ＤＨＴを有す
るプロセッサに対し成立した動作は、互いに相違する。
命令フェッチ段階中に、命令フェッチ機構によって、予
測結果に拘らず、次の順序命令のみをフェッチすること
ができる。しかしながら、分岐がデコード時に発見さ
れ、成立したものと（ＤＨＴヒット）予測された場合
に、命令フェッチ機構は、命令セグメントを目標アドレ
ス・パスへフェッチし始める。同様に、命令デコーダ
は、ＤＨＴヒットが起こると、命令を目標アドレス・パ
スへデコードするように切換える。予測がＤＨＴミスの
場合に、プロセッサは命令を次の順序パスへフェッチし
続け、次のサイクルのフォールスルー命令をデコードす
る。

【００５６】次に、本発明の特別な実施例、即ち、マル
チ予測型分岐予測機構を説明する。この機構は、ＢＨＴ
とＤＨＴとを両方利用して分岐を予測するもので、この
ような予測を行う場合に、どちらの予測機構（ＤＨＴ／
ＢＨＴ）も単独では与えることができない特徴を提供す
ることによって、予測プロセスを改良することができ
る。従って、これらの特別な特徴によって、分岐予測の
全体の精度を改善し、この結果として性能を改善する。
図８は、本発明を説明する事象および動作の概要を示す
テーブルである。ＢＨＴヒットの各々はここでは２つの
カテゴリ、即ち、“アクティブ成立ヒット”および“ゴ
ースト・ヒット”に分割される。

【００５７】アクティブ成立ヒットはこれまでＢＨＴヒ
ットと呼ばれていたものを意味する用語である。即ち、
命令フェッチ・アドレスは、ＢＨＴに保管された分岐ア
ドレスに一致し、この分岐が現在成立する。しかしなが
ら、“ゴースト・ヒット”とは、命令フェッチアドレス
がＢＨＴにセーブされた分岐アドレスに一致するが、こ
の分岐は最早、成立しない場合のことを意味する。図９
を用いてこれらの差異を詳述する。この図は、ＢＨＴデ
ィレクトリ，アレイおよびブロック・エントリ用のフォ
ーマットを表す。各ディレクトリ・エントリ８１は、命
令フェッチ・セグメントのアドレスを表し、このセグメ
ントには少なくとも１個のすでに実行して成立した分岐
が含まれる。ディレクトリのエントリの各々に関連した
アレイ情報８２によって、（ａ）命令フェッチ・セグメ
ント内に含まれた成立分岐の各々のアドレスと、（ｂ）
各分岐の目標アドレスと、（ｃ）成立／不成立ビット
と、（ｄ）有効ビットと、（ｅ）ＬＲＵ使用ビットとを
表す。

【００５８】命令フェッチ・セグメント中に含まれた成
立分岐がＸをアドレスするものとする。セグメントはＢ
ＨＴディレクトリ８３にＸの値および対応するセグメン
ト情報８４を有するようになる。ディレクトリ・エント
リは命令フェッチ・セグメントのアドレスを表すので、
成立した複数の分岐が各セグメント内に存在し得る。各
命令フェッチ・セグメントは、通常、数ワード長であ
り、いくつかの命令を含むことを思い出されたい。従っ
て、アレイ・セグメント・エントリ情報には、各命令フ
ェッチ・セグメント内で見つかった成立分岐を識別する
情報が含まれている。図９は、セグメント・エントリの
各々によって、命令フェッチ・セグメント内の成立分岐
を４個まで識別できることを示している。このことは、
クワドワード（１６バイト）の命令フェッチ・セグメン
トに対して充分以上のものである。各サブ・セグメント
・エントリは、命令フェッチ・セグメント内の分岐アド
レスを識別する情報を含んでいる。このフィールドは、
ＩＢＭＳ／３７０アーキテクチャにおけるクワドワー
ド・セグメント内の命令を識別するには、僅か３ビット
長であれば良い。その理由は、命令を各ハーフワード境
界でのみ開始できるからである。分岐はあらゆる命令フ
ェッチ・セグメントに分岐できるから、目標アドレスは
完全な命令アドレスである必要がある。しかしながら、
目標アドレスはＢＨＴに記憶されるときに、略記または
短縮されることができる。目標アドレス全体をなすビッ
トの内下位ビットの一部のみを保管することができる。
従って、この完全な目標アドレスは、命令カウンタ・レ
ジスタからの現在の高位ビットをＢＨＴに保管された低
位ビットに連結することによって再構成することができ
る。この手法は、一般に分岐が短い距離しかジャンプせ
ず、完全な目標アドレスをアドレス・ビットの短縮され
たセットのみから発生する場合に、非常に僅かの精度し
か失われないという観察を利用しようとするものであ
る。

【００５９】有効ビットは、各ブロックにおけるＢＡ／
ＴＡ対の（４個まで）のいずれが有効であるかを表すの
に用いられる。前述したように、各命令フェッチセグメ
ント内の４個までの分岐アドレスを記憶しておくように
する手段が与えられている。

【００６０】分岐はその動作を変更できるから、成立ビ
ットが必要となる。即ち最初に、ＢＨＴに入るように分
岐が生じる必要がある。しかしながら、続く実行におい
て、分岐の成立しないことがありうる。この動作は、Ｂ
ＨＴ補正を生じることになる。このＢＨＴ補正は、成立
するものと予測され、次に、実行時に成立しないことに
なるすべての分岐に対して行われることを思い出された
い。この補正機構は、このＢＨＴエントリに対して成立
ビットを“ターンオフ”する必要がある。命令フェッチ
・セグメントが、ターンオフされた“成立ビット”を有
する分岐アドレスに一致する場合に、ゴースト・ヒット
が識別される。これらゴースト・ヒットは、最早成立し
ないＢＨＴエントリ（分岐）に対するヒットを記述する
のに用いられる。

【００６１】命令フェッチ・セグメントには４個より多
くの成立分岐を含むことができるので、最古使用ビット
を必要とする。このことが起こった場合に、最近参照し
た分岐アドレスを保持し、過去において最も古く参照し
た分岐アドレスを廃棄するために置き換え機構が用いら
れる。代表的に、最古使用（ＬＲＵ）アルゴリズムまた
はＬＲＵアルゴリズムの形態が、置き換えアルゴリズム
として用いられる。

【００６２】図８から理解できるように、ＢＨＴ予測の
各々（ヒット，ゴースト・ヒット，ミス）は、現在、Ｄ
ＨＴ予測（ヒットまたはミス）と対となっている。これ
ら事象が、プロセッサの命令フェッチおよびデコード時
段階に従ってリストされている。

【００６３】例えば、有効ＢＨＴヒットによって、命令
機構がＢＨＴ内で見出された分岐の目標をフェッチす
る。このことはＤＨＴの予測、ヒットまたはミスに関係
なく起こるものである。デコード時において、このプロ
セッサは、目標アドレス・パスからの命令をデコードす
るように切り換えることになる。目標アドレスパスから
の命令は、ＤＨＴヒットまたはミスに対しプロセッサに
よってデコードされる。

【００６４】しかしながら、各“ゴースト・ヒット”予
測（命令フェッチ時での）は、命令フェッチ機構が、次
順序パスからの命令をフェッチし続けるようにする。パ
イプラインのデコード段階中は、プロセッサは、ＤＨＴ
予測がヒットまたはミスに関係なく、次順序パスをデコ
ードし続ける。

【００６５】ＢＨＴミスに対して、プロセッサは、次順
序セグメントをフェッチし続ける。デコード時におい
て、ＤＨＴが分岐は成立しないと予測した場合に、プロ
セッサは次順序パスからの命令をデコードし続ける。し
かしながら、ＢＨＴによって実行される初期予測がミス
（即ち、成立しない）であり、ＤＨＴが分岐は成立す
る、即ち、デコード時にＤＨＴヒットであると予測する
場合には、プロセッサは、次順序パスのフェッチを停止
し、目標アドレス・パスからの命令をフェッチするよう
に切り換わる。分岐の目標アドレスはアドレス生成機能
より得られる。目標アドレス命令が命令バッファ内で得
られると、命令デコーダはまた、分岐によって識別され
た目標アドレス・パスからの命令をデコードするように
切り換わる。

【００６６】図１０は、分岐予測にＢＨＴとＤＨＴの両
者を利用する本発明の好適な実施例によるプロセッサの
特徴を示している。この図における特徴の大部分は、Ｂ
ＨＴだけを有するプロセッサ（図２）またはＤＨＴのみ
を有するプロセッサ（図４）で説明したのと同様な機能
を有するものである。例えば、キャッシュ１３によって
命令を命令バッファ１１に供給すると共に、オペランド
を実行ユニット１８に供給する。次命令レジスタ１６に
は、命令デコーダ１７によって処理すべき次命令が含ま
れている。ＢＨＴ１２は分岐予測を実行し、命令のフェ
ッチ動作を制御し、更に、パイプラインを経る命令の流
れを指定する。ＢＨＴ１２は、次命令レジスタ１６に適
当な次命令、即ち、次順序命令または分岐目標命令をロ
ードするように命令バッファ１１に指令する。次命令フ
ェッチは、スペースが利用可能であることを命令バッフ
ァ１１から通知されたときにＢＨＴ１２によって発生さ
れる。次命令フェッチは、前の命令フェッチの結果（Ｂ
ＨＴヒットまたはＢＨＴミス）に応じて、次順序アドレ
スまたは分岐命令の目標アドレスのいずれかとなる。

【００６７】ＤＨＴ５５の動作は、図４に記載したＤＨ
Ｔの動作に類似したものである。即ち、このＤＨＴ５５
はパイプラインのデコード段階中に条件付き分岐を予測
し、ＢＨＴに対しパス５６を介して、分岐予測の結果
（ヒットまたはミス）について信号通知する。分岐予測
結果と一緒に、分岐のアドレスならびに分岐の目標アド
レスもまた、パス５６を介して供給される。この情報
は、ＢＨＴ１２における命令フェッチ・ロジックによっ
て利用され、ＢＨＴによって行われた分岐予測（これは
パイプラインの命令フェッチ段階中に行われる）が正し
いことを確認する。しかしながら、分岐の目標アドレス
はパス２８を介してＢＨＴ１２にすでに供給されている
ので、重ねてパス５６を介して送られる必要がないこと
が判る。この情報をパス５６上の信号に包含させること
によって、パイプラインの再始動および命令フェッチ・
ロジックが簡略化される。

【００６８】条件付き分岐がデコードされた場合には、
ＤＨＴ５５はパス９１を介して命令デコーダ１７から信
号通知される。分岐のアドレスは、命令カウンタ・レジ
スタ２６からＤＨＴ５５へ供給される。ＢＨＴとＤＨＴ
との補正が、実行ユニット１８からパス２２を介して信
号通知される。アドレス加算器２５は、デコードされ且
つＩＣレジスタで見出された命令のアドレスと、デコー
ドされる命令の長さとをその入力とし、次命令アドレス
を計算する。新しいアドレスは更新ＩＣレジスタ２７に
保管される。分岐が成立であるかまたは不成立であるか
を決定するためのＤＨＴ予測ロジックは、図６で説明し
たものと同一である。この情報をＢＨＴ内で見出される
分岐予測ロジックと組合せることにより、ＢＨＴまたは
ＤＨＴが単独で与えることのできない分岐方式が改善さ
れる。

【００６９】図３に関連して説明したように、ＢＨＴに
対していくつかの変更がなされる。図１１は、図９で説
明したように正しいＢＡ／ＴＡ対がどのようにしてＢＨ
Ｔエントリから選択されるかを、詳細に示したものであ
る。“ＢＨＴヒット”とは、図３において、命令フェッ
チアドレス３１の結果であり、図９のＢＨＴ８２に保管
された命令フェッチセグメントに一致している。比較ロ
ジックが機能部１０２に含まれる。比較に使用された命
令フェッチアドレスは２つの部分１０３と１０４とに分
割され得る。部分１０３は、ＢＨＴに保管された各命令
フェッチ・セグメントに対して比較を行うのに用いられ
る。アドレスのこの部分は、キャッシュまたはメモリか
らの命令をフェッチするために使用したアドレス・フェ
ッチ・バスの幅に依存してダブルワードまたはクワドワ
ードまでの命令フェッチのアドレスを指定する必要があ
るだけである。部分１０４は命令フェッチ・アドレスの
サブアドレス（ＳＡ）部分を表し、更に、命令フェッチ
・セグメント内のどの命令がＢＨＴエントリを生じさせ
たかを識別する。この命令は成立分岐となる。このアド
レスの部分は、“ＢＨＴヒット”を検出する時に直ちに
必要となるものではない。これは、命令フェッチ・アド
レスとＢＨＴに保管された命令フェッチ・セグメントと
の初期一致後にのみ使用される。“ＢＨＴヒット”が検
出された後に、命令フェッチ・セグメント内の正しい分
岐を選択する必要がある。各命令フェッチ・セグメント
内に数個の成立分岐が存在し得ることを想起されたい。

【００７０】所望の分岐は、命令フェッチ・アドレス以
降に出会う、最も近接した分岐として識別される。適切
な分岐アドレスは、以下のルールに従って、選択ロジッ
ク１０５によって選択される。：・識別されたＢＨＴセグメント中の各ＢＡフィールドか
らＳＡフィールドを減算する。；・負および無効の差を無視する。；・差が最小のまたは差が零のＢＡを選択する。

【００７１】次に、完全なＢＡが選択ゲートロジック１
０６において生成される。選択ロジック１０６から選択
されたＢＡ１０４の値が命令フェッチ・アドレス１０３
に付加されて、完全な分岐アドレスを生成する。次に、
このアドレスは適当なＴＡと対にされて、ＢＡ／ＴＡ対
を形成する。このＢＡ／ＴＡ対は、成立ビットがゼロ、
Ｔ＝０の場合に、ゴースト・ヒットを表し、Ｔ＝１の場
合に、有効な成立ヒットを表す。選択されたＢＡ／ＴＡ
対は図３のＢＡ／ＴＡスタック３７に保管されて、命令
バッファ１１から、図２の次命令レジスタ１６への“次
命令”の後での選択を案内する。選択された目標アドレ
スはまた他の２つのロケーションにゲートされる。第１
として、ＴＡは図３の次命令フェッチ・アドレス３１を
更新するのに用いられる。第２として、目標アドレス
は、図３の次順序命令フェッチ制御部３４をリセットす
るのに用いられる。

【００７２】図１２は、ＤＨＴおよびＢＨＴを利用した
予測ロジックを詳細に説明するものである。このロジッ
クの要素は、図３に説明した予測ロジックに類似してい
る。次命令フェッチ・アドレス３１に含まれている命令
フェッチ・アドレスの各々は、ＢＨＴに含まれている命
令フェッチ・セグメントに対して比較される。比較ロジ
ックは機能ブロック３３中に含まれている。一致が検出
（ＢＨＴヒット）されると、適切なＢＡ／ＴＡアドレス
がＢＡ／ＴＡスタック３７に保管される。有効な成立ヒ
ット（成立ビットＴ＝１）とゴースト・ヒット（Ｔ＝
０）とが、ＢＡ／ＴＡスタック中に保管される。これら
ＢＡ／ＴＡアドレス対は、次命令レジスタ１６を命令バ
ッファ１１から適切な次命令でロードするのに用いられ
る。

【００７３】“ＢＨＴヒット”が有効な成立ヒット（Ｔ
＝１）の場合に、ＴＡは命令フェッチ・レジスタ３１に
も送られ、次順序フェッチ機構３４にも送られる。選択
されたＴＡはすべての有効な成立ヒット時に次命令フェ
ッチとなり、次順序フェッチ制御部３４をリセットする
のに用いられる。

【００７４】パス５６を介して得られたＤＨＴの予測結
果と、ＢＡ／ＴＡスタック３７により与えられたＢＨＴ
による予測とが機能ブロック１１１で検証される。ＢＡ
／ＴＡスタック３７中の最古のエントリのＢＡが、丁度
デコードした分岐のアドレスと比較される。これらアド
レスが互いに等しくない場合は、プロセッサは、ＢＨＴ
が不成立、即ちＢＨＴミスである分岐をデコードする。
次に、この処理ロジックは機能ブロック１１２に進ん
で、ここでは、ＤＨＴによる予測を検証する。分岐が成
立するとＤＨＴが予測した場合に、ＢＨＴによって行わ
れる予測が正しいものでなく、正しい予測はＤＨＴによ
るものであると仮定される。このことによってパイプラ
インが再び始動されるようになり（機能ブロック１１
３）、図８で説明したＢＨＴミスおよびＤＨＴヒットに
対する命令フェッチおよびデコード時の方針が実施され
る。丁度デコードされた分岐の目標アドレスは、次命令
フェッチ・アドレスとなり、パイプラインは目標アドレ
ス・パスへ進行する。このＤＨＴは、ＢＨＴより多数の
分岐の結果を記憶することができるが、サイズにおいて
は依然小さいものであることを想起されたい。この結
果、成立しない分岐、即ちＢＨＴミスの予測は、小さな
ＢＨＴから古くなって追い出されたものであるが依然と
して大きなＤＨＴに保持されている、成立した分岐の結
果である可能性がある。

【００７５】ＤＨＴによって成された予測が成立しない
場合に、機能ブロック４３は、命令バッファからロード
される次命令として分岐に継続する命令を、次命令レジ
スタ１６にロードするように指令される。

【００７６】機能ブロック１１１のロジックに戻り、Ｂ
Ａ／ＴＡスタック３７からのＢＡが、デコードされる分
岐のアドレスに等しい場合には、図８のＢＨＴヒット方
針が実行される。この分岐が有効な成立ヒット（Ｔ＝
１）として識別される場合に、機能ブロック４２は、目
標アドレス情報を命令バッファ１１からロードされた次
命令として利用するよう指令される。ＢＨＴエントリが
ゴースト・ヒット（Ｔ＝０）を識別する場合に、機能ブ
ロック４３は、命令バッファからロードされた次命令が
次順序またはフォールスルー命令であることを伝える。

【００７７】機能４１は、パス２８を介して戻された次
命令アドレスを、ＢＡ／ＴＡスタック３７中の最古のエ
ントリのＢＡと比較するのに再び用いられる。これは命
令バッファからの命令を、次命令レジスタ１６にロード
するのを案内する。機能４０は、図２のアドレス生成部
１９によって計算された分岐の目標アドレスを、ＢＡ／
ＴＡスタック３７に保管された分岐の目標アドレスと比
較する。保管された目標アドレスがデコード時の生成目
標アドレスと異なる場合に、パイプラインを再び始動す
る必要がある。この再始動情報はパス４５を介して送ら
れる。ＢＨＴ補正が補正処理スタック４７へ送られる。
ここで、成立または不成立の各分岐の実行結果が、予測
結果に基いてチェックされ、更新、新しいエントリまた
は、分岐削除が更新パス４６を経てＢＨＴへスケジュー
ルされる。

【００７８】最後に、図１３は、比較ロジックの詳細を
示し、このロジックを利用してＢＨＴとＤＨＴとによっ
て行われた予測が検証される。機能１１１は、丁度デコ
ードされた分岐のアドレス（パス５６を介して送られ
た）を、ＢＡ／ＴＡスタック３７中の最も古いエントリ
のＢＡと比較する。これらアドレスが等しい場合に（Ｂ
ＨＴヒットを識別する場合）、成立または不成立のビッ
トが機能１２２で検証される。機能１２２の出力は、選
択された分岐が有効な成立ヒットであるかまたはゴース
ト・ヒットであるかを決定する。比較ロジック１２２
が、ＢＡ／ＴＡスタック３７からの分岐アドレスがデコ
ードされた分岐のアドレスと等しくないことを判定する
と、ＢＨＴミスが識別される。

【００７９】選択ゲート１２３〜１２８は、どの命令フ
ェッチ／デコード時方針が、図８で説明したように取ら
れるかを決定する。各ゲートは、ＡＮＤゲートを表し、
その出力は以下のユニット（図１２に示した）に送られ
る。：・次順序命令を次の命令としてデコードするユニット４
３。；・分岐の目標アドレスを次の命令としてデコードするユ
ニット４２。；・パイプラインを再始動させるユニット１１３。このユ
ニットによって、分岐の目標アドレスをフェッチさせ、
次の命令としてデコードする。

【００８０】前述した実施例においては、パイプライン
の命令フェッチ段階中およびデコード時に、各分岐が２
度予測される。従って実施例では、２つの独立した分岐
予測方針が互いに一致しないときは何時でも、予測を決
定する一組のルールを利用する。特に、実施例で記載さ
れている２つの分岐予測方式はＢＨＴとＤＨＴとであ
る。すべての分岐予測差を調停するルールの組が図８に
記載されている。ＢＨＴとＤＨＴとは、分岐予測方針に
おける好適な選択である。その理由は、これらは各々別
個に、分岐の予測において極めて高い成功率を有してお
り、更に、これらを一緒に利用した場合に、高いパーセ
ンテージの分岐をうまく予測できるからである。

【００８１】しかしながら、従来技術で説明したような
他の分岐予測方式の１つを、ＢＨＴまたはＤＨＴ予測方
式で置換することは容易なことであり、これは依然、本
発明の技術思想上の範囲内である。例えば、分岐予測は
米国特許第４，１８１，９４２号明細書および第４，２
００，９２７号明細書に記載されたようなｏｐコード・
タイプに従って実行できる。これらｏｐコード・タイプ
の両方を、ＢＨＴおよびＤＨＴで置換することができ
る。従って、図８に関連して記載したルールに類似した
ルールが、分岐予測方式が一致しない時に、これら差異
を解決するために必要となる。事実、第３の分岐予測方
針を利用して、最初の２つの分岐予測スキームが一致し
ないケースを調停するようにすることができる。

【００８２】例えば、ＢＨＴとＤＨＴとによって行われ
た予測が一致しない場合に、他の分岐予測スキーム（ｏ
ｐコード・タイプによって各分岐を予測できるもの）を
利用してこれら差異を調停することができる。あるいは
また、マルチ予測型分岐予測機構を、各分岐の実際の予
測を２つの予測の一致によって決めるようにして３つの
別個の分岐予測方針で構成することができる。当業者で
あれば、異なる分岐予測方式を、本発明の実施例で説明
した方式と置き換えるか、または、現存の分岐予測スキ
ームを変更でき、および本発明の技術思想の範囲内で変
形し得るものである。

【図面の簡単な説明】

【図１】高性能コンピュータにおけるパイプライン・ス
テージの概念を示すブロック図である。

【図２】分岐履歴テーブル付き従来のプロセッサを示す
ブロック・ダイヤグラムである。

【図３】図２のプロセッサのテーブルと組合された動作
を示すフローチャートである。

【図４】デコード履歴テーブル付き従来のプロセッサを
示すブロック・ダイヤグラムである。

【図５】図４に示したプロセッサにおける順序フェッチ
・ロジック制御を示すブロック・ダイヤグラムである。

【図６】図４のプロセッサのデコード履歴テーブルを示
すブロック・ダイヤグラムである。

【図７】図２と図４に示したプロセッサの分岐履歴テー
ブルとデコード履歴テーブル命令フェッチ・デコード・
アルゴリズムを示すテーブルである。

【図８】本発明の一実施例による、集積された分岐履歴
／デコード履歴テーブル命令フェッチおよびデコード時
アルゴリズムを示すテーブルである。

【図９】本発明による分岐履歴テーブル・ダイヤグラム
と、セグメント・エントリ情報を示すテーブルである。

【図１０】本発明の一実施例による、分岐履歴テーブル
と、デコード履歴テーブルとを有するプロセッサのブロ
ック・ダイヤグラムである。

【図１１】本発明の一実施例で使用されている分岐アド
レス／目標アドレス選択機構を示すブロック・ダイヤグ
ラムである。

【図１２】分岐履歴テーブルおよびデコード履歴テーブ
ル・ロジックを示すフローチャートである。

【図１３】分岐履歴テーブルとデコード履歴テーブル予
測機構の詳細を示すブロック・ダイヤグラムである。

【符号の説明】

１０メモリ１３キャッシュ１７命令デコーダ２７更新命令カウンタ・レジスタ３１アドレス・レジスタ３７目標アドレス・スタック４３信号ユニット５２順序プリフェッチ制御７１ＤＨＴアレイ８２アレイ情報１０３命令フェッチ・アドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョシュア・ウィルソン・ナイトアメリカ合衆国ニューヨーク州モヒガンレイクサガモアアベニュー 3490 (72)発明者ジェームス・ハーバート・ポメレーヌアメリカ合衆国ニューヨーク州チャッパカノースベッドフォードロード 403 (72)発明者トーマス・ロバーツ・プザックアメリカ合衆国コネチカット州リッジフィールドスクールハウスプレイス９ (72)発明者ルドルフ・ネイサン・リヒトシャーフェンアメリカ合衆国ニューヨーク州スカースデールインズロード 24 (72)発明者ジェームス・ロバート・ロビンソンアメリカ合衆国ニューヨーク州クリントンコーナーズアールアール２ボックス 319 (72)発明者アルバート・ジェームス・バン・ノーストランド，ジュニアアメリカ合衆国ニューヨーク州レッドフックグランドムールドライブ３

Claims

【特許請求の範囲】

【請求項１】フェッチした命令を一時記憶するメモリに
接続された命令バッファと、この命令バッファに接続さ
れ、命令バッファ内に一時記憶された命令をデコードす
る命令デコード機構と、この命令デコード機構からのデ
コードされた命令に応答して、前記メモリをアドレスす
ることにより前記命令バッファに命令をフェッチするア
ドレス生成機構と、前記命令デコード機構からのデコー
ドされた命令に応答して、デコードされた命令に従って
動作を実行する実行ユニットとを含み、複数の異なる処
理ステージがパイプラインの異なる位置に対応し、かつ
それぞれ互いに異なる処理時刻を有するパイプラインプ
ロセッサを有するコンピュータにおける分岐命令の結果
を予測するマルチ予測型分岐予測機構において、前記パイプラインプロセッサに接続され、前記パイプラ
インのそれぞれ異なるステージにおいて分岐命令を独立
して予測する少なくとも２個の独立した分岐予測機構
と、前記分岐予測機構に応答して、前記分岐予測機構の各々
から得られた予測が互いに異なる場合にこれを解決する
手段と、前記実行ユニットに応答し、分岐命令の実行に基づい
て、前記分岐予測機構を更新する手段とを備えたことを
特徴とするマルチ予測型分岐予測機構。
【請求項２】前記少なくとも２つの独立した分岐予測機
構の１つまたはそれ以上の機構が、前記命令バッファお
よび前記アドレス生成機構に接続された命令フェッチ分
岐予測手段を有し、この命令フェッチ分岐予測手段によ
って、成立した分岐の限定された履歴に基づいて初期分
岐予測を生成し、目標アドレスを前記アドレス生成機構
に供給することを特徴とする請求項１記載のマルチ予測
型分岐予測機構。
【請求項３】前記少なくとも２つの独立した分岐予測機
構の１つまたはそれ以上の機構が、前記命令デコード機
構および前記命令フェッチ分岐予測手段に接続されたデ
コード時分岐予測機構を有し、このデコード時分岐予測
機構によって、実行した分岐の履歴に基づいて分岐予測
を生成することを特徴とする請求項１記載のマルチ予測
型分岐予測機構。
【請求項４】前記少なくとも２つの独立した分岐予測機
構が、前記命令バッファと前記アドレス生成機構とに接続さ
れ、成立した分岐の限定された履歴に基づいて初期分岐
予測を生成し、目標アドレスを前記アドレス生成機構に
供給する命令フェッチ分岐予測手段と、前記命令デコード機構と前記命令フェッチ分岐予測手段
とに接続され、実行した分岐の履歴に基いて分岐予測を
生成するデコード時分岐予測機構とを有することを特徴
とする請求項１記載のマルチ予測型分岐予測機構。
【請求項５】前記命令フェッチ分岐予測手段が、最近実
行された一組の分岐およびこれに続く分岐の目標アドレ
スが記憶される分岐履歴テーブルを有し、前記デコード
時分岐予測機構が、各分岐の動作の記録が記憶されるデ
コード履歴テーブルを有することを特徴とする請求項４
記載のマルチ予測型分岐予測機構。
【請求項６】前記実行ユニットに応答して、分岐命令の
実行に基いて前記分岐予測機構を更新する前記手段が、
前記実行ユニット，分岐履歴テーブルおよびデコード履
歴テーブルに接続され、これらテーブルに記憶された情
報を分岐命令の実行に基づいて補正する補正処理機構を
有することを特徴とする請求項５記載のマルチ予測型分
岐予測機構。