JP2000215056A - 複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理 - Google Patents
複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理Info
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Abstract
(57)【要約】
【課題】 命令のアウト・オブ・シーケンス・ブロック
をその中に記録することができる複数の命令キャッシュ
・セクタを含む位置合わせ命令キャッシュ（ＡＩＣ）。 【解決手段】 命令の基本ブロックが、プログラム実行
時にＡＩＣセクタ内で位置合わせされる。ＡＩＣディレ
クトリが現行命令アドレスを使用してＡＩＣディレクト
リ項目と、複数のセクタを含むＡＩＣ内の関連づけられ
た行とを選択する。ＡＩＣディレクトリ項目は、複数の
ＡＩＣセクタにそれぞれ関連づけられた複数の「セクタ
Ｓ先頭アドレス」フィールドを含み、これらの各ディレ
クトリ・フィールドには、その内容が有効な場合には関
連づけられたＡＩＣセクタＳ内の最初の命令のアドレス
が入れられる。「フェッチ履歴テーブル」（ＦＨＴ）
に、４つの項目から成るＦＨＴセットに編成された、関
連づけられた各ＡＩＣ行ごとの４つのＦＨＴ項目が含ま
れる。
をその中に記録することができる複数の命令キャッシュ
・セクタを含む位置合わせ命令キャッシュ（ＡＩＣ）。 【解決手段】 命令の基本ブロックが、プログラム実行
時にＡＩＣセクタ内で位置合わせされる。ＡＩＣディレ
クトリが現行命令アドレスを使用してＡＩＣディレクト
リ項目と、複数のセクタを含むＡＩＣ内の関連づけられ
た行とを選択する。ＡＩＣディレクトリ項目は、複数の
ＡＩＣセクタにそれぞれ関連づけられた複数の「セクタ
Ｓ先頭アドレス」フィールドを含み、これらの各ディレ
クトリ・フィールドには、その内容が有効な場合には関
連づけられたＡＩＣセクタＳ内の最初の命令のアドレス
が入れられる。「フェッチ履歴テーブル」（ＦＨＴ）
に、４つの項目から成るＦＨＴセットに編成された、関
連づけられた各ＡＩＣ行ごとの４つのＦＨＴ項目が含ま
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、プログ
ラムの実行のためのプロセッサの命令フェッチ速度向上
を可能にすることに関する。より詳細には、本発明は、
単一のフェッチ・サイクルで複数予測基本ブロックをフ
ェッチするようにメモリ・アクセス命令をプロセッサ実
行ハードウェア（命令実行パイプライン処理ハードウェ
アなど）に配布するための、命令キャッシュと共に直接
動作するフェッチ履歴テーブルを生成する。
ラムの実行のためのプロセッサの命令フェッチ速度向上
を可能にすることに関する。より詳細には、本発明は、
単一のフェッチ・サイクルで複数予測基本ブロックをフ
ェッチするようにメモリ・アクセス命令をプロセッサ実
行ハードウェア（命令実行パイプライン処理ハードウェ
アなど）に配布するための、命令キャッシュと共に直接
動作するフェッチ履歴テーブルを生成する。
【０００２】
【従来の技術】本発明を理解するには、すべてのコンピ
ュータ・プログラムの基本ブロック特性を背景として理
解する必要がある。プログラムは、プロセッサのメイン
・メモリを含む記憶階層に線形に記憶され、それによっ
てその中のすべての命令記憶場所が線形な特性を有する
ようにする。しかし、これらの命令がプロセッサによっ
て実行されるとき、プロセッサは、プログラム中の分岐
命令によって、階層から線形に入手したそれらの同じ命
令の非線形順序づけを使用する必要が生じる。したがっ
て、すべてのコンピュータ・プログラムの実行順序は、
各プログラムに含まれる分岐命令によって決まる。各プ
ログラムの実行では、プログラムを、それぞれ分岐命令
の分岐先命令から始まり、プログラムの命令実行順序で
次の基本ブロックを開始するターゲット・アドレスを提
供する分岐命令で終わる基本ブロックに分割する。基本
ブロックはいずれも、１個の命令（分岐命令）からきわ
めて多数の命令（数千個の命令など）に至る任意の数の
命令を含むことができる。プロセッサは、命令がメモリ
内に順次に入れられていれば最も速く命令をフェッチ
し、命令が分岐のターゲットであって、プロセッサが介
在してターゲット・アドレスの計算を行う必要が生じ、
処理を大幅に遅らせるページ・フォルトの入手など、そ
の命令を見つけるためにメモリ内のいずれかの場所まで
しばしば行く必要がある場合にフェッチ速度が最も遅く
なる。
ュータ・プログラムの基本ブロック特性を背景として理
解する必要がある。プログラムは、プロセッサのメイン
・メモリを含む記憶階層に線形に記憶され、それによっ
てその中のすべての命令記憶場所が線形な特性を有する
ようにする。しかし、これらの命令がプロセッサによっ
て実行されるとき、プロセッサは、プログラム中の分岐
命令によって、階層から線形に入手したそれらの同じ命
令の非線形順序づけを使用する必要が生じる。したがっ
て、すべてのコンピュータ・プログラムの実行順序は、
各プログラムに含まれる分岐命令によって決まる。各プ
ログラムの実行では、プログラムを、それぞれ分岐命令
の分岐先命令から始まり、プログラムの命令実行順序で
次の基本ブロックを開始するターゲット・アドレスを提
供する分岐命令で終わる基本ブロックに分割する。基本
ブロックはいずれも、１個の命令（分岐命令）からきわ
めて多数の命令（数千個の命令など）に至る任意の数の
命令を含むことができる。プロセッサは、命令がメモリ
内に順次に入れられていれば最も速く命令をフェッチ
し、命令が分岐のターゲットであって、プロセッサが介
在してターゲット・アドレスの計算を行う必要が生じ、
処理を大幅に遅らせるページ・フォルトの入手など、そ
の命令を見つけるためにメモリ内のいずれかの場所まで
しばしば行く必要がある場合にフェッチ速度が最も遅く
なる。
【０００３】プログラム中に多数の条件分岐があると、
最新のプロセッサの命令フェッチ機構の妨げになる。大
幅に増加する１サイクル当たりの命令数に対応するため
に、将来のマイクロプロセッサは多数の命令の投機フェ
ッチおよび実行をサポートすることが必要になる。本明
細書に記載の方法は、コンパイル中または命令キャッシ
ュのロード中の動的マルチレベル分岐予測とコード再編
成とに基づいて、各サイクル中に（異なるターゲット・
アドレスを持つ）複数の条件分岐にわたって命令を投機
的にフェッチすることができる。
最新のプロセッサの命令フェッチ機構の妨げになる。大
幅に増加する１サイクル当たりの命令数に対応するため
に、将来のマイクロプロセッサは多数の命令の投機フェ
ッチおよび実行をサポートすることが必要になる。本明
細書に記載の方法は、コンパイル中または命令キャッシ
ュのロード中の動的マルチレベル分岐予測とコード再編
成とに基づいて、各サイクル中に（異なるターゲット・
アドレスを持つ）複数の条件分岐にわたって命令を投機
的にフェッチすることができる。
【０００４】過去１０年間で、マイクロプロセッサのパ
フォーマンスは年に約６０％の割合で向上してきた。こ
のパフォーマンス向上率を維持するには、将来のマイク
ロプロセッサは１サイクル当たり大幅に増加した数の命
令を実行（およびコミット）する必要がある。条件分岐
によって非数値ワークロードが課され、それによってス
ーパースカラ・プロセッサの実施が困難になる。１つの
研究では、（ＲＳ／６０００プラット・フォーム上で）
平均的なＣ言語プログラムはその命令の約１８％が条件
命令であり、Ｃ＋＋プログラムは命令の約１１％が条件
分岐である。これらによって、基本ブロックのサイズは
６〜１０命令に制限される。これらによって、基本ブロ
ックを超える投機実行が必要になる。
フォーマンスは年に約６０％の割合で向上してきた。こ
のパフォーマンス向上率を維持するには、将来のマイク
ロプロセッサは１サイクル当たり大幅に増加した数の命
令を実行（およびコミット）する必要がある。条件分岐
によって非数値ワークロードが課され、それによってス
ーパースカラ・プロセッサの実施が困難になる。１つの
研究では、（ＲＳ／６０００プラット・フォーム上で）
平均的なＣ言語プログラムはその命令の約１８％が条件
命令であり、Ｃ＋＋プログラムは命令の約１１％が条件
分岐である。これらによって、基本ブロックのサイズは
６〜１０命令に制限される。これらによって、基本ブロ
ックを超える投機実行が必要になる。
【０００５】ほとんどのプロセッサは、高度な分岐予測
機構を使用して、条件分岐がとる経路とそのターゲット
・アドレスを予測する。しかし、これらの機構は、次に
実行する条件分岐の結果を予測するために使用されてい
るに過ぎない。基本ブロックのサイズが小さいことと投
機の必要の増大により、将来のマイクロプロセッサは１
サイクル中に複数の分岐の結果を高い確度で予測する必
要があり、１サイクル中にそれらの分岐命令のターゲッ
ト・アドレスから命令をフェッチすることができなけれ
ばならない。
機構を使用して、条件分岐がとる経路とそのターゲット
・アドレスを予測する。しかし、これらの機構は、次に
実行する条件分岐の結果を予測するために使用されてい
るに過ぎない。基本ブロックのサイズが小さいことと投
機の必要の増大により、将来のマイクロプロセッサは１
サイクル中に複数の分岐の結果を高い確度で予測する必
要があり、１サイクル中にそれらの分岐命令のターゲッ
ト・アドレスから命令をフェッチすることができなけれ
ばならない。
【０００６】わかりやすく言えば、多くの経路ベースの
相関動的分岐予測アルゴリズムは、多くの非数値ワーク
ロード（ＳＰＥＣｉｎｔなど）について９７％もの確度
で分岐予測を行うことができる。このような高い確度に
より、４個の連続した条件分岐の結果の予測を８８．５
％の確度で行うことができる。同様に、３個の連続した
条件分岐は９１．３％の確度で予測可能であり、２個の
連続した条件分岐は９４．１％の確度で予測可能であ
る。これは、平均的な基本ブロック・サイズである６命
令では、その経路をとることになる投機実行命令の期待
数は、（単一レベルの分岐予測では１１．８命令に過ぎ
ないのに対して）４レベルの分岐予測では２８．３であ
ることを意味する。
相関動的分岐予測アルゴリズムは、多くの非数値ワーク
ロード（ＳＰＥＣｉｎｔなど）について９７％もの確度
で分岐予測を行うことができる。このような高い確度に
より、４個の連続した条件分岐の結果の予測を８８．５
％の確度で行うことができる。同様に、３個の連続した
条件分岐は９１．３％の確度で予測可能であり、２個の
連続した条件分岐は９４．１％の確度で予測可能であ
る。これは、平均的な基本ブロック・サイズである６命
令では、その経路をとることになる投機実行命令の期待
数は、（単一レベルの分岐予測では１１．８命令に過ぎ
ないのに対して）４レベルの分岐予測では２８．３であ
ることを意味する。
【０００７】分岐が実行の現在点から離れるにつれて、
予測可能な確度が低下する。多数の命令をフェッチする
ことができることにより、データ・ハザード、制御ハザ
ード、および構造ハザードの制約内で所与の１サイクル
中に実行可能な命令の数を大幅に増やすことができる。
予測可能な確度が低下する。多数の命令をフェッチする
ことができることにより、データ・ハザード、制御ハザ
ード、および構造ハザードの制約内で所与の１サイクル
中に実行可能な命令の数を大幅に増やすことができる。
【０００８】各コンピュータ・プログラムは、コンピュ
ータ・システムの永続メモリ内に記憶場所シーケンスで
記憶された１組の命令から成り、このシーケンスは、実
行のためにそのプログラムをフェッチするプロセッサに
対して仮想アドレス・シーケンスで示すこともできる。
フェッチされた命令のシーケンスは、プロセッサによっ
て命令実行シーケンスとして解決される。この命令実行
シーケンスは通常、プログラム中の分岐命令のためにプ
ログラムの記憶場所シーケンスとはかなり異なる。
ータ・システムの永続メモリ内に記憶場所シーケンスで
記憶された１組の命令から成り、このシーケンスは、実
行のためにそのプログラムをフェッチするプロセッサに
対して仮想アドレス・シーケンスで示すこともできる。
フェッチされた命令のシーケンスは、プロセッサによっ
て命令実行シーケンスとして解決される。この命令実行
シーケンスは通常、プログラム中の分岐命令のためにプ
ログラムの記憶場所シーケンスとはかなり異なる。
【０００９】したがって、プログラムは一般に永続コン
ピュータ・メモリ（ハード・ディスクなど）に仮想アド
レス・シーケンスで記憶され、この仮想アドレス・シー
ケンスは一般に、プロセッサがプログラムの各部分（ペ
ージ単位など）をコンピュータ・システムのランダム・
アクセス・メモリに転送するために使用され、その後、
プロセッサは、プロセッサによる実行のためにプログラ
ムの仮想アドレスを使用してメモリ内のプログラムの行
をフェッチする。
ピュータ・メモリ（ハード・ディスクなど）に仮想アド
レス・シーケンスで記憶され、この仮想アドレス・シー
ケンスは一般に、プロセッサがプログラムの各部分（ペ
ージ単位など）をコンピュータ・システムのランダム・
アクセス・メモリに転送するために使用され、その後、
プロセッサは、プロセッサによる実行のためにプログラ
ムの仮想アドレスを使用してメモリ内のプログラムの行
をフェッチする。
【００１０】したがって、プロセッサ内のプログラムの
命令実行シーケンスは、プログラムの命令コンパイル・
シーケンスでは現れず、命令実行シーケンスは各プログ
ラム中で実行される分岐命令によって決まり、その結
果、プログラムのアーキテクテッド命令実行シーケンス
になる。プログラムのアーキテクテッド命令実行シーケ
ンスに従わなければならないある種の複雑なプロセッサ
に見られるいわゆる順序外れ（アウト・オブ・シーケン
ス）命令実行は、本発明には関係がない。
命令実行シーケンスは、プログラムの命令コンパイル・
シーケンスでは現れず、命令実行シーケンスは各プログ
ラム中で実行される分岐命令によって決まり、その結
果、プログラムのアーキテクテッド命令実行シーケンス
になる。プログラムのアーキテクテッド命令実行シーケ
ンスに従わなければならないある種の複雑なプロセッサ
に見られるいわゆる順序外れ（アウト・オブ・シーケン
ス）命令実行は、本発明には関係がない。
【００１１】命令の各プログラム・アーキテクテッド実
行シーケンスは、プログラムの特定の実行で使用される
データに依存し、変化するデータによって命令のプログ
ラム実行シーケンスは予測不能な変化をすることがあ
る。データによって、分岐命令をとるかとらないかがし
ばしば制御される。不成立分岐命令によって、プログラ
ムの仮想アドレス・シーケンスで次の命令を指すターゲ
ット・アドレスが生成される。成立分岐命令によって、
仮想アドレスにある非順次命令を指すターゲット・アド
レスが生成される。
行シーケンスは、プログラムの特定の実行で使用される
データに依存し、変化するデータによって命令のプログ
ラム実行シーケンスは予測不能な変化をすることがあ
る。データによって、分岐命令をとるかとらないかがし
ばしば制御される。不成立分岐命令によって、プログラ
ムの仮想アドレス・シーケンスで次の命令を指すターゲ
ット・アドレスが生成される。成立分岐命令によって、
仮想アドレスにある非順次命令を指すターゲット・アド
レスが生成される。
【００１２】すべてのプロセッサにおける命令フェッチ
機構は、順次命令に仮想アドレス・シーケンスでアクセ
スしている限り、最も速く動作する。これは、その場
合、それぞれの次の命令アドレスが単に現行命令アドレ
スを増分して次の順次命令アドレスを生成するだけで生
成され、この次の順次命令アドレスはプロセッサ・キャ
ッシュ内の同じラインにある次の順次命令である（キャ
ッシュ・ヒット）ことが多く、そこからその命令を実行
のためにプロセッサにただちに供給することができるた
めである。
機構は、順次命令に仮想アドレス・シーケンスでアクセ
スしている限り、最も速く動作する。これは、その場
合、それぞれの次の命令アドレスが単に現行命令アドレ
スを増分して次の順次命令アドレスを生成するだけで生
成され、この次の順次命令アドレスはプロセッサ・キャ
ッシュ内の同じラインにある次の順次命令である（キャ
ッシュ・ヒット）ことが多く、そこからその命令を実行
のためにプロセッサにただちに供給することができるた
めである。
【００１３】しかし、分岐をとることによって、現在キ
ャッシュにない（キャッシュ・ミス）記憶場所にあるタ
ーゲット命令をフェッチしなければならず、それによっ
てターゲット命令を含む別のラインをメモリからキャッ
シュにコピーするフェッチ・サイクルが開始されるとい
う追加的なオーバーヘッドが生じることがある。プログ
ラム中の命令の仮想アドレス・シーケンスから逸脱した
成立分岐命令のために、成立分岐命令がプロセッサでの
プログラムの実行に必要な命令のフェッチ速度を低下さ
せることはよく知られている。
ャッシュにない（キャッシュ・ミス）記憶場所にあるタ
ーゲット命令をフェッチしなければならず、それによっ
てターゲット命令を含む別のラインをメモリからキャッ
シュにコピーするフェッチ・サイクルが開始されるとい
う追加的なオーバーヘッドが生じることがある。プログ
ラム中の命令の仮想アドレス・シーケンスから逸脱した
成立分岐命令のために、成立分岐命令がプロセッサでの
プログラムの実行に必要な命令のフェッチ速度を低下さ
せることはよく知られている。
【００１４】したがって、分岐命令のターゲット命令が
実際のターゲット・アドレスが実際にわかるまでフェッ
チされず、それによって追加のラインをプロセッサのＩ
キャッシュにフェッチするための遅延が生じる場合、プ
ログラム実行は分岐命令をとることによって遅くなる。
したがって、実行パイプラインによってターゲット命令
が受け取られるのをプロセッサが待つ間の追加の処理遅
延が生じるため、成立分岐命令をプロセッサが処理する
際に余分なオーバーヘッドが生じる。このようにして、
成立分岐命令の処理により、プログラムの処理が遅くな
り、プログラムの実行時間が増大する。
実際のターゲット・アドレスが実際にわかるまでフェッ
チされず、それによって追加のラインをプロセッサのＩ
キャッシュにフェッチするための遅延が生じる場合、プ
ログラム実行は分岐命令をとることによって遅くなる。
したがって、実行パイプラインによってターゲット命令
が受け取られるのをプロセッサが待つ間の追加の処理遅
延が生じるため、成立分岐命令をプロセッサが処理する
際に余分なオーバーヘッドが生じる。このようにして、
成立分岐命令の処理により、プログラムの処理が遅くな
り、プログラムの実行時間が増大する。
【００１５】従来の技術では、各成立分岐命令によっ
て、プロセッサが１つまたは複数の基本ブロックをフェ
ッチするフェッチ・サイクルが開始される。基本ブロッ
クは、メモリ（実メモリまたは仮想メモリ）内に順次ア
ドレスを有する１つまたは複数の命令から成り、最後の
命令が分岐タイプの命令である。分岐タイプの命令は、
条件付き分岐または無条件分岐、あるいはリターン命令
または呼出し命令である。基本ブロックを終了させる分
岐タイプの命令のターゲット・アドレスによって、次の
基本ブロックが始まる。
て、プロセッサが１つまたは複数の基本ブロックをフェ
ッチするフェッチ・サイクルが開始される。基本ブロッ
クは、メモリ（実メモリまたは仮想メモリ）内に順次ア
ドレスを有する１つまたは複数の命令から成り、最後の
命令が分岐タイプの命令である。分岐タイプの命令は、
条件付き分岐または無条件分岐、あるいはリターン命令
または呼出し命令である。基本ブロックを終了させる分
岐タイプの命令のターゲット・アドレスによって、次の
基本ブロックが始まる。
【００１６】従来のコラプシング・バッファ（Collapsi
ng Buffer)手法には、フェッチすべきキャッシュ・ライ
ン内の命令を判断するのにいくつかの欠点がある。第１
に、高インタリーブ（Ｉキャッシュ・ライン内の命令数
と同数）分岐ターゲット・バッファ（ＢＴＢ）を必要と
する。第２に、命令をフェッチするキャッシュ・ライン
内のすべての分岐について、ＢＴＢ内に項目を必要とす
る。第３に、キャッシュ・ライン内からどの命令をフェ
ッチすべきかを示すビット・ベクトルを作成するため
に、（４個プラス直前の１個の命令アドレスを最後の分
岐命令のターゲット・アドレスと比較する）一連のアド
レス・コンパレータを有する。連続内のコンパレータの
数は、キャッシュ・ライン内の命令の数と等しい。これ
により、プロセッサ・クロックが大幅に低下する。
ng Buffer)手法には、フェッチすべきキャッシュ・ライ
ン内の命令を判断するのにいくつかの欠点がある。第１
に、高インタリーブ（Ｉキャッシュ・ライン内の命令数
と同数）分岐ターゲット・バッファ（ＢＴＢ）を必要と
する。第２に、命令をフェッチするキャッシュ・ライン
内のすべての分岐について、ＢＴＢ内に項目を必要とす
る。第３に、キャッシュ・ライン内からどの命令をフェ
ッチすべきかを示すビット・ベクトルを作成するため
に、（４個プラス直前の１個の命令アドレスを最後の分
岐命令のターゲット・アドレスと比較する）一連のアド
レス・コンパレータを有する。連続内のコンパレータの
数は、キャッシュ・ライン内の命令の数と等しい。これ
により、プロセッサ・クロックが大幅に低下する。
【００１７】各項目に制御フロー・グラフの一部が記憶
される、分岐アドレス・キャッシュ（ＢＡＣ）が提案さ
れている。ＢＡＣは、ＢＴＢを拡張して、単一の分岐タ
ーゲットではなく、複数の分岐のターゲット・アドレス
と不成立アドレスを記憶する。ＢＡＣ内にフェッチ・ア
ドレスの項目がない場合、分岐ターゲットと不整列経路
は実行中に埋められる。しかし、分岐のうちのいくつか
の分岐が実行されなかったために、項目に穴ができる可
能性がある。しかし、この論文では、分岐とそのターゲ
ットとの間の使用されないインタリーブ命令をなくす方
法については、十分な説明がなされていない。この目的
のために、コラプシング・バッファと類似した手法が必
要である。
される、分岐アドレス・キャッシュ（ＢＡＣ）が提案さ
れている。ＢＡＣは、ＢＴＢを拡張して、単一の分岐タ
ーゲットではなく、複数の分岐のターゲット・アドレス
と不成立アドレスを記憶する。ＢＡＣ内にフェッチ・ア
ドレスの項目がない場合、分岐ターゲットと不整列経路
は実行中に埋められる。しかし、分岐のうちのいくつか
の分岐が実行されなかったために、項目に穴ができる可
能性がある。しかし、この論文では、分岐とそのターゲ
ットとの間の使用されないインタリーブ命令をなくす方
法については、十分な説明がなされていない。この目的
のために、コラプシング・バッファと類似した手法が必
要である。
【００１８】本明細書に記載の手法はこれらの欠陥のい
ずれも持たない。さらに、コンパイラまたはキャッシュ
再ロード論理によって生成されたヒントを使用していく
つかの分岐にわたる高帯域幅フェッチを実現する。コン
パイラ・ベースの手法の方がより良い結果を出すと予測
される。これは、コンパイラはコード生成中にサブプロ
グラム全体を見ることができ、すべてのパス情報のコー
ド化をより正確に入手することができ、したがってフェ
ッチ履歴テーブルで維持されている分岐ターゲット情報
に穴がなくなるためである。
ずれも持たない。さらに、コンパイラまたはキャッシュ
再ロード論理によって生成されたヒントを使用していく
つかの分岐にわたる高帯域幅フェッチを実現する。コン
パイラ・ベースの手法の方がより良い結果を出すと予測
される。これは、コンパイラはコード生成中にサブプロ
グラム全体を見ることができ、すべてのパス情報のコー
ド化をより正確に入手することができ、したがってフェ
ッチ履歴テーブルで維持されている分岐ターゲット情報
に穴がなくなるためである。
【００１９】Ｅ．ローテンバーグ（Rotenberg）、Ｓ．
ベネット（Bennett）、およびＪ．スミス（Smith)によ
る「Trace Cache: a Low Latency Approach to High Ba
ndwidth Fetching」（１９９６年４月１１日）という名
称の論文で、命令のプロセッサ・フェッチを制御する従
来技術の「トレース・キャッシュ」技法が提案されてい
る。このローテンバーグ等の論文では、トレース・キャ
ッシュが、命令キャッシュ（Ｉキャッシュ）を含む「コ
ア・フェッチ・ユニット」と共に動作する。コア・フェ
ッチ・ユニットは、分岐ターゲット・バッファ（ＢＴ
Ｂ）、ＢＴＢ論理回路、および複数分岐予測機構も含
む。コア・フェッチ・ユニットは、一連のフェッチ・サ
イクルを使用してメイン・メモリから命令をそのＩキャ
ッシュにフェッチする。
ベネット（Bennett）、およびＪ．スミス（Smith)によ
る「Trace Cache: a Low Latency Approach to High Ba
ndwidth Fetching」（１９９６年４月１１日）という名
称の論文で、命令のプロセッサ・フェッチを制御する従
来技術の「トレース・キャッシュ」技法が提案されてい
る。このローテンバーグ等の論文では、トレース・キャ
ッシュが、命令キャッシュ（Ｉキャッシュ）を含む「コ
ア・フェッチ・ユニット」と共に動作する。コア・フェ
ッチ・ユニットは、分岐ターゲット・バッファ（ＢＴ
Ｂ）、ＢＴＢ論理回路、および複数分岐予測機構も含
む。コア・フェッチ・ユニットは、一連のフェッチ・サ
イクルを使用してメイン・メモリから命令をそのＩキャ
ッシュにフェッチする。
【００２０】各フェッチ・サイクルは、分岐予測機構か
らの現在の予測プログラム経路中に１つまたは複数の基
本ブロックを含むことができる。フェッチ・サイクル
は、トレースされ、プログラム中の同じプログラム・ア
ドレスに関連づけられたトレース・キャッシュ・ライン
に記憶された前の経路と一致する経路内のすべての命令
を含む。現行フェッチ・サイクルは、アドレスされたト
レース・キャッシュ・ラインに記憶されている経路と不
一致のときには常に終了する。現行トレース・キャッシ
ュ・ラインを示す情報が、トレース・キャッシュ・ライ
ンに関連づけられたトレース・タグ・キャッシュ・ディ
レクトリ項目に記憶される。
らの現在の予測プログラム経路中に１つまたは複数の基
本ブロックを含むことができる。フェッチ・サイクル
は、トレースされ、プログラム中の同じプログラム・ア
ドレスに関連づけられたトレース・キャッシュ・ライン
に記憶された前の経路と一致する経路内のすべての命令
を含む。現行フェッチ・サイクルは、アドレスされたト
レース・キャッシュ・ラインに記憶されている経路と不
一致のときには常に終了する。現行トレース・キャッシ
ュ・ラインを示す情報が、トレース・キャッシュ・ライ
ンに関連づけられたトレース・タグ・キャッシュ・ディ
レクトリ項目に記憶される。
【００２１】トレース・タグ・キャッシュは、トレース
・バッファと、トレース・タグ・ディレクトリと、トレ
ース・ライン・フィル・バッファおよび論理とから成
る。トレース・タグ・ディレクトリには、制御情報が入
れられる。
・バッファと、トレース・タグ・ディレクトリと、トレ
ース・ライン・フィル・バッファおよび論理とから成
る。トレース・タグ・ディレクトリには、制御情報が入
れられる。
【００２２】トレースの長さは命令数ｎと基本ブロック
数ｍの２通りの方法で制限され、そのうちｎはプロセッ
サのピーク・ディスパッチ・レートによって制限され、
ｍは１フェッチ・サイクル当たりの分岐予測の平均数に
よって制限される。トレース・タグ・ディレクトリ内の
各項目内の制御情報は、有効ビットと、先頭アドレスが
入ったタグ・フィールドと、各ビットが各（成立または
不成立）分岐命令の後にたどる経路を示すトレース内の
分岐を表す、（ｍ−１）ビットを有する分岐フラグ・フ
ィールドと、（１）関連づけられたトレース内の分岐の
数と（２）トレースが分岐で終わるかどうかを示す分岐
マスク・フィールドと、分岐が成立しない場合に次のフ
ェッチのアドレスが入れられるトレース不成立アドレス
・フィールドと、分岐が成立した場合に次のフェッチ・
アドレスが入れられるトレース・ターゲット・アドレス
・フィールドとである。
数ｍの２通りの方法で制限され、そのうちｎはプロセッ
サのピーク・ディスパッチ・レートによって制限され、
ｍは１フェッチ・サイクル当たりの分岐予測の平均数に
よって制限される。トレース・タグ・ディレクトリ内の
各項目内の制御情報は、有効ビットと、先頭アドレスが
入ったタグ・フィールドと、各ビットが各（成立または
不成立）分岐命令の後にたどる経路を示すトレース内の
分岐を表す、（ｍ−１）ビットを有する分岐フラグ・フ
ィールドと、（１）関連づけられたトレース内の分岐の
数と（２）トレースが分岐で終わるかどうかを示す分岐
マスク・フィールドと、分岐が成立しない場合に次のフ
ェッチのアドレスが入れられるトレース不成立アドレス
・フィールドと、分岐が成立した場合に次のフェッチ・
アドレスが入れられるトレース・ターゲット・アドレス
・フィールドとである。
【００２３】ローテンバーグ等のＢＴＢ内の１６個の項
目すべてが、選択されたトレース・タグ・キャッシュ・
ライン内の１６個の命令と並列して動作して、その中の
各命令が分岐命令ではないか調べる。分岐予測回路は、
グローバル・アドレス相関分岐予測機構（ＧＡｇ）と単
一パターン履歴テーブルを使用する。ＢＴＢ論理は、Ｂ
ＴＢヒット情報を分岐予測と結合して、次のフェッチ・
アドレスを生成し、有効命令ビット・ベクトルを生成す
る。
目すべてが、選択されたトレース・タグ・キャッシュ・
ライン内の１６個の命令と並列して動作して、その中の
各命令が分岐命令ではないか調べる。分岐予測回路は、
グローバル・アドレス相関分岐予測機構（ＧＡｇ）と単
一パターン履歴テーブルを使用する。ＢＴＢ論理は、Ｂ
ＴＢヒット情報を分岐予測と結合して、次のフェッチ・
アドレスを生成し、有効命令ビット・ベクトルを生成す
る。
【００２４】予測論理によって複数分岐予測が行われる
間、ローテンバーグ等のトレース・キャッシュ、ＢＴ
Ｂ、および命令キャッシュすべてに並列してアクセスさ
れる。トレース・キャッシュ・ヒットには、現行トレー
ス・ディレクトリ項目について、（１）実フェッチ・ア
ドレスがタグ・フィールドと一致し、（２）分岐予測が
分岐フラグ・フィールドと一致する必要がある。トレー
ス・キャッシュ・ミス時、フェッチは通常、トレース・
キャッシュ情報を使用せずに、従来の方式でＩキャッシ
ュから進められる。しかし、この従来のフェッチ・プロ
セス中、トレース・キャッシュ項目が生成されてトレー
ス・キャッシュに入れられ、対応するトレース・キャッ
シュ・ディレクトリ項目が生成される。命令が従来のよ
うにＩキャッシュにフェッチされるにつれて、Ｉキャッ
シュ・ラインに転送される各基本ブロックが、Ｉキャッ
シュからライン・フィル・バッファにも転送され、この
転送は、ライン・フィル・バッファにｍ個の基本ブロッ
クまたはｎ個の命令（フル・キャッシュ・ラインと等し
い）が記憶されるまで行われる。その後、ライン・フィ
ル・バッファの内容が現行フェッチ・アドレスによって
入手されたトレース・キャッシュ内の現行ラインに転送
される。それと同時に、次のフェッチ・サイクルの必要
に応じて、分岐フラグ、分岐マスク、および不成立アド
レスまたはターゲット・アドレスの生成によって、対応
するトレース・ディレクトリ項目が生成される。
間、ローテンバーグ等のトレース・キャッシュ、ＢＴ
Ｂ、および命令キャッシュすべてに並列してアクセスさ
れる。トレース・キャッシュ・ヒットには、現行トレー
ス・ディレクトリ項目について、（１）実フェッチ・ア
ドレスがタグ・フィールドと一致し、（２）分岐予測が
分岐フラグ・フィールドと一致する必要がある。トレー
ス・キャッシュ・ミス時、フェッチは通常、トレース・
キャッシュ情報を使用せずに、従来の方式でＩキャッシ
ュから進められる。しかし、この従来のフェッチ・プロ
セス中、トレース・キャッシュ項目が生成されてトレー
ス・キャッシュに入れられ、対応するトレース・キャッ
シュ・ディレクトリ項目が生成される。命令が従来のよ
うにＩキャッシュにフェッチされるにつれて、Ｉキャッ
シュ・ラインに転送される各基本ブロックが、Ｉキャッ
シュからライン・フィル・バッファにも転送され、この
転送は、ライン・フィル・バッファにｍ個の基本ブロッ
クまたはｎ個の命令（フル・キャッシュ・ラインと等し
い）が記憶されるまで行われる。その後、ライン・フィ
ル・バッファの内容が現行フェッチ・アドレスによって
入手されたトレース・キャッシュ内の現行ラインに転送
される。それと同時に、次のフェッチ・サイクルの必要
に応じて、分岐フラグ、分岐マスク、および不成立アド
レスまたはターゲット・アドレスの生成によって、対応
するトレース・ディレクトリ項目が生成される。
【００２５】単純なトレース・サイクルの不利な点は、
各先頭フェッチ・アドレスについて単一のトレース項目
しかトレース・キャッシュに記憶することができず、単
一の対応する項目がトレース・ディレクトリに記憶され
る点である。したがって、プログラム中の同じフェッチ
・アドレスからの異なる経路に、異なるトレース・キャ
ッシュ項目と異なる対応トレース・ディレクトリ項目が
必要になる。その結果、プログラム中の各フェッチ・ア
ドレスごとに多数のトレース項目が生じ、プログラム実
行中にそのアドレスから異なる経路がたどられる。プロ
グラムは前に実行された命令に分岐して戻り、その後で
プログラム全体を通して反復する際にそこから異なる経
路をたどることが多いため、これによって、トレース・
キャッシュとトレース・ディレクトリ項目の非効率的な
使用によりトレース・キャッシュの効率が大幅に制限さ
れる。
各先頭フェッチ・アドレスについて単一のトレース項目
しかトレース・キャッシュに記憶することができず、単
一の対応する項目がトレース・ディレクトリに記憶され
る点である。したがって、プログラム中の同じフェッチ
・アドレスからの異なる経路に、異なるトレース・キャ
ッシュ項目と異なる対応トレース・ディレクトリ項目が
必要になる。その結果、プログラム中の各フェッチ・ア
ドレスごとに多数のトレース項目が生じ、プログラム実
行中にそのアドレスから異なる経路がたどられる。プロ
グラムは前に実行された命令に分岐して戻り、その後で
プログラム全体を通して反復する際にそこから異なる経
路をたどることが多いため、これによって、トレース・
キャッシュとトレース・ディレクトリ項目の非効率的な
使用によりトレース・キャッシュの効率が大幅に制限さ
れる。
【００２６】
【発明が解決しようとする課題】したがって、ローテン
バーグ等のシステムは、Ｉキャッシュと共にトレース・
キャッシュを必要とする。本発明は、トレース・キャッ
シュを使用せず、ローテンバーグ等のものに見られるシ
ステム構成を使用しない。
バーグ等のシステムは、Ｉキャッシュと共にトレース・
キャッシュを必要とする。本発明は、トレース・キャッ
シュを使用せず、ローテンバーグ等のものに見られるシ
ステム構成を使用しない。
【００２７】
【課題を解決するための手段】本発明は、（好ましくは
複数のキャッシュ・セクタを使用して構造化された）新
規な位置合わせＩキャッシュと共に機能する新規なフェ
ッチ履歴テーブルを提供する。
複数のキャッシュ・セクタを使用して構造化された）新
規な位置合わせＩキャッシュと共に機能する新規なフェ
ッチ履歴テーブルを提供する。
【００２８】本発明は、その結果が高度な信頼性の高い
分岐予測機構によって予測される複数の分岐のターゲッ
トから命令をフェッチすることができるようにし、セグ
メント化された命令キャッシュと共に動作する機構を含
む。
分岐予測機構によって予測される複数の分岐のターゲッ
トから命令をフェッチすることができるようにし、セグ
メント化された命令キャッシュと共に動作する機構を含
む。
【００２９】本発明は、命令キャッシュ・セクタ化コン
トロールを使用して、命令の基本ブロックを整列Ｉキャ
ッシュ・セクタに位置合わせする機械コードを順序づけ
し直す。このような命令位置合わせは、実行時に命令キ
ャッシュ再ロード／アクセル論理を使用して処理系依存
機能をオブジェクト・コードに組み込むことによって行
われる。プログラムは、実行のためにプロセッサが必要
とする編成を反映せずにメイン・メモリ内に処理系独立
方式で線形に配置され、処理系固有の特徴は実行プロセ
スのためのプロセッサ操作によって導入される。これに
よって、異なる内部編成を備えたプロセッサ間のオブジ
ェクト・コード実行互換性が可能になる。本発明は、プ
ログラム中の分岐命令の実行によって生じるプロセッサ
の時間損失を大幅に低減することができる。
トロールを使用して、命令の基本ブロックを整列Ｉキャ
ッシュ・セクタに位置合わせする機械コードを順序づけ
し直す。このような命令位置合わせは、実行時に命令キ
ャッシュ再ロード／アクセル論理を使用して処理系依存
機能をオブジェクト・コードに組み込むことによって行
われる。プログラムは、実行のためにプロセッサが必要
とする編成を反映せずにメイン・メモリ内に処理系独立
方式で線形に配置され、処理系固有の特徴は実行プロセ
スのためのプロセッサ操作によって導入される。これに
よって、異なる内部編成を備えたプロセッサ間のオブジ
ェクト・コード実行互換性が可能になる。本発明は、プ
ログラム中の分岐命令の実行によって生じるプロセッサ
の時間損失を大幅に低減することができる。
【００３０】本発明が備える新規なハードウェアは、
「位置合わせ命令キャッシュ」（ＡＩＣ）と、ＡＩＣデ
ィレクトリと、「フェッチ履歴テーブル」（ＦＨＴ）と
を含む。この新規なハードウェアは新規な方法を使用し
て本発明で必要な操作を実現する。
「位置合わせ命令キャッシュ」（ＡＩＣ）と、ＡＩＣデ
ィレクトリと、「フェッチ履歴テーブル」（ＦＨＴ）と
を含む。この新規なハードウェアは新規な方法を使用し
て本発明で必要な操作を実現する。
【００３１】ＡＩＣは、セクタ化命令キャッシュであ
り、セクタはフェッチされた命令の順次グループを位置
合わせする。すなわち、ＡＩＣに記憶される各基本ブロ
ックは、その最初の命令をセクタ内の最初の命令記憶場
所に配置することによってセクタ位置合わせされ、セク
タ内の他の命令は同じ基本ブロック中のメモリ内の場所
順次アドレスに入れられる。プログラム中の基本ブロッ
クの命令数は大幅に異なることがあるため、基本ブロッ
クは、同じセクタ内のいずれかの命令位置で終わった
り、セクタのサイズを超えたりすることがある。基本ブ
ロックが同じセクタ内で終わる場合、その基本ブロック
を終了させる分岐命令に続くセクタの命令記憶位置にノ
ーオペレーション（ＮＯＰ）文字が書き込まれる。基本
ブロックがセクタ・サイズを超える場合、基本ブロック
はＡＩＣ行内の１つまたは複数の連続するセクタ内に続
き、いずれかの行で終わることができ、その場合、残り
の位置はＮＯＰで埋められる。ＡＩＣ行内のセクタは、
有効な命令が記憶されていなければ使用することができ
る。
り、セクタはフェッチされた命令の順次グループを位置
合わせする。すなわち、ＡＩＣに記憶される各基本ブロ
ックは、その最初の命令をセクタ内の最初の命令記憶場
所に配置することによってセクタ位置合わせされ、セク
タ内の他の命令は同じ基本ブロック中のメモリ内の場所
順次アドレスに入れられる。プログラム中の基本ブロッ
クの命令数は大幅に異なることがあるため、基本ブロッ
クは、同じセクタ内のいずれかの命令位置で終わった
り、セクタのサイズを超えたりすることがある。基本ブ
ロックが同じセクタ内で終わる場合、その基本ブロック
を終了させる分岐命令に続くセクタの命令記憶位置にノ
ーオペレーション（ＮＯＰ）文字が書き込まれる。基本
ブロックがセクタ・サイズを超える場合、基本ブロック
はＡＩＣ行内の１つまたは複数の連続するセクタ内に続
き、いずれかの行で終わることができ、その場合、残り
の位置はＮＯＰで埋められる。ＡＩＣ行内のセクタは、
有効な命令が記憶されていなければ使用することができ
る。
【００３２】ＡＩＣディレクトリは、関連づけられたＡ
ＩＣ行内の各セクタＳについて「セクタＳ先頭アドレ
ス」フィールドを含み、このフィールドには、関連づけ
られたＡＩＣディレクトリ項目でその内容が有効である
と示された場合に、関連づけられたセクタＳ内の最初の
命令のメモリ・アドレスが入れられる。各ＡＩＣディレ
クトリ項目は、それに関連づけられたＡＩＣ行Ｒのイン
デックスと同じディレクトリインデックスＲに配置する
ことができる。
ＩＣ行内の各セクタＳについて「セクタＳ先頭アドレ
ス」フィールドを含み、このフィールドには、関連づけ
られたＡＩＣディレクトリ項目でその内容が有効である
と示された場合に、関連づけられたセクタＳ内の最初の
命令のメモリ・アドレスが入れられる。各ＡＩＣディレ
クトリ項目は、それに関連づけられたＡＩＣ行Ｒのイン
デックスと同じディレクトリインデックスＲに配置する
ことができる。
【００３３】ＦＨＴは、直接マップ・テーブルまたはセ
ットアソシアティブ・テーブルとすることができる。直
接マップされる場合、ＦＨＴ項目のインデックスはＡＩ
Ｃ内の関連づけられた行Ｒのインデックスから直接計算
される。たとえば、任意のＦＨＴセット内の項目のイン
デックスを、Ｆ＊Ｒ、Ｆ＊Ｒ＋１、Ｆ＊Ｒ＋２．．．Ｆ
＊Ｒ＋（Ｆ−１）のように計算することができ、ここで
ＦはＦＨＴセット内のＦＨＴ項目の数である。
ットアソシアティブ・テーブルとすることができる。直
接マップされる場合、ＦＨＴ項目のインデックスはＡＩ
Ｃ内の関連づけられた行Ｒのインデックスから直接計算
される。たとえば、任意のＦＨＴセット内の項目のイン
デックスを、Ｆ＊Ｒ、Ｆ＊Ｒ＋１、Ｆ＊Ｒ＋２．．．Ｆ
＊Ｒ＋（Ｆ−１）のように計算することができ、ここで
ＦはＦＨＴセット内のＦＨＴ項目の数である。
【００３４】各ＦＨＴ項目は、関連づけられたＡＩＣ行
のセクタに記憶された命令のシーケンスについて前の実
行履歴を記録するためのきわめて効率の高いフィールド
を含み、このフィールドにはプログラムの複数の基本ブ
ロックを入れることができる。フェッチ・サイクル中に
本発明によって使用される場合、有効なＦＨＴ項目によ
って、複数のセクタがプロセッサによる実行のために基
本ブロック実行の予測順序でただちに出力され、その
際、プロセッサは、通常ならそれらの命令をメモリ内の
異なる場所からフェッチするのに必要になるはずの必要
時間を待たない。
のセクタに記憶された命令のシーケンスについて前の実
行履歴を記録するためのきわめて効率の高いフィールド
を含み、このフィールドにはプログラムの複数の基本ブ
ロックを入れることができる。フェッチ・サイクル中に
本発明によって使用される場合、有効なＦＨＴ項目によ
って、複数のセクタがプロセッサによる実行のために基
本ブロック実行の予測順序でただちに出力され、その
際、プロセッサは、通常ならそれらの命令をメモリ内の
異なる場所からフェッチするのに必要になるはずの必要
時間を待たない。
【００３５】本発明の教示によるプロセスは、各プロセ
ッサ命令フェッチ・サイクルが（ＡＩＣヒットとＦＨＴ
ヒットの両方を見つける）１つの有効ＦＨＴ項目を使用
して、関連づけられたＡＩＣ行の有効セクタ内の命令を
プログラムが必要とする「任意の」順序で出力すること
ができるようにする。ＡＩＣヒットおよびＦＨＴヒット
は、プログラムが前に実行され、そのＦＨＴ項目に記録
される履歴を作成した後の時間のほとんどの時間に起こ
る可能性がある。
ッサ命令フェッチ・サイクルが（ＡＩＣヒットとＦＨＴ
ヒットの両方を見つける）１つの有効ＦＨＴ項目を使用
して、関連づけられたＡＩＣ行の有効セクタ内の命令を
プログラムが必要とする「任意の」順序で出力すること
ができるようにする。ＡＩＣヒットおよびＦＨＴヒット
は、プログラムが前に実行され、そのＦＨＴ項目に記録
される履歴を作成した後の時間のほとんどの時間に起こ
る可能性がある。
【００３６】プロセッサがＦＨＴミスに遭遇した場合、
プロセッサはそれにもかかわらず必要な命令を実行する
と同時に、その実行の履歴を選択されたＦＨＴ項目のフ
ィールドに記録し、その後は、ＦＨＴ項目が古くなって
ＦＨＴから除去される（すなわち項目は古くなると無効
化される）ことがないだけ頻繁にヒットが起こる限り、
それと同じシーケンスの命令が再度実行されるたびにＦ
ＨＴヒットが起こる。
プロセッサはそれにもかかわらず必要な命令を実行する
と同時に、その実行の履歴を選択されたＦＨＴ項目のフ
ィールドに記録し、その後は、ＦＨＴ項目が古くなって
ＦＨＴから除去される（すなわち項目は古くなると無効
化される）ことがないだけ頻繁にヒットが起こる限り、
それと同じシーケンスの命令が再度実行されるたびにＦ
ＨＴヒットが起こる。
【００３７】有効なＦＨＴ項目は、選択されたＡＩＣ行
Ｒ内の選択されたセクタを出力するためにＡＩＣ内のセ
クタのそれぞれの列をつなぐセクタ・ゲートを使用可能
にする。セクタ・ゲートは、ＦＨＴ項目に記録された順
序で使用可能にされ、それによって、それぞれのＦＨＴ
項目で示されているどのような順序でも、選択されたセ
クタ内の命令のシーケンスをプロセッサによって実行す
るためにアウトゲートされる。
Ｒ内の選択されたセクタを出力するためにＡＩＣ内のセ
クタのそれぞれの列をつなぐセクタ・ゲートを使用可能
にする。セクタ・ゲートは、ＦＨＴ項目に記録された順
序で使用可能にされ、それによって、それぞれのＦＨＴ
項目で示されているどのような順序でも、選択されたセ
クタ内の命令のシーケンスをプロセッサによって実行す
るためにアウトゲートされる。
【００３８】好ましい実施形態は、各ＦＨＴ項目内に
「セクタ配列」フィールドと「セクタ分岐結果」フィー
ルドを有する実施態様においてその実行履歴を効率的に
記録し、サブフィールド・インデックスによってこれら
のフィールドの履歴内容が関係づけられ、一方のフィー
ルド内のサブフィールドによってセクタが識別され、他
方のフィールド内のサブフィールドによって分岐結果
（すなわち識別されたセクタに分岐命令が含まれている
か否か、含まれている場合はその分岐が成立か不成立
か）が示される。好ましい実施態様は２つのフィールド
を使用するが、代わりに単一のフィールドを使用して同
じ履歴情報を含めることもできることは明らかである。
「セクタ配列」フィールドと「セクタ分岐結果」フィー
ルドを有する実施態様においてその実行履歴を効率的に
記録し、サブフィールド・インデックスによってこれら
のフィールドの履歴内容が関係づけられ、一方のフィー
ルド内のサブフィールドによってセクタが識別され、他
方のフィールド内のサブフィールドによって分岐結果
（すなわち識別されたセクタに分岐命令が含まれている
か否か、含まれている場合はその分岐が成立か不成立
か）が示される。好ましい実施態様は２つのフィールド
を使用するが、代わりに単一のフィールドを使用して同
じ履歴情報を含めることもできることは明らかである。
【００３９】ＦＨＴ項目に記録された履歴シーケンス
は、同じプログラム中の前の実際の実行シーケンスに基
づく、何度も繰り返されると予測される命令の予測シー
ケンスである。
は、同じプログラム中の前の実際の実行シーケンスに基
づく、何度も繰り返されると予測される命令の予測シー
ケンスである。
【００４０】本発明は、同じＡＩＣ行に記憶された命令
の有効セクタについて異なる実行シーケンス履歴を同時
に記録することができる。これは、複数のＦＨＴ項目に
同じＡＩＣ行を関連づけることによって行われ、好まし
い実施形態では複数のＦＨＴ項目から成るセットを各Ａ
ＩＣ行に関連づけることによって実現される。たとえ
ば、各ＦＨＴセットに４つのＦＨＴ項目がある場合、４
つの項目のそれぞれの項目が異なるセクタ・シーケンス
履歴を記録することができ、それによって、同じセット
内の４つの異なる項目を使用することにより、同じセク
タの命令をそれらのセクタの４つの異なるシーケンスで
実行することができる。
の有効セクタについて異なる実行シーケンス履歴を同時
に記録することができる。これは、複数のＦＨＴ項目に
同じＡＩＣ行を関連づけることによって行われ、好まし
い実施形態では複数のＦＨＴ項目から成るセットを各Ａ
ＩＣ行に関連づけることによって実現される。たとえ
ば、各ＦＨＴセットに４つのＦＨＴ項目がある場合、４
つの項目のそれぞれの項目が異なるセクタ・シーケンス
履歴を記録することができ、それによって、同じセット
内の４つの異なる項目を使用することにより、同じセク
タの命令をそれらのセクタの４つの異なるシーケンスで
実行することができる。
【００４１】各ＦＨＴ項目が単一のシーケンスのセクタ
・アウトゲートを記録するため、ＦＨＴセットは多くの
異なるシーケンスを記録することができる。新たに発生
するシーケンスの変形には、ＦＨＴセット内の最も長期
間使用されなかった有効項目を無効化して置き換えるこ
とによって対応することができる。このような置き換え
は、ＦＨＴセット内の各ＦＨＴ項目に最長時間不使用
（ＬＲＵ）フィールドを設けて置換選択を可能にするこ
とによって可能になる。
・アウトゲートを記録するため、ＦＨＴセットは多くの
異なるシーケンスを記録することができる。新たに発生
するシーケンスの変形には、ＦＨＴセット内の最も長期
間使用されなかった有効項目を無効化して置き換えるこ
とによって対応することができる。このような置き換え
は、ＦＨＴセット内の各ＦＨＴ項目に最長時間不使用
（ＬＲＵ）フィールドを設けて置換選択を可能にするこ
とによって可能になる。
【００４２】プロセッサ動作中に使用するためのＦＨＴ
項目の選択は、新規なＦＨＴ選択プロセスによって行わ
れ、これには、予測ベクトルとＦＨＴセット内のＦＨＴ
項目中の履歴フィールドとの突き合わせが含まれる。予
測ベクトルは、フェッチ・サイクルによってＦＨＴ項目
に関係づけられる。予測ベクトルは、フェッチ・サイク
ルの最初に分岐予測機構（従来技術が備えるタイプのも
のとすることができる）によって生成され、セクタの存
在を認識しない。本発明は、このベクトルを、関連づけ
られたＦＨＴセット内の有効ＦＨＴ項目に記憶されたセ
クタ化履歴と突き合わせる新規なプロセスを提供する。
ＦＨＴ項目フィールドに、突き合わせプロセスが、識別
されたセクタ内に非分岐命令があることを示すセクタ情
報をスキップして、識別されたセクタ内に分岐成立か不
成立かを問わず分岐命令があることを示すセクタ情報に
のみ焦点を絞ることができる形で情報が記録される。
項目の選択は、新規なＦＨＴ選択プロセスによって行わ
れ、これには、予測ベクトルとＦＨＴセット内のＦＨＴ
項目中の履歴フィールドとの突き合わせが含まれる。予
測ベクトルは、フェッチ・サイクルによってＦＨＴ項目
に関係づけられる。予測ベクトルは、フェッチ・サイク
ルの最初に分岐予測機構（従来技術が備えるタイプのも
のとすることができる）によって生成され、セクタの存
在を認識しない。本発明は、このベクトルを、関連づけ
られたＦＨＴセット内の有効ＦＨＴ項目に記憶されたセ
クタ化履歴と突き合わせる新規なプロセスを提供する。
ＦＨＴ項目フィールドに、突き合わせプロセスが、識別
されたセクタ内に非分岐命令があることを示すセクタ情
報をスキップして、識別されたセクタ内に分岐成立か不
成立かを問わず分岐命令があることを示すセクタ情報に
のみ焦点を絞ることができる形で情報が記録される。
【００４３】好ましい実施形態は、命令順序づけバッフ
ァ（ＩＳＢ）を使用して、ＦＨＴ項目選択コントロール
と起動コントロールに応答してＦＨＴ項目内に記録され
た履歴シーケンスでＩキャッシュから命令を受け取る。
しかし、命令は、本発明により、その命令の必要なシー
ケンスでアウトゲートされ、命令実行パイプラインに直
接送るなど、ＩＳＢとは異なる他の実行実体にアウトゲ
ートすることができる。
ァ（ＩＳＢ）を使用して、ＦＨＴ項目選択コントロール
と起動コントロールに応答してＦＨＴ項目内に記録され
た履歴シーケンスでＩキャッシュから命令を受け取る。
しかし、命令は、本発明により、その命令の必要なシー
ケンスでアウトゲートされ、命令実行パイプラインに直
接送るなど、ＩＳＢとは異なる他の実行実体にアウトゲ
ートすることができる。
【００４４】本発明では、フェッチ・サイクル完了コン
トロールを設けて、ＦＨＴ項目に最後のサブフィールド
が記録された時点など、ＦＨＴ項目が記録可能な順序づ
け履歴をすべて記録し終えた時点を示す。
トロールを設けて、ＦＨＴ項目に最後のサブフィールド
が記録された時点など、ＦＨＴ項目が記録可能な順序づ
け履歴をすべて記録し終えた時点を示す。
【００４５】ＦＨＴ記録プロセスの動作は、任意のＦＨ
Ｔセット内の最初の項目と、同じセット内の後で生成さ
れた項目とでは若干異なる。その理由は、最初の項目は
関連づけられたＡＩＣ行がプロセッサ・メモリからコピ
ーされた命令（この命令は同時に実行するために迂回す
ることもできる）で一杯になったときに生成されるため
である。セット内の他のＦＨＴ項目は、後で、同じＡＩ
Ｃ行内の前に満たされたセクタのために異なる実行シー
ケンスが発生されたときに生成される。
Ｔセット内の最初の項目と、同じセット内の後で生成さ
れた項目とでは若干異なる。その理由は、最初の項目は
関連づけられたＡＩＣ行がプロセッサ・メモリからコピ
ーされた命令（この命令は同時に実行するために迂回す
ることもできる）で一杯になったときに生成されるため
である。セット内の他のＦＨＴ項目は、後で、同じＡＩ
Ｃ行内の前に満たされたセクタのために異なる実行シー
ケンスが発生されたときに生成される。
【００４６】本発明は、任意の選択されたＡＩＣ行内の
セクタについて任意のシーケンスのアウトゲートをサポ
ートすることができ、特別な状況では、複数のセクタの
うちのいずれのセクタが最初にアウトゲートするセクタ
であるかを示すことが望ましい。これは、各ＦＨＴ項目
内に「先頭命令アドレス」フィールドを設けて、セクタ
のシーケンス内でどのセクタを最初にアウトゲートすべ
きであるかを示すことによってサポートされる。
セクタについて任意のシーケンスのアウトゲートをサポ
ートすることができ、特別な状況では、複数のセクタの
うちのいずれのセクタが最初にアウトゲートするセクタ
であるかを示すことが望ましい。これは、各ＦＨＴ項目
内に「先頭命令アドレス」フィールドを設けて、セクタ
のシーケンス内でどのセクタを最初にアウトゲートすべ
きであるかを示すことによってサポートされる。
【００４７】（しばしばターゲット分岐の計算などいく
つかの処理ステップを回避することによって）記録され
た履歴シーケンスがアウトゲートされた後で次のＡＩＣ
行を選択する際の時間を節約するために、本発明は各Ｆ
ＨＴ項目内に「次命令フェッチ・アドレス」フィールド
を設け、プロセッサはそこから次の命令が入っている可
能性が高い次のＡＩＣ行をただちに判断することができ
る。
つかの処理ステップを回避することによって）記録され
た履歴シーケンスがアウトゲートされた後で次のＡＩＣ
行を選択する際の時間を節約するために、本発明は各Ｆ
ＨＴ項目内に「次命令フェッチ・アドレス」フィールド
を設け、プロセッサはそこから次の命令が入っている可
能性が高い次のＡＩＣ行をただちに判断することができ
る。
【００４８】
【発明の実施の形態】略語の定義： ＡＩＣ＝位置合わせ命令キャッシュ ＦＨＴ＝フェッチ履歴テーブル Ｒ＝ＡＩＣ内の選択された行 ＦＨＴセット＝選択されたＡＩＣ行に関連づけられたＦ
ＨＴ項目のセット Ｆ＝ＦＨＴセット内の選択された項目 ＩＦＡＲ＝命令フェッチ・アドレス・レジスタ（プロセ
ス中の現行命令の記憶アドレスを含む） ＬＲＵ＝ＦＨＴ項目内またはＡＩＣ行内の最長時間不使
用標識 有効ビット＝ＦＨＴ項目内またはＡＩＣ行内のフィール
ド（その項目または行が有効であり使用可能であること
を示す） ＩＳＢ＝命令順序づけバッファ（ＡＩＣの出力セクタか
ら実行順序で命令を受け取るバッファ） ＭＩＳＳ＝キャッシュまたはテーブル内に検索項目が見
つからない。 ＨＩＴ＝キャッシュまたはテーブル内に検索項目が見つ
かった。 Ｂ＝ベクトル・ビット・カウント Ｓ＝セクタ識別子カウント Ｃ＝サブフィールド識別子カウント（ＦＨＴセット内で
最初の項目が生成された後で、ＦＨＴ項目のＦＨＴ「セ
クタ配列」フィールドと「セクタ分岐結果」フィールド
内のサブフィールドを探し出す） "ｍ"＝各実行順序予測における予測基本ブロックの数 Ｌ＝ＡＩＣセクタ内の現行命令数 ＬＴ＝各ＡＩＣセクタ内の命令位置の合計数 ＳＴ＝各ＡＩＣ行内のセクタ数 ＮＯＰ＝ノー・オペレーション・コード（ＮＯＰコード
を含む場所には命令が存在しないことを示す） ＲＴ＝ＡＩＣ内の合計行数 ＦＴ＝各ＦＨＴセット内の合計項目数
ＨＴ項目のセット Ｆ＝ＦＨＴセット内の選択された項目 ＩＦＡＲ＝命令フェッチ・アドレス・レジスタ（プロセ
ス中の現行命令の記憶アドレスを含む） ＬＲＵ＝ＦＨＴ項目内またはＡＩＣ行内の最長時間不使
用標識 有効ビット＝ＦＨＴ項目内またはＡＩＣ行内のフィール
ド（その項目または行が有効であり使用可能であること
を示す） ＩＳＢ＝命令順序づけバッファ（ＡＩＣの出力セクタか
ら実行順序で命令を受け取るバッファ） ＭＩＳＳ＝キャッシュまたはテーブル内に検索項目が見
つからない。 ＨＩＴ＝キャッシュまたはテーブル内に検索項目が見つ
かった。 Ｂ＝ベクトル・ビット・カウント Ｓ＝セクタ識別子カウント Ｃ＝サブフィールド識別子カウント（ＦＨＴセット内で
最初の項目が生成された後で、ＦＨＴ項目のＦＨＴ「セ
クタ配列」フィールドと「セクタ分岐結果」フィールド
内のサブフィールドを探し出す） "ｍ"＝各実行順序予測における予測基本ブロックの数 Ｌ＝ＡＩＣセクタ内の現行命令数 ＬＴ＝各ＡＩＣセクタ内の命令位置の合計数 ＳＴ＝各ＡＩＣ行内のセクタ数 ＮＯＰ＝ノー・オペレーション・コード（ＮＯＰコード
を含む場所には命令が存在しないことを示す） ＲＴ＝ＡＩＣ内の合計行数 ＦＴ＝各ＦＨＴセット内の合計項目数
【００４９】直接マップＦＨＴ＝各ＦＨＴセット内の項
目のＦＨＴ中の場所を、各ＡＩＣ行のＦＨＴ項目のＦＴ
数を使用するなどして、ＡＩＣ内の対応する行の場所か
ら計算することができる。（すなわち、各ＦＨＴセット
内の項目のＦＨＴ内のインデックスを、ＡＩＣ内の対応
する行ＲのインデックスＲから判断する。たとえば、Ｆ
ＨＴ内の各セットが４個のＦＨＴ項目（ＦＴ＝４）を含
む場合、その４個のＦＨＴ項目のインデックスは、４＊
Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、および４＊Ｒ＋３とな
る。）非直接マップＦＨＴ（ＡＩＣ行とＦＨＴ項目との
間に厳密なインデックスがない）、各ＦＨＴ項目に「先
頭命令アドレス」フィールドが必要な場合がある。
目のＦＨＴ中の場所を、各ＡＩＣ行のＦＨＴ項目のＦＴ
数を使用するなどして、ＡＩＣ内の対応する行の場所か
ら計算することができる。（すなわち、各ＦＨＴセット
内の項目のＦＨＴ内のインデックスを、ＡＩＣ内の対応
する行ＲのインデックスＲから判断する。たとえば、Ｆ
ＨＴ内の各セットが４個のＦＨＴ項目（ＦＴ＝４）を含
む場合、その４個のＦＨＴ項目のインデックスは、４＊
Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、および４＊Ｒ＋３とな
る。）非直接マップＦＨＴ（ＡＩＣ行とＦＨＴ項目との
間に厳密なインデックスがない）、各ＦＨＴ項目に「先
頭命令アドレス」フィールドが必要な場合がある。
【００５０】ＡＩＣヒット：ＩＦＡＲアドレスが「Ｉ」
の場合、５１２項目の直接マップ位置合わせＩキャッシ
ュ内のヒットを判断するには、まず、ＡＩＣ行番号
「Ｒ」をＩ（５１２を法として）と判断する。ＡＩＣ項
目「Ｒ」が有効で、命令がＩＦＡＲアドレス「Ｉ」に入
っている場合（この情報はＩキャッシュ・ディレクトリ
に記憶されている）、ＡＩＣヒットがある。好ましい実
施形態では、ＡＩＣはＡＩＣ行へのアクセスを管理する
ディレクトリを有し、ＩＦＡＲアドレスを使用する必要
なＡＩＣを選択するために従来の合同クラス・アルゴリ
ズムを使用する。ＡＩＣはセットアソシアティブであっ
てもなくてもよい。セットアソシアティブの場合、ＡＩ
Ｃ内の各合同クラスは複数の行（一般には２または４
行）を有し、そこからＩＦＡＲアドレスの識別部分（た
とえばＩＦＡＲアドレスの事前定義されたビット位置）
と、それぞれの行が記憶され、検証されたときにどのよ
うなＩＦＡＲアドレスが存在していたかを表す各ＡＩＣ
行内に記憶された対応するアドレス部分とを比較するこ
とによって、必要な行を選択する。合同クラス内の行の
うちの１つの行について比較−同等条件が見つかった場
合、ＡＩＣヒットになる。アクセスした合同クラス内の
すべての行について比較−不等条件が見つかった場合
は、ＡＩＣミスになる。
の場合、５１２項目の直接マップ位置合わせＩキャッシ
ュ内のヒットを判断するには、まず、ＡＩＣ行番号
「Ｒ」をＩ（５１２を法として）と判断する。ＡＩＣ項
目「Ｒ」が有効で、命令がＩＦＡＲアドレス「Ｉ」に入
っている場合（この情報はＩキャッシュ・ディレクトリ
に記憶されている）、ＡＩＣヒットがある。好ましい実
施形態では、ＡＩＣはＡＩＣ行へのアクセスを管理する
ディレクトリを有し、ＩＦＡＲアドレスを使用する必要
なＡＩＣを選択するために従来の合同クラス・アルゴリ
ズムを使用する。ＡＩＣはセットアソシアティブであっ
てもなくてもよい。セットアソシアティブの場合、ＡＩ
Ｃ内の各合同クラスは複数の行（一般には２または４
行）を有し、そこからＩＦＡＲアドレスの識別部分（た
とえばＩＦＡＲアドレスの事前定義されたビット位置）
と、それぞれの行が記憶され、検証されたときにどのよ
うなＩＦＡＲアドレスが存在していたかを表す各ＡＩＣ
行内に記憶された対応するアドレス部分とを比較するこ
とによって、必要な行を選択する。合同クラス内の行の
うちの１つの行について比較−同等条件が見つかった場
合、ＡＩＣヒットになる。アクセスした合同クラス内の
すべての行について比較−不等条件が見つかった場合
は、ＡＩＣミスになる。
【００５１】ＦＨＴヒット：現在ＩＦＡＲに入っている
アドレスを有する命令が入っているＡＩＣ行アドレス
「Ｒ」を判断する。ＦＨＴヒットの場合、ＦＨＴの行４
＊Ｒ〜４＊Ｒ＋３内の有効なＦＨＴ項目を調べる。これ
らのＨＦＴ項目のいずれかにＩＦＡＲアドレスと一致す
る「先頭命令アドレス」フィールドがあり、「セクタ分
岐結果」フィールドが「結果予測ベクトル」と一致する
場合、ＦＨＴヒットがある。「セクタ分岐結果」を「結
果予測ベクトル」と比較するとき、「セクタ分岐結果」
フィールドのサブフィールド内のアスタリスク
（「＊」）は無視される。（たとえば、「セクタ分岐結
果」フィールドが「＊０＊１」で「結果予測ベクトル」
が「０１１１」の場合、「セクタ分岐結果」は（「＊」
を無視して）「０１」であり、これは「結果予測ベクト
ル」の接頭部であるため、一致がある。）
アドレスを有する命令が入っているＡＩＣ行アドレス
「Ｒ」を判断する。ＦＨＴヒットの場合、ＦＨＴの行４
＊Ｒ〜４＊Ｒ＋３内の有効なＦＨＴ項目を調べる。これ
らのＨＦＴ項目のいずれかにＩＦＡＲアドレスと一致す
る「先頭命令アドレス」フィールドがあり、「セクタ分
岐結果」フィールドが「結果予測ベクトル」と一致する
場合、ＦＨＴヒットがある。「セクタ分岐結果」を「結
果予測ベクトル」と比較するとき、「セクタ分岐結果」
フィールドのサブフィールド内のアスタリスク
（「＊」）は無視される。（たとえば、「セクタ分岐結
果」フィールドが「＊０＊１」で「結果予測ベクトル」
が「０１１１」の場合、「セクタ分岐結果」は（「＊」
を無視して）「０１」であり、これは「結果予測ベクト
ル」の接頭部であるため、一致がある。）
【００５２】ハードウェアおよび全般的動作の説明 本発明は、新規なプロセスを使用する新規な装置を有す
る。本発明は、予測ベクトルを生成し、それを新規なハ
ードウェア・テーブル内の項目を含む新規な履歴と突き
合わせて、順序外れ命令シーケンスが位置合わせされる
新規なセクタ化命令キャッシュからの順序外れ命令シー
ケンスの実行のためのアウトゲートを制御する。本発明
の動作の結果、単一のフェッチ・サイクルで命令の複数
の順序外れシーケンスの基本ブロックを予測的に順序づ
けすることにより、それらの命令を含むプログラムの実
行速度が向上する。
る。本発明は、予測ベクトルを生成し、それを新規なハ
ードウェア・テーブル内の項目を含む新規な履歴と突き
合わせて、順序外れ命令シーケンスが位置合わせされる
新規なセクタ化命令キャッシュからの順序外れ命令シー
ケンスの実行のためのアウトゲートを制御する。本発明
の動作の結果、単一のフェッチ・サイクルで命令の複数
の順序外れシーケンスの基本ブロックを予測的に順序づ
けすることにより、それらの命令を含むプログラムの実
行速度が向上する。
【００５３】本発明は、複数の予測命令ブロックを並列
して実行するが、その予測分岐命令を、同じ分岐命令の
実際の実行ターゲットと絶えず照合し、実行された予測
シーケンスがプログラムが必要とする命令シーケンスか
ら逸脱することがあるかどうかを判断する。本発明は、
実行不一致コントロール１９を使用して、そのような分
岐ターゲットの逸脱を検出し、出力修正信号を生成す
る。この修正信号は命令ストリームを問題を起こしてい
る命令アドレスから再開させる。実行不一致コントロー
ル１９の構造は、当技術分野で周知であり、したがって
本明細書では詳細には示さない。
して実行するが、その予測分岐命令を、同じ分岐命令の
実際の実行ターゲットと絶えず照合し、実行された予測
シーケンスがプログラムが必要とする命令シーケンスか
ら逸脱することがあるかどうかを判断する。本発明は、
実行不一致コントロール１９を使用して、そのような分
岐ターゲットの逸脱を検出し、出力修正信号を生成す
る。この修正信号は命令ストリームを問題を起こしてい
る命令アドレスから再開させる。実行不一致コントロー
ル１９の構造は、当技術分野で周知であり、したがって
本明細書では詳細には示さない。
【００５４】図１に、本発明の好ましい実施形態を備え
るためにプロセッサにおいて必要なハードウェア要素で
ある、好ましい実施形態のハードウェア構成を示す。こ
れは、「位置合わせ命令キャッシュ」（ＡＩＣ）１１
と、ＡＩＣディレクトリ１２と、「フェッチ履歴テーブ
ル」（ＦＨＴ）１４と、「命令フェッチ・アドレス・レ
ジスタ」（ＩＦＡＲ）１６と、「分岐予測ユニット」１
７と、「命令順序づけバッファ」（ＩＳＢ）１８と、実
行不一致コントロール１９とを含む。図２に、ＡＩＣデ
ィレクトリ項目２２を示し、図３にＦＨＴ項目をより詳
細に示す。ＡＩＣ行は、ＡＩＣ内のインデックス０〜５
１１に配置されている。ＦＨＴ項目はＦＨＴ内のインデ
ックス０〜２０４７に配置されている。ＡＩＣ内の任意
の選択された行のインデックスＲを使用して、ＦＨＴ１
４内のＦＨＴインデックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ
＋２、および４＊Ｒ＋３にある４つのＦＨＴ項目から成
る関連づけられたＦＨＴセットを探し出す。
るためにプロセッサにおいて必要なハードウェア要素で
ある、好ましい実施形態のハードウェア構成を示す。こ
れは、「位置合わせ命令キャッシュ」（ＡＩＣ）１１
と、ＡＩＣディレクトリ１２と、「フェッチ履歴テーブ
ル」（ＦＨＴ）１４と、「命令フェッチ・アドレス・レ
ジスタ」（ＩＦＡＲ）１６と、「分岐予測ユニット」１
７と、「命令順序づけバッファ」（ＩＳＢ）１８と、実
行不一致コントロール１９とを含む。図２に、ＡＩＣデ
ィレクトリ項目２２を示し、図３にＦＨＴ項目をより詳
細に示す。ＡＩＣ行は、ＡＩＣ内のインデックス０〜５
１１に配置されている。ＦＨＴ項目はＦＨＴ内のインデ
ックス０〜２０４７に配置されている。ＡＩＣ内の任意
の選択された行のインデックスＲを使用して、ＦＨＴ１
４内のＦＨＴインデックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ
＋２、および４＊Ｒ＋３にある４つのＦＨＴ項目から成
る関連づけられたＦＨＴセットを探し出す。
【００５５】各ＡＩＣ行が複数のセクタに分割され、図
１のＡＩＣ内の各行には４つのセクタが図示されてい
る。いずれかのセクタに有効な命令が含まれている場
合、それらの命令はプロセッサ・メモリ内で常に順次に
配置され、各ＡＩＣセクタＳ内の先頭の命令は、関連づ
けられたＡＩＣディレクトリ項目のそのセクタの「セク
タＳ先頭アドレス」フィールドに入っている記憶場所を
有する。
１のＡＩＣ内の各行には４つのセクタが図示されてい
る。いずれかのセクタに有効な命令が含まれている場
合、それらの命令はプロセッサ・メモリ内で常に順次に
配置され、各ＡＩＣセクタＳ内の先頭の命令は、関連づ
けられたＡＩＣディレクトリ項目のそのセクタの「セク
タＳ先頭アドレス」フィールドに入っている記憶場所を
有する。
【００５６】各ＡＩＣディレクトリ項目は、４つの「セ
クタＳ先頭アドレス」フィールドと、４つのセクタ・ア
ドレス・フィールドのそれぞれについてビットが入れら
れる「有効」フィールドとを含む５つのフィールドに分
割されている。したがって、各セクタ・アドレスには、
有効な場合は、関連づけられたＡＩＣ行２１内の対応す
るセクタ内の先頭の命令のアドレスが含まれる。
クタＳ先頭アドレス」フィールドと、４つのセクタ・ア
ドレス・フィールドのそれぞれについてビットが入れら
れる「有効」フィールドとを含む５つのフィールドに分
割されている。したがって、各セクタ・アドレスには、
有効な場合は、関連づけられたＡＩＣ行２１内の対応す
るセクタ内の先頭の命令のアドレスが含まれる。
【００５７】図４に、ＦＨＴ１４内の４つのＦＨＴ項目
２４Ａ、２４Ｂ、２４Ｃ、および２４Ｄから成るＦＨＴ
セットを示す。各ＦＨＴセットには、ＡＩＣ行が関連づ
けられている。任意のセット内の４項目を、ＦＨＴ
（０）、ＦＨＴ（１）、ＦＨＴ（２）、およびＦＨＴ
（３）と呼ぶことができる。またはこれらをそれぞれの
ＦＨＴインデックスで呼ぶこともできる。
２４Ａ、２４Ｂ、２４Ｃ、および２４Ｄから成るＦＨＴ
セットを示す。各ＦＨＴセットには、ＡＩＣ行が関連づ
けられている。任意のセット内の４項目を、ＦＨＴ
（０）、ＦＨＴ（１）、ＦＨＴ（２）、およびＦＨＴ
（３）と呼ぶことができる。またはこれらをそれぞれの
ＦＨＴインデックスで呼ぶこともできる。
【００５８】ＩＦＡＲ１６内のアドレスは、関連づけら
れたＡＩＣディレクトリ項目２２によってアドレスされ
た４つのセクタＳ（０、１、２、または３）のうちの１
つを同時に、探し出し、関連づけ、選択することがで
き、対応するＦＨＴセットを選択することができる。Ａ
ＩＣ行２１とそれに関連づけられたＡＩＣディレクトリ
項目２２は、そのセクタ・アドレスのうちのいずれかの
セクタ・アドレスが選択されると選択されたと見なされ
る。
れたＡＩＣディレクトリ項目２２によってアドレスされ
た４つのセクタＳ（０、１、２、または３）のうちの１
つを同時に、探し出し、関連づけ、選択することがで
き、対応するＦＨＴセットを選択することができる。Ａ
ＩＣ行２１とそれに関連づけられたＡＩＣディレクトリ
項目２２は、そのセクタ・アドレスのうちのいずれかの
セクタ・アドレスが選択されると選択されたと見なされ
る。
【００５９】ＩＦＡＲが最初にＦＨＴ１４内の４つの項
目２４から成るセットを選択すると、ＦＨＴセット内の
最初のＦＨＴ項目ＦＨＴ（０）が最初に選択される。そ
の後、このセット内のＦＨＴ項目の選択は、たとえばＦ
ＨＴ（０）−ＦＨＴ（１）−ＦＨＴ（２）−ＦＨＴ
（３）の順に選択し、ＦＨＴ（０）に戻るというよう
に、ラウンド・ロビン方式で行われる。ＦＨＴ１４は、
そのＦＨＴ項目の場所がＡＩＣ内の行アドレスＲから直
接判断されるため、「直接マップ」される。関連づけら
れたＡＩＣディレクトリ項目がディレクトリ内の同じア
ドレスＲにある。すなわち、行Ｒのインデックスによっ
てそれに関連づけられたディレクトリ項目を直接選択す
ることができ、関連づけられたＦＨＴセット内の関連づ
けられた各ＦＨＴ項目のアドレスを直接計算することが
できる。
目２４から成るセットを選択すると、ＦＨＴセット内の
最初のＦＨＴ項目ＦＨＴ（０）が最初に選択される。そ
の後、このセット内のＦＨＴ項目の選択は、たとえばＦ
ＨＴ（０）−ＦＨＴ（１）−ＦＨＴ（２）−ＦＨＴ
（３）の順に選択し、ＦＨＴ（０）に戻るというよう
に、ラウンド・ロビン方式で行われる。ＦＨＴ１４は、
そのＦＨＴ項目の場所がＡＩＣ内の行アドレスＲから直
接判断されるため、「直接マップ」される。関連づけら
れたＡＩＣディレクトリ項目がディレクトリ内の同じア
ドレスＲにある。すなわち、行Ｒのインデックスによっ
てそれに関連づけられたディレクトリ項目を直接選択す
ることができ、関連づけられたＦＨＴセット内の関連づ
けられた各ＦＨＴ項目のアドレスを直接計算することが
できる。
【００６０】好ましい実施形態では、ＡＩＣには５１２
の行２１が含まれる。各行２１は４個のセクタを含み、
各セクタは８個の命令記憶場所を含み、それによって各
セクタにはシステム記憶階層（図示せず）内に記憶され
た命令の任意のラインからフェッチされた最大８個の命
令を記憶することができる。ＦＨＴ１２は、５１２セッ
トに分割された２０４８個の項目２２を含み、各セット
はＡＩＣ内のそれぞれの行２１に関連づけられた４つの
項目を含む。各セット内の４つのＦＨＴ項目２２は、Ｆ
ＨＴ内の、ＡＩＣ１１内の関連づけられた行２１のイン
デックスによって判断されたインデックス位置に配置さ
れる。セット内の４つの項目の場所は、ＡＩＣ内で関連
づけられた行が選択されると決定する。選択された行は
ＡＩＣ内のインデックスＲを有し、本明細書では行Ｒと
呼ぶ。行ＲのインデックスＲによって、ＦＨＴ内のイン
デックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、および４＊
Ｒ＋３にそれぞれ配置された４つのＦＨＴ項目を含むそ
れに関連づけられたＦＨＴセットの場所が決まる。好ま
しい実施形態で使用される規則は、ＩＦＡＲアドレスに
ハッシュ・アルゴリズム（従来の技術で周知のキャッシ
ュ行選択技法）を適用し、本明細書で使用する行アドレ
スＲを生成してＡＩＣディレクトリ内の行Ｒを選択する
ものである。この技法は、従来の技術では「合同（cong
ruence）クラス」キャッシュ行選択と呼ばれることがあ
る。
の行２１が含まれる。各行２１は４個のセクタを含み、
各セクタは８個の命令記憶場所を含み、それによって各
セクタにはシステム記憶階層（図示せず）内に記憶され
た命令の任意のラインからフェッチされた最大８個の命
令を記憶することができる。ＦＨＴ１２は、５１２セッ
トに分割された２０４８個の項目２２を含み、各セット
はＡＩＣ内のそれぞれの行２１に関連づけられた４つの
項目を含む。各セット内の４つのＦＨＴ項目２２は、Ｆ
ＨＴ内の、ＡＩＣ１１内の関連づけられた行２１のイン
デックスによって判断されたインデックス位置に配置さ
れる。セット内の４つの項目の場所は、ＡＩＣ内で関連
づけられた行が選択されると決定する。選択された行は
ＡＩＣ内のインデックスＲを有し、本明細書では行Ｒと
呼ぶ。行ＲのインデックスＲによって、ＦＨＴ内のイン
デックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、および４＊
Ｒ＋３にそれぞれ配置された４つのＦＨＴ項目を含むそ
れに関連づけられたＦＨＴセットの場所が決まる。好ま
しい実施形態で使用される規則は、ＩＦＡＲアドレスに
ハッシュ・アルゴリズム（従来の技術で周知のキャッシ
ュ行選択技法）を適用し、本明細書で使用する行アドレ
スＲを生成してＡＩＣディレクトリ内の行Ｒを選択する
ものである。この技法は、従来の技術では「合同（cong
ruence）クラス」キャッシュ行選択と呼ばれることがあ
る。
【００６１】システム・メモリ階層からフェッチされ、
ＡＩＣの１つまたは複数の行にコピーされる各基本ブロ
ックのために「セクタ位置合わせ」機能を備える。この
位置合わせは、コピーされた各基本ブロックの最初の命
令を常にＡＩＣセクタの先頭命令位置、たとえばセクタ
内の８個の命令記憶位置のうちの位置１に書き込むこと
によって行われ、本明細書ではこの位置をセクタの左端
であるものとする。基本ブロックは、任意の行の４つの
セクタのうちのいずれかのセクタの先頭位置から始まる
ことができる。基本ブロックは、任意の数の命令を有す
ることができ、したがって単一のセクタ内の命令位置の
数よりも少ないか、等しいか、より多いことがある。基
本ブロックが、セクタの８個未満の位置に記憶される場
合、セクタ内の基本ブロックによって使用されない各命
令記憶域（その基本ブロックを終わらせる分岐命令の右
側にある）は、各未使用命令位置に「無命令」（ＮＯ
Ｐ）コードを書き込むことによって埋められる。基本ブ
ロックがセクタ・サイズと等しい（たとえば８命令）場
合、その終わりの分岐命令はセクタ内の最後の命令位置
に入れられ、そのセクタにはＮＯＰは書き込まれない。
しかし、基本ブロックがセクタを超える（たとえば８以
上の命令を有する）場合、その基本ブロックの命令は、
基本ブロックがいずれかのセクタで終わるまで、同じＡ
ＩＣ行の次の各セクタに順次に記憶される。基本ブロッ
クがその行の最後のセクタを超える場合は、ＡＩＣの別
の行内に続き、（別の行に記憶される基本ブロックの最
初の命令の）ＩＦＡＲアドレスは、関連づけられた４個
のＦＨＴ項目のセット内の選択されたＦＨＴ項目内の
「次ＩＦＡＲアドレス」フィールドに記憶される。基本
ブロックは、ＡＩＣ内の１つまたは複数の行内の任意の
数のセクタを占有することができる。また、基本ブロッ
クは１つの命令（分岐）しか持たないこともでき、その
命令はセクタの先頭の位置にのみ配置される。
ＡＩＣの１つまたは複数の行にコピーされる各基本ブロ
ックのために「セクタ位置合わせ」機能を備える。この
位置合わせは、コピーされた各基本ブロックの最初の命
令を常にＡＩＣセクタの先頭命令位置、たとえばセクタ
内の８個の命令記憶位置のうちの位置１に書き込むこと
によって行われ、本明細書ではこの位置をセクタの左端
であるものとする。基本ブロックは、任意の行の４つの
セクタのうちのいずれかのセクタの先頭位置から始まる
ことができる。基本ブロックは、任意の数の命令を有す
ることができ、したがって単一のセクタ内の命令位置の
数よりも少ないか、等しいか、より多いことがある。基
本ブロックが、セクタの８個未満の位置に記憶される場
合、セクタ内の基本ブロックによって使用されない各命
令記憶域（その基本ブロックを終わらせる分岐命令の右
側にある）は、各未使用命令位置に「無命令」（ＮＯ
Ｐ）コードを書き込むことによって埋められる。基本ブ
ロックがセクタ・サイズと等しい（たとえば８命令）場
合、その終わりの分岐命令はセクタ内の最後の命令位置
に入れられ、そのセクタにはＮＯＰは書き込まれない。
しかし、基本ブロックがセクタを超える（たとえば８以
上の命令を有する）場合、その基本ブロックの命令は、
基本ブロックがいずれかのセクタで終わるまで、同じＡ
ＩＣ行の次の各セクタに順次に記憶される。基本ブロッ
クがその行の最後のセクタを超える場合は、ＡＩＣの別
の行内に続き、（別の行に記憶される基本ブロックの最
初の命令の）ＩＦＡＲアドレスは、関連づけられた４個
のＦＨＴ項目のセット内の選択されたＦＨＴ項目内の
「次ＩＦＡＲアドレス」フィールドに記憶される。基本
ブロックは、ＡＩＣ内の１つまたは複数の行内の任意の
数のセクタを占有することができる。また、基本ブロッ
クは１つの命令（分岐）しか持たないこともでき、その
命令はセクタの先頭の位置にのみ配置される。
【００６２】「命令順序づけ」バッファ１８は、ＡＩＣ
から選択的に出力される命令のセクタを受け取る。セク
タは、プログラムが必要とするいずれかの順序でＩＳＢ
１８に出力され、命令をプロセッサの実行パイプライン
に供給するために任意の実行プログラムが必要とするい
ずれかの順序で、基本ブロックに命令の順序が与えられ
る。命令は、プログラムのために実行する必要があり、
それらの命令がＡＩＣ行内に見つからないときに、オン
・デマンドでメモリからフェッチされる。ＡＩＣには多
数の行２１が含まれ、各行はセクタ０、１、２、および
３を含む。各セクタは８個の命令位置を含み、そこに１
〜８命令の一連の命令を記憶することができる。
から選択的に出力される命令のセクタを受け取る。セク
タは、プログラムが必要とするいずれかの順序でＩＳＢ
１８に出力され、命令をプロセッサの実行パイプライン
に供給するために任意の実行プログラムが必要とするい
ずれかの順序で、基本ブロックに命令の順序が与えられ
る。命令は、プログラムのために実行する必要があり、
それらの命令がＡＩＣ行内に見つからないときに、オン
・デマンドでメモリからフェッチされる。ＡＩＣには多
数の行２１が含まれ、各行はセクタ０、１、２、および
３を含む。各セクタは８個の命令位置を含み、そこに１
〜８命令の一連の命令を記憶することができる。
【００６３】「実行不一致コントロール」１９は、（い
ずれかの実行された分岐命令によって供給された）実タ
ーゲット・アドレスが、分岐予測ユニット１７によって
供給された対応する予測ターゲット・アドレスと不一致
か否かを検出する。コントロール１９でこのような不一
致が検出されると、プロセッサは、ＩＳＢを含めて、実
行パイプライン内の実行シーケンスをリセットし、それ
によってプロセッサが、現行の動作に割り込んで正しい
アドレスをＩＦＡＲ１６にロードすることによって、プ
ロセッサ命令ストリームが不一致になった実ターゲット
・アドレスまでさかのぼるようにする。したがって、各
分岐命令のターゲット・アドレスは、予測された分岐タ
ーゲットを、その分岐命令（プログラム中で最後に実行
された基本ブロックを終わらせ、次の基本ブロックのタ
ーゲット・アドレスを供給する分岐命令）のプロセッサ
実行によって生成された対応する実ターゲットと比較す
ることによって検査される。この比較によって、予測タ
ーゲット・アドレスがそれに対応する実ターゲット・ア
ドレスと不一致の場合、プロセッサにおいて非同期割込
み信号が供給され、現行フェッチ・サイクルを終了し、
ＩＦＡＲに実ターゲット・アドレスをロードし、命令ス
トリームを修正されたターゲット・アドレスまでさかの
ぼる動作４０３からフェッチ・サイクルを再開する。し
たがって、プロセッサは常に正しい命令・シーケンスを
入手する。ただし、プログラムの命令順序づけにおける
誤った予測のためにわずかな時間損失の犠牲は払われ
る。しかし、統計的研究により、このような予測誤りは
比較的まれであることがわかっている。
ずれかの実行された分岐命令によって供給された）実タ
ーゲット・アドレスが、分岐予測ユニット１７によって
供給された対応する予測ターゲット・アドレスと不一致
か否かを検出する。コントロール１９でこのような不一
致が検出されると、プロセッサは、ＩＳＢを含めて、実
行パイプライン内の実行シーケンスをリセットし、それ
によってプロセッサが、現行の動作に割り込んで正しい
アドレスをＩＦＡＲ１６にロードすることによって、プ
ロセッサ命令ストリームが不一致になった実ターゲット
・アドレスまでさかのぼるようにする。したがって、各
分岐命令のターゲット・アドレスは、予測された分岐タ
ーゲットを、その分岐命令（プログラム中で最後に実行
された基本ブロックを終わらせ、次の基本ブロックのタ
ーゲット・アドレスを供給する分岐命令）のプロセッサ
実行によって生成された対応する実ターゲットと比較す
ることによって検査される。この比較によって、予測タ
ーゲット・アドレスがそれに対応する実ターゲット・ア
ドレスと不一致の場合、プロセッサにおいて非同期割込
み信号が供給され、現行フェッチ・サイクルを終了し、
ＩＦＡＲに実ターゲット・アドレスをロードし、命令ス
トリームを修正されたターゲット・アドレスまでさかの
ぼる動作４０３からフェッチ・サイクルを再開する。し
たがって、プロセッサは常に正しい命令・シーケンスを
入手する。ただし、プログラムの命令順序づけにおける
誤った予測のためにわずかな時間損失の犠牲は払われ
る。しかし、統計的研究により、このような予測誤りは
比較的まれであることがわかっている。
【００６４】図２に、５フィールドＡＩＣディレクトリ
項目２２が示されている。この項目は、ＡＩＣディレク
トリ項目２２内の４つの「セクタ・アドレス」フィール
ドの各フィールドと、関連づけられたＡＩＣ行２１内の
アドレス指定されたセクタとの有効／無効をそれぞれ示
す４ビットを含む、「有効ビット」フィールドを有す
る。１は対応する「セクタ・アドレス」フィールドとそ
のアドレス指定されたセクタとが有効であることを示
し、０は無効であることを示す。最初は、４つの有効ビ
ットすべてが０に設定され、ディレクトリ項目全体とそ
れに関連づけられたＡＩＣ行のすべてのセクタが無効で
あることを示す。項目２２は、４つの「セクタＳアドレ
ス」フィールドも有し、それぞれ、関連づけられたＡＩ
Ｃ行Ｒ内の４つのセクタに対応する。各有効「セクタＳ
アドレス」フィールドには、それに関連づけられたセク
タＳ内の最初の命令の仮想アドレス（またはその固有部
分）が、ＩＦＡＲが使用できる形で入れられる。
項目２２が示されている。この項目は、ＡＩＣディレク
トリ項目２２内の４つの「セクタ・アドレス」フィール
ドの各フィールドと、関連づけられたＡＩＣ行２１内の
アドレス指定されたセクタとの有効／無効をそれぞれ示
す４ビットを含む、「有効ビット」フィールドを有す
る。１は対応する「セクタ・アドレス」フィールドとそ
のアドレス指定されたセクタとが有効であることを示
し、０は無効であることを示す。最初は、４つの有効ビ
ットすべてが０に設定され、ディレクトリ項目全体とそ
れに関連づけられたＡＩＣ行のすべてのセクタが無効で
あることを示す。項目２２は、４つの「セクタＳアドレ
ス」フィールドも有し、それぞれ、関連づけられたＡＩ
Ｃ行Ｒ内の４つのセクタに対応する。各有効「セクタＳ
アドレス」フィールドには、それに関連づけられたセク
タＳ内の最初の命令の仮想アドレス（またはその固有部
分）が、ＩＦＡＲが使用できる形で入れられる。
【００６５】図３に、各ＦＨＴ項目内のフィールドを示
す。これは以下の通りである。 （１）有効フィールド：当該項目が有効（＝１）か無効
（＝０）かを示す１ビット。
す。これは以下の通りである。 （１）有効フィールド：当該項目が有効（＝１）か無効
（＝０）かを示す１ビット。
【００６６】ＬＲＵフィールド：４つのＦＨＴ項目から
成るそのＦＨＴセット内で当該ＦＨＴ項目がどの程度最
近に使用されたかを以下のように示す２ビット。 最も長期間使用されなかったＦＨＴ項目 ＬＲＵビット＝「００」 ２番目に最近に使用されたＦＨＴ項目 ＬＲＵビット＝「０１」 ３番目に最近に使用されたＦＨＴ項目 ＬＲＵビット＝ｌ「１０」 最も最近に使用されたＦＨＴ項目 ＬＲＵビット＝「１１」
成るそのＦＨＴセット内で当該ＦＨＴ項目がどの程度最
近に使用されたかを以下のように示す２ビット。 最も長期間使用されなかったＦＨＴ項目 ＬＲＵビット＝「００」 ２番目に最近に使用されたＦＨＴ項目 ＬＲＵビット＝「０１」 ３番目に最近に使用されたＦＨＴ項目 ＬＲＵビット＝ｌ「１０」 最も最近に使用されたＦＨＴ項目 ＬＲＵビット＝「１１」
【００６７】先頭命令アドレス：当該ＦＨＴ項目がその
ために作成された命令シーケンスを開始する命令を有す
る選択されたＡＩＣ行内のいずれかのセクタ内の先頭の
命令のアドレス。図４に示す例では、「セクタ先頭命
令」フィールド内のＵが、セクタ配列シーケンス１、
２、０によって表された命令シーケンス内の先頭命令ア
ドレスを示す。Ｕは、当該ＦＨＴ項目の行に入れられる
シーケンス内の先頭の命令のアドレスである。
ために作成された命令シーケンスを開始する命令を有す
る選択されたＡＩＣ行内のいずれかのセクタ内の先頭の
命令のアドレス。図４に示す例では、「セクタ先頭命
令」フィールド内のＵが、セクタ配列シーケンス１、
２、０によって表された命令シーケンス内の先頭命令ア
ドレスを示す。Ｕは、当該ＦＨＴ項目の行に入れられる
シーケンス内の先頭の命令のアドレスである。
【００６８】セクタ分岐結果：このフィールドは４つの
サブフィールドを有し、各サブフィールドには同じＦＨ
Ｔ項目の「セクタ配列」フィールド内のそれぞれのサブ
フィールドが関連づけられている。たとえば、２番目の
「セクタ分岐結果」サブフィールドは、同じＦＨＴ項目
の「セクタ配列」フィールド内の２番目のサブフィール
ドで識別されているセクタ内の分岐条件を示す。そのた
めに、各「セクタ分岐結果」サブフィールドに１、０、
または＊が入れられ、１は識別されているセクタが「成
立」分岐で終わることを示し、０は「不成立」分岐で終
わることを示し、＊は識別されたセクタ内に分岐命令が
存在しないことを示す。
サブフィールドを有し、各サブフィールドには同じＦＨ
Ｔ項目の「セクタ配列」フィールド内のそれぞれのサブ
フィールドが関連づけられている。たとえば、２番目の
「セクタ分岐結果」サブフィールドは、同じＦＨＴ項目
の「セクタ配列」フィールド内の２番目のサブフィール
ドで識別されているセクタ内の分岐条件を示す。そのた
めに、各「セクタ分岐結果」サブフィールドに１、０、
または＊が入れられ、１は識別されているセクタが「成
立」分岐で終わることを示し、０は「不成立」分岐で終
わることを示し、＊は識別されたセクタ内に分岐命令が
存在しないことを示す。
【００６９】したがって、各サブフィールドは、同じサ
ブフィールド・インデックスを有する同じＦＨＴ項目の
「セクタ配列」フィールド内の対応するサブフィールド
内にセクタ番号によって識別されているセクタ内の分岐
条件を示す。すべてのサブフィールドが有効である必要
はなく、有効サブフィールドは、関連づけられた「セク
タ配列」フィールド内の最後の有効サブフィールドの後
（右）の０などの特殊文字によって表される。したがっ
て、任意のＦＨＴ項目内で可変数の分岐を扱うことがで
き、その数はそのＦＨＴ項目が生成された時点で用いら
れた「ｍ」分岐予測における分岐命令の数によって決ま
る。
ブフィールド・インデックスを有する同じＦＨＴ項目の
「セクタ配列」フィールド内の対応するサブフィールド
内にセクタ番号によって識別されているセクタ内の分岐
条件を示す。すべてのサブフィールドが有効である必要
はなく、有効サブフィールドは、関連づけられた「セク
タ配列」フィールド内の最後の有効サブフィールドの後
（右）の０などの特殊文字によって表される。したがっ
て、任意のＦＨＴ項目内で可変数の分岐を扱うことがで
き、その数はそのＦＨＴ項目が生成された時点で用いら
れた「ｍ」分岐予測における分岐命令の数によって決ま
る。
【００７０】セクタ配列：このフィールドには４つのサ
ブフィールドがある。各サブフィールドには、０〜４の
数字を入れることができ、０〜３はそれぞれのセクタ０
〜３の識別子であり、４は無セクタを示す。サブフィー
ルドの左から右の順序は、現行フェッチ・サイクル中に
命令順序づけバッファ（ＩＳＢ）に転送される識別され
たセクタのシーケンスを示す。たとえば、このフィール
ドにセクタ識別子「１、２、０、４」がある場合、セク
タ１、２、および０がこの順序でＩＳＢに転送される。
最後のサブフィールドの４は、現行フェッチ・サイクル
中に（４で表された）最後のサブフィールドについて、
ＩＳＢに転送される命令がないことを示す。他の例を挙
げると、「２３２１」は、単一フェッチ・サイクル中
に、セクタ２、３、２の次に１が（この順序で）ＩＳＢ
に転送されることを示す。
ブフィールドがある。各サブフィールドには、０〜４の
数字を入れることができ、０〜３はそれぞれのセクタ０
〜３の識別子であり、４は無セクタを示す。サブフィー
ルドの左から右の順序は、現行フェッチ・サイクル中に
命令順序づけバッファ（ＩＳＢ）に転送される識別され
たセクタのシーケンスを示す。たとえば、このフィール
ドにセクタ識別子「１、２、０、４」がある場合、セク
タ１、２、および０がこの順序でＩＳＢに転送される。
最後のサブフィールドの４は、現行フェッチ・サイクル
中に（４で表された）最後のサブフィールドについて、
ＩＳＢに転送される命令がないことを示す。他の例を挙
げると、「２３２１」は、単一フェッチ・サイクル中
に、セクタ２、３、２の次に１が（この順序で）ＩＳＢ
に転送されることを示す。
【００７１】次ＩＦＡＲアドレス：このフィールドは、
次のフェッチ・サイクルで使用されるＩＦＡＲアドレス
を示す。
次のフェッチ・サイクルで使用されるＩＦＡＲアドレス
を示す。
【００７２】図４で、セクタに「成立」分岐が入ってい
る場合、その成立経路は、別のセクタの先頭にある分岐
のターゲット、または別のＡＩＣ行への「成立」と書か
れた曲がった矢印で示されている。成立経路は実際には
同じＡＩＣ行内のいずれかのセクタまたは別のＡＩＣ行
内のいずれかのセクタの先頭に行く。分岐が「不成立」
の場合、図４では不成立経路は次の後続セクタへの水平
の矢印で示されている。セクタに分岐が入っている場
合、そのセクタ内でその分岐に続く実際の命令がなく、
その分岐が成立または不成立であって、セクタ内の最後
の命令内にない場合、セクタ内の残りの各命令位置はＮ
ＯＰコードで埋められる。
る場合、その成立経路は、別のセクタの先頭にある分岐
のターゲット、または別のＡＩＣ行への「成立」と書か
れた曲がった矢印で示されている。成立経路は実際には
同じＡＩＣ行内のいずれかのセクタまたは別のＡＩＣ行
内のいずれかのセクタの先頭に行く。分岐が「不成立」
の場合、図４では不成立経路は次の後続セクタへの水平
の矢印で示されている。セクタに分岐が入っている場
合、そのセクタ内でその分岐に続く実際の命令がなく、
その分岐が成立または不成立であって、セクタ内の最後
の命令内にない場合、セクタ内の残りの各命令位置はＮ
ＯＰコードで埋められる。
【００７３】本発明によって行われる各フェッチ・サイ
クルは、そのアドレスがＩＦＡＲ１６に設定されている
プログラム中の命令から開始する。プログラムの少なく
ともＩＦＡＲ命令を含む部分が前に実行されていること
と、プログラムの過去の分岐履歴がＩＦＡＲ命令から維
持されており、それによって分岐予測ユニット１７がプ
ログラムによって実行された過去の「ｍ」個の分岐を示
す予測ベクトルを供給することができることを前提とす
る。その後、分岐予測ユニット１７は、ＩＦＡＲアドレ
スを使用して「分岐結果予測ベクトル」を供給すること
によって、次の「ｍ」個の条件分岐の予測を行う。この
ベクトルは、最大「ｍ」ビットのうちの各ビットがプロ
グラム中の分岐のシーケンスを表すビット・ストリング
であり、各ビットは分岐成立を表す場合は１状態を有
し、分岐不成立を表す場合は０状態を有する。これらの
分岐は、プログラム中の基本ブロックの終わりで発生す
る。
クルは、そのアドレスがＩＦＡＲ１６に設定されている
プログラム中の命令から開始する。プログラムの少なく
ともＩＦＡＲ命令を含む部分が前に実行されていること
と、プログラムの過去の分岐履歴がＩＦＡＲ命令から維
持されており、それによって分岐予測ユニット１７がプ
ログラムによって実行された過去の「ｍ」個の分岐を示
す予測ベクトルを供給することができることを前提とす
る。その後、分岐予測ユニット１７は、ＩＦＡＲアドレ
スを使用して「分岐結果予測ベクトル」を供給すること
によって、次の「ｍ」個の条件分岐の予測を行う。この
ベクトルは、最大「ｍ」ビットのうちの各ビットがプロ
グラム中の分岐のシーケンスを表すビット・ストリング
であり、各ビットは分岐成立を表す場合は１状態を有
し、分岐不成立を表す場合は０状態を有する。これらの
分岐は、プログラム中の基本ブロックの終わりで発生す
る。
【００７４】本発明は、現行「分岐結果予測ベクトル」
を、現行ＩＦＡＲアドレスによって判断されたＡＩＣ行
Ｒに関連づけられたＦＨＴセットのＦＨＴ項目内の「セ
クタ分岐結果」フィールドと突き合わせる。ベクトルで
予測されている分岐のシーケンスが、ＦＨＴセット内の
いずれかのＦＨＴ項目の「セクタ分岐結果」フィールド
で識別されている分岐のシーケンスと同じ場合、ＦＨＴ
ヒットが得られる。その場合、関連づけられ行内の複数
のセクタを選択して、ヒットＦＨＴ項目の「セクタ配
列」フィールド内の複数のサブフィールドによって指定
された順序でＩＳＢにアウトゲートすることができる。
ＩＳＢ内の命令のシーケンスがプロセッサによって実行
され、プログラムが必要とする順序であるか否かが検査
されて予測の正しさが検証される。
を、現行ＩＦＡＲアドレスによって判断されたＡＩＣ行
Ｒに関連づけられたＦＨＴセットのＦＨＴ項目内の「セ
クタ分岐結果」フィールドと突き合わせる。ベクトルで
予測されている分岐のシーケンスが、ＦＨＴセット内の
いずれかのＦＨＴ項目の「セクタ分岐結果」フィールド
で識別されている分岐のシーケンスと同じ場合、ＦＨＴ
ヒットが得られる。その場合、関連づけられ行内の複数
のセクタを選択して、ヒットＦＨＴ項目の「セクタ配
列」フィールド内の複数のサブフィールドによって指定
された順序でＩＳＢにアウトゲートすることができる。
ＩＳＢ内の命令のシーケンスがプロセッサによって実行
され、プログラムが必要とする順序であるか否かが検査
されて予測の正しさが検証される。
【００７５】本発明の結果、プログラムの実行シーケン
ス中にある非順次配置命令の高速実行が実現される。す
なわち、本発明は、命令順序づけ予測が９５パーセント
以上の確度を有することを利用し、それによって９５パ
ーセント以上の時間にわたり、予測されたシーケンスに
よって最大「ｍ」個の複数の非順次配置基本ブロックの
即時実行が可能になり、従来技術のプロセッサでは必要
であったように、実行シーケンス中の非順次配置命令の
低速フェッチを待つ必要がない。プログラムによって実
行された命令のうちのきわめてわずかな割合の命令を、
再実行によって修正するだけで済む。
ス中にある非順次配置命令の高速実行が実現される。す
なわち、本発明は、命令順序づけ予測が９５パーセント
以上の確度を有することを利用し、それによって９５パ
ーセント以上の時間にわたり、予測されたシーケンスに
よって最大「ｍ」個の複数の非順次配置基本ブロックの
即時実行が可能になり、従来技術のプロセッサでは必要
であったように、実行シーケンス中の非順次配置命令の
低速フェッチを待つ必要がない。プログラムによって実
行された命令のうちのきわめてわずかな割合の命令を、
再実行によって修正するだけで済む。
【００７６】たとえば、現行予測ベクトルに、「ｍ」予
測における最初の２つの分岐について「０１」が入って
おり、図のＦＨＴセット内の４つの項目の中で突き合わ
せＦＨＴ項目が「セクタ分岐結果」フィールド「０＊
１」を有することがわかった場合、突き合わせの目的で
はアスタリスク＊は無視され、一致があることになる。
その場合、この項目内の「セクタ配列」によって、関連
づけられたＡＩＣ行から「命令順序づけバッファ」（Ｉ
ＳＢ）への命令の出力が制御される。ヒットＦＨＴ項目
内の「セクタ配列」フィールドに「０１２４」が入って
いるものとすると、それによってセクタＶおよびＵ内の
命令がこの順序でただちに出力され、現行フェッチ・サ
イクル中にＩＳＢに転送されることになり、これは、シ
ステム階層記憶域内のどの場所に非順次に入っている
か、異なる命令記憶ラインに入っているかには関係がな
い。ヒットＦＨＴ項目内の「次ＩＦＡＲ命令」は、シス
テム記憶内のどこに記憶されているかに関係なく、ＡＩ
Ｃ内のどこで次に必要な命令セクタが実行のためにただ
ちに使用可能であるかを示す。たとえば、「次ＩＦＡＲ
命令」フィールドにアドレスＹが入っているとする。そ
の場合、Ｙはプログラム中の次に実行する命令のアドレ
スであり、従来の低速な方法で入手するのを待たずに、
ＹがＩＦＡＲにロードされ、次の命令フェッチ・サイク
ルを開始するためにＩＦＡＲをセットする。
測における最初の２つの分岐について「０１」が入って
おり、図のＦＨＴセット内の４つの項目の中で突き合わ
せＦＨＴ項目が「セクタ分岐結果」フィールド「０＊
１」を有することがわかった場合、突き合わせの目的で
はアスタリスク＊は無視され、一致があることになる。
その場合、この項目内の「セクタ配列」によって、関連
づけられたＡＩＣ行から「命令順序づけバッファ」（Ｉ
ＳＢ）への命令の出力が制御される。ヒットＦＨＴ項目
内の「セクタ配列」フィールドに「０１２４」が入って
いるものとすると、それによってセクタＶおよびＵ内の
命令がこの順序でただちに出力され、現行フェッチ・サ
イクル中にＩＳＢに転送されることになり、これは、シ
ステム階層記憶域内のどの場所に非順次に入っている
か、異なる命令記憶ラインに入っているかには関係がな
い。ヒットＦＨＴ項目内の「次ＩＦＡＲ命令」は、シス
テム記憶内のどこに記憶されているかに関係なく、ＡＩ
Ｃ内のどこで次に必要な命令セクタが実行のためにただ
ちに使用可能であるかを示す。たとえば、「次ＩＦＡＲ
命令」フィールドにアドレスＹが入っているとする。そ
の場合、Ｙはプログラム中の次に実行する命令のアドレ
スであり、従来の低速な方法で入手するのを待たずに、
ＹがＩＦＡＲにロードされ、次の命令フェッチ・サイク
ルを開始するためにＩＦＡＲをセットする。
【００７７】ＦＨＴセットの最初のＦＨＴ項目は、セク
タが関連づけられたＡＩＣ行Ｒに書き込まれる間に生成
され、それによって最初のＦＨＴ項目は、そのセクタが
順次に（すなわち、その「セクタ配列」フィールドで示
された０、１、２、３の順）出力されるべきであること
を示す特別なセットアップを有することができる。した
がって、このような最初のＦＨＴ項目がＦＨＴヒットを
有する場合、最初のＦＨＴ項目は、０、１、２、３の順
のセクタ出力順序を制御する。同じセット内の他のＨＦ
Ｔ項目は、その「セクタ配列」フィールド内の別の順序
でセクタ出力を制御することになる。
タが関連づけられたＡＩＣ行Ｒに書き込まれる間に生成
され、それによって最初のＦＨＴ項目は、そのセクタが
順次に（すなわち、その「セクタ配列」フィールドで示
された０、１、２、３の順）出力されるべきであること
を示す特別なセットアップを有することができる。した
がって、このような最初のＦＨＴ項目がＦＨＴヒットを
有する場合、最初のＦＨＴ項目は、０、１、２、３の順
のセクタ出力順序を制御する。同じセット内の他のＨＦ
Ｔ項目は、その「セクタ配列」フィールド内の別の順序
でセクタ出力を制御することになる。
【００７８】具体的プロセスの説明 図５から図１４に、図１に示すハードウェアにおいて好
ましい実施形態によって行われる特定のプロセスについ
て説明する。
ましい実施形態によって行われる特定のプロセスについ
て説明する。
【００７９】図５および図６に、初期設定動作と基本Ｆ
ＨＴ制御動作を示す。最初の動作４０１で、プログラム
はプロセッサでの実行を開始する。そのうちの本発明の
新規なプロセッサ部分のみを示す。プロセッサの残りの
部分は従来技術に見られるように構成され、動作するも
のとみなすことができる。次に、動作４０２で、プロセ
ッサの命令フェッチ・アドレス・レジスタ（ＩＦＡＲ）
が、プログラム中で最初に実行される命令の仮想アドレ
スをその中に設定することによってプログラム中の最初
の命令アドレスに設定される。
ＨＴ制御動作を示す。最初の動作４０１で、プログラム
はプロセッサでの実行を開始する。そのうちの本発明の
新規なプロセッサ部分のみを示す。プロセッサの残りの
部分は従来技術に見られるように構成され、動作するも
のとみなすことができる。次に、動作４０２で、プロセ
ッサの命令フェッチ・アドレス・レジスタ（ＩＦＡＲ）
が、プログラム中で最初に実行される命令の仮想アドレ
スをその中に設定することによってプログラム中の最初
の命令アドレスに設定される。
【００８０】次に、プロセッサは、次の動作４０３でＩ
ＦＡＲアドレスを使用し、ＩＦＡＲによってアドレス指
定された命令から初めて、プログラム中の次の「ｍ」個
の分岐の予測を入手する。この予測動作４０３には、
（本明細書で前述した）「分岐結果予測ベクトル」の入
手が含まれる。予測とそのベクトルとを入手するプロセ
スによって、ＩＦＡＲ内の命令アドレスからプログラム
の実行シーケンスで予測された最大「ｍ」個の基本ブロ
ック内の命令をフェッチする試みのための本発明の「フ
ェッチ・サイクル」が開始される。
ＦＡＲアドレスを使用し、ＩＦＡＲによってアドレス指
定された命令から初めて、プログラム中の次の「ｍ」個
の分岐の予測を入手する。この予測動作４０３には、
（本明細書で前述した）「分岐結果予測ベクトル」の入
手が含まれる。予測とそのベクトルとを入手するプロセ
スによって、ＩＦＡＲ内の命令アドレスからプログラム
の実行シーケンスで予測された最大「ｍ」個の基本ブロ
ック内の命令をフェッチする試みのための本発明の「フ
ェッチ・サイクル」が開始される。
【００８１】各「分岐結果予測ベクトル」（ベクトル）
が、対応する「ｍ」分岐予測内の分岐命令のシーケンス
の結果にそれぞれ対応するビットのシーケンスとして生
成される。ベクトル内の各ビットの部分は、「ｍ」予測
内の対応する分岐命令の部分に対応し、ビットの値は分
岐におけるプログラム動作の結果、すなわち、対応する
分岐命令が成立と不成立のいずれとして予測されている
かを示す。各「ｍ」予測内の基本ブロックは、ＩＦＡＲ
アドレスと予測された次の「ｍ」個の分岐とによって決
まる。したがって、「ｍ」分岐予測最初の基本ブロック
は、ＩＦＡＲアドレスにある命令から開始し、予測に含
まれる分岐命令のターゲット・アドレスを使用して入手
された最大「ｍ」個の基本ブロックを含む。本発明の通
常の動作では、ＩＦＡＲアドレスは次に最後のフェッチ
・サイクルの終わりに入手される。したがって、「ベク
トル」はＡＩＣまたはＦＨＴを調べる前に生成される。
が、対応する「ｍ」分岐予測内の分岐命令のシーケンス
の結果にそれぞれ対応するビットのシーケンスとして生
成される。ベクトル内の各ビットの部分は、「ｍ」予測
内の対応する分岐命令の部分に対応し、ビットの値は分
岐におけるプログラム動作の結果、すなわち、対応する
分岐命令が成立と不成立のいずれとして予測されている
かを示す。各「ｍ」予測内の基本ブロックは、ＩＦＡＲ
アドレスと予測された次の「ｍ」個の分岐とによって決
まる。したがって、「ｍ」分岐予測最初の基本ブロック
は、ＩＦＡＲアドレスにある命令から開始し、予測に含
まれる分岐命令のターゲット・アドレスを使用して入手
された最大「ｍ」個の基本ブロックを含む。本発明の通
常の動作では、ＩＦＡＲアドレスは次に最後のフェッチ
・サイクルの終わりに入手される。したがって、「ベク
トル」はＡＩＣまたはＦＨＴを調べる前に生成される。
【００８２】次に、プロセスは動作４０４に進み、ハッ
シュ・アルゴリズム（従来のものとすることができる）
でこのＩＦＡＲアドレスを使用して、ＡＩＣディレクト
リ内のドレスを生成し、ＩＦＡＲアドレスに関連づけら
れた行Ｒを探し出す。次に、ＩＦＡＲアドレスを、ＡＩ
Ｃディレクトリ項目Ｒ内の４つの「セクタ先頭アドレ
ス」の各セクタ先頭アドレスと突き合わせて一致がある
か否かを判断する。一致があれば、対応するＡＩＣ行Ｒ
の突き合わせセクタ内で「ＡＩＣヒット」が得られ、次
の動作４０６に入る。一致が見つからない場合は、「Ａ
ＩＣミス」になり、プロセスは図１１の入口点Ｆ（図１
１の表記（Ｆ）で示す）に進む。
シュ・アルゴリズム（従来のものとすることができる）
でこのＩＦＡＲアドレスを使用して、ＡＩＣディレクト
リ内のドレスを生成し、ＩＦＡＲアドレスに関連づけら
れた行Ｒを探し出す。次に、ＩＦＡＲアドレスを、ＡＩ
Ｃディレクトリ項目Ｒ内の４つの「セクタ先頭アドレ
ス」の各セクタ先頭アドレスと突き合わせて一致がある
か否かを判断する。一致があれば、対応するＡＩＣ行Ｒ
の突き合わせセクタ内で「ＡＩＣヒット」が得られ、次
の動作４０６に入る。一致が見つからない場合は、「Ａ
ＩＣミス」になり、プロセスは図１１の入口点Ｆ（図１
１の表記（Ｆ）で示す）に進む。
【００８３】ＡＩＣヒットが発生した場合、新規な動作
４０６によって、本明細書で前述した、選択されたＡＩ
Ｃ行Ｒとそれに関連づけられたＦＨＴセットとの新規な
関係を使用して、関連づけられたＦＨＴセットにアクセ
スし、ＦＨＴヒットとミスのいずれが見つかったかが判
断される。この判断を行うために、動作４０６では、Ｆ
ＨＴセット内のＦＨＴ項目の「セクタ分岐結果」フィー
ルドに現行「分岐結果予測ベクトル」との一致がないか
探索し、ＦＨＴヒットがあるかどうかを判断する。「分
岐結果ベクトル」には、ＡＩＣ行内のセクタ数以下の分
岐標識のシーケンスが含まれる。しかし、ベクトルの標
識には任意のシーケンスのセクタ番号を入れることがで
きる。
４０６によって、本明細書で前述した、選択されたＡＩ
Ｃ行Ｒとそれに関連づけられたＦＨＴセットとの新規な
関係を使用して、関連づけられたＦＨＴセットにアクセ
スし、ＦＨＴヒットとミスのいずれが見つかったかが判
断される。この判断を行うために、動作４０６では、Ｆ
ＨＴセット内のＦＨＴ項目の「セクタ分岐結果」フィー
ルドに現行「分岐結果予測ベクトル」との一致がないか
探索し、ＦＨＴヒットがあるかどうかを判断する。「分
岐結果ベクトル」には、ＡＩＣ行内のセクタ数以下の分
岐標識のシーケンスが含まれる。しかし、ベクトルの標
識には任意のシーケンスのセクタ番号を入れることがで
きる。
【００８４】（予測における各分岐命令のビットを含
む）予測ベクトルとセット内の各有効ＦＨＴ項目内の
「セクタ分岐結果フィールド」との相違点は、各「セク
タ分岐結果フィールド」には含まれるキャッシュ・セグ
メント化に関する情報が、ベクトルには含まれないこと
である。すなわち、予測ベクトルには、予測における分
岐命令をそれぞれ表すビットのシーケンスのみが含まれ
るのに対し、各「セクタ分岐結果フィールド」には、同
じＡＩＣ行内の、分岐命令を含まないセグメントに関す
る情報も含まれる。この相違は、この新規なプロセスの
うちの次に説明する各動作に示す突き合わせプロセスで
対処される。
む）予測ベクトルとセット内の各有効ＦＨＴ項目内の
「セクタ分岐結果フィールド」との相違点は、各「セク
タ分岐結果フィールド」には含まれるキャッシュ・セグ
メント化に関する情報が、ベクトルには含まれないこと
である。すなわち、予測ベクトルには、予測における分
岐命令をそれぞれ表すビットのシーケンスのみが含まれ
るのに対し、各「セクタ分岐結果フィールド」には、同
じＡＩＣ行内の、分岐命令を含まないセグメントに関す
る情報も含まれる。この相違は、この新規なプロセスの
うちの次に説明する各動作に示す突き合わせプロセスで
対処される。
【００８５】ＦＨＴ項目は、そのＦＨＴ項目の「セクタ
配列」フィールド内の単一のＡＩＣ行内のセクタの任意
のシーケンスを示すことができ、各セクタは順次配置命
令のみを含むことができ、行内の異なるセクタはアウト
・オブ・シーケンス命令を含む。各ＦＨＴ項目の「セク
タ配列」フィールドでは特定のセクタ出力シーケンスが
示されるのに対し、同じＦＨＴ項目内の「セクタ分岐結
果」フィールドはこれらの同じセクタの各セクタ内で発
生する分岐結果状態（成立、不成立、または非分岐）を
示す。他方、ベクトルには、分岐命令を含まないセクタ
状態に関する情報が含まれない。したがって、この突き
合わせプロセスは、各「セクタ分岐結果」フィールドに
ある各「非分岐」表示を使用して、同じ項目の「セクタ
配列」フィールド内の対応するセクタ標識（ＦＨＴヒッ
トと判断された場合にセクタからＩＳＢへの命令の出力
を制御するために使用される）を無視する。
配列」フィールド内の単一のＡＩＣ行内のセクタの任意
のシーケンスを示すことができ、各セクタは順次配置命
令のみを含むことができ、行内の異なるセクタはアウト
・オブ・シーケンス命令を含む。各ＦＨＴ項目の「セク
タ配列」フィールドでは特定のセクタ出力シーケンスが
示されるのに対し、同じＦＨＴ項目内の「セクタ分岐結
果」フィールドはこれらの同じセクタの各セクタ内で発
生する分岐結果状態（成立、不成立、または非分岐）を
示す。他方、ベクトルには、分岐命令を含まないセクタ
状態に関する情報が含まれない。したがって、この突き
合わせプロセスは、各「セクタ分岐結果」フィールドに
ある各「非分岐」表示を使用して、同じ項目の「セクタ
配列」フィールド内の対応するセクタ標識（ＦＨＴヒッ
トと判断された場合にセクタからＩＳＢへの命令の出力
を制御するために使用される）を無視する。
【００８６】次の動作４０７で、ヒットＦＨＴ項目の
「セクタ配列」フィールドと「次行アドレス」フィール
ドを入手する。「セクタ配列」フィールド内で、「セク
タ標識」サブフィールドに左から右の順に順次にアクセ
スする。アクセスされた各「セクタ標識」サブフィール
ドに格納された各セクタ番号を使用して、現在選択され
ているＡＩＣ行内の指示されたセクタを選択し、フィー
ルド内でリストされている順にアウトゲートする。アウ
トゲートされたセクタは、そのセクタに含まれている命
令をＩＳＢに送り、ＩＳＢがプロセッサの実行パイプラ
インに供給する。選択されたＡＩＣ行からアウトゲート
されるこのＦＨＴ順序化セクタによって、ＡＩＣ行内の
基本ブロックを実行のために任意のセクタ順序で出力す
ることができる。セクタのアウトゲートは、「セクタ配
列」フィールドのサブフィールドの走査中に終わりまた
は特殊文字に達すると停止する。
「セクタ配列」フィールドと「次行アドレス」フィール
ドを入手する。「セクタ配列」フィールド内で、「セク
タ標識」サブフィールドに左から右の順に順次にアクセ
スする。アクセスされた各「セクタ標識」サブフィール
ドに格納された各セクタ番号を使用して、現在選択され
ているＡＩＣ行内の指示されたセクタを選択し、フィー
ルド内でリストされている順にアウトゲートする。アウ
トゲートされたセクタは、そのセクタに含まれている命
令をＩＳＢに送り、ＩＳＢがプロセッサの実行パイプラ
インに供給する。選択されたＡＩＣ行からアウトゲート
されるこのＦＨＴ順序化セクタによって、ＡＩＣ行内の
基本ブロックを実行のために任意のセクタ順序で出力す
ることができる。セクタのアウトゲートは、「セクタ配
列」フィールドのサブフィールドの走査中に終わりまた
は特殊文字に達すると停止する。
【００８７】次に、動作４０８で、ＦＨＴ項目のＬＲＵ
フィールド内のＬＲＵビットを、このＦＨＴ項目がその
ＦＨＴセット内で最も最近に使用された項目であること
を示すように調整する。
フィールド内のＬＲＵビットを、このＦＨＴ項目がその
ＦＨＴセット内で最も最近に使用された項目であること
を示すように調整する。
【００８８】次に、動作４０９で、ＩＦＡＲ内のアドレ
スを現行ＦＨＴ項目の「次ＩＦＡＲアドレス」フィール
ドに格納し、このプロセスが別のＡＩＣ行内で予測実行
シーケンス中の次の命令を探し出すことができるように
する。次に、この命令順序づけプロセスは動作４０３に
再び入り、ＩＦＡＲ内に設定された新しい命令アドレス
に基づいて次の「ｍ」分岐予測を入手する。
スを現行ＦＨＴ項目の「次ＩＦＡＲアドレス」フィール
ドに格納し、このプロセスが別のＡＩＣ行内で予測実行
シーケンス中の次の命令を探し出すことができるように
する。次に、この命令順序づけプロセスは動作４０３に
再び入り、ＩＦＡＲ内に設定された新しい命令アドレス
に基づいて次の「ｍ」分岐予測を入手する。
【００８９】選択されたＡＩＣ行内のすべてのセクタ
を、「セクタ配列」フィールドの制御下で任意のシーケ
ンスでアウトゲートすることができるが、行のすべての
セクタより少ない数のセクタをアウトゲートすることも
でき、この数は１セクタという少ない数であってもよ
い。したがって、各「セクタ配列」フィールド中で少な
くとも１つの「セクタ標識」サブフィールド（左端）が
使用され、最大ですべての「セクタ標識」サブフィール
ドを使用することができる。「セクタ配列」フィールド
の１つまたは複数のサブフィールドに特殊文字をコード
化して、アウトゲートしないセクタを示すことができ
る。したがって、ＦＨＴ「セクタ配列」フィールド内で
アウトゲートに使用される「セクタ標識」フィールドの
数は変動可能である。
を、「セクタ配列」フィールドの制御下で任意のシーケ
ンスでアウトゲートすることができるが、行のすべての
セクタより少ない数のセクタをアウトゲートすることも
でき、この数は１セクタという少ない数であってもよ
い。したがって、各「セクタ配列」フィールド中で少な
くとも１つの「セクタ標識」サブフィールド（左端）が
使用され、最大ですべての「セクタ標識」サブフィール
ドを使用することができる。「セクタ配列」フィールド
の１つまたは複数のサブフィールドに特殊文字をコード
化して、アウトゲートしないセクタを示すことができ
る。したがって、ＦＨＴ「セクタ配列」フィールド内で
アウトゲートに使用される「セクタ標識」フィールドの
数は変動可能である。
【００９０】セクタのアウトゲートが完了した後、ＩＦ
ＡＲは「次行アドレス」に格納されているアドレスに設
定されてから、プロセスは動作４０３に戻り、このプロ
グラムのために次に実行する命令を含む別のＡＩＣ行か
らアクセスする。この次ＩＦＡＲアドレスによって、次
の「フェッチ制御サイクル」が可能になる。
ＡＲは「次行アドレス」に格納されているアドレスに設
定されてから、プロセスは動作４０３に戻り、このプロ
グラムのために次に実行する命令を含む別のＡＩＣ行か
らアクセスする。この次ＩＦＡＲアドレスによって、次
の「フェッチ制御サイクル」が可能になる。
【００９１】本発明の動作は、前述したような方式で各
サイクルが次の「ｍ」予測によって開始される連続した
フェッチ制御サイクル中にＡＩＣヒットとＦＨＴヒット
が発生した場合に最も速くなる。したがって、ヒットの
ある各フェッチ制御サイクルによって、最速プロセッサ
命令実行のために、ＡＩＣからプロセッサの実行プロセ
スに複数の命令の非順次配置基本ブロックをただちに供
給することができる。
サイクルが次の「ｍ」予測によって開始される連続した
フェッチ制御サイクル中にＡＩＣヒットとＦＨＴヒット
が発生した場合に最も速くなる。したがって、ヒットの
ある各フェッチ制御サイクルによって、最速プロセッサ
命令実行のために、ＡＩＣからプロセッサの実行プロセ
スに複数の命令の非順次配置基本ブロックをただちに供
給することができる。
【００９２】動作４０４でＡＩＣミスが発生した場合、
プロセスは図７に進み、動作５０１を実行する。図７の
動作５０１で、セクタ・カウントＳを０（ゼロ）に設定
して、選択されたＡＩＣ行Ｒの最初のセクタを示す。Ｓ
は、現行ＡＩＣ行Ｒ内の先頭（左端）セクタを選択する
ように、最初は０に設定される。また、ベクトル分岐カ
ウントＢも０に設定され、「分岐結果予測ベクトル」内
の先頭ビットを指すインデックスを示す。Ｂのこの最初
の設定は、ＩＦＡＲ内の現行アドレスにある命令に続く
最初の分岐命令を表すベクトル内の先頭ビットの位置を
示す。Ｂは、分岐成立か不成立かを示すセクタ・サブフ
ィールドと比較されるベクトル・ビットの位置を示す
が、このベクトル・ビットは比較プロセスでスキップさ
れる非分岐命令標識を含むセクタ・サブフィールドとは
比較されない。
プロセスは図７に進み、動作５０１を実行する。図７の
動作５０１で、セクタ・カウントＳを０（ゼロ）に設定
して、選択されたＡＩＣ行Ｒの最初のセクタを示す。Ｓ
は、現行ＡＩＣ行Ｒ内の先頭（左端）セクタを選択する
ように、最初は０に設定される。また、ベクトル分岐カ
ウントＢも０に設定され、「分岐結果予測ベクトル」内
の先頭ビットを指すインデックスを示す。Ｂのこの最初
の設定は、ＩＦＡＲ内の現行アドレスにある命令に続く
最初の分岐命令を表すベクトル内の先頭ビットの位置を
示す。Ｂは、分岐成立か不成立かを示すセクタ・サブフ
ィールドと比較されるベクトル・ビットの位置を示す
が、このベクトル・ビットは比較プロセスでスキップさ
れる非分岐命令標識を含むセクタ・サブフィールドとは
比較されない。
【００９３】次に、動作５０２で、たとえばハッシュＩ
ＦＡＲアドレスを使用して、ＡＩＣ行Ｒを選択する。ま
た、この動作では、それに関連づけられたＦＨＴセット
も選択し、そのセット内の４つのＦＨＴ項目がすべて無
効化される。
ＦＡＲアドレスを使用して、ＡＩＣ行Ｒを選択する。ま
た、この動作では、それに関連づけられたＦＨＴセット
も選択し、そのセット内の４つのＦＨＴ項目がすべて無
効化される。
【００９４】次に、動作５０３で、関連づけられたＦＨ
Ｔセット内の最初の項目ＦＨＴ（０）を現行ＦＨＴ項目
Ｆとして選択する。次に、動作５０４で、選択された
「最初の」ＦＨＴ項目Ｆの「先頭命令アドレス」フィー
ルドにＩＦＡＲアドレスを格納して、このＦＨＴ項目が
再び使用される場合にセクタ０が最初にＩＳＢに出力さ
れるセクタであることを示す。
Ｔセット内の最初の項目ＦＨＴ（０）を現行ＦＨＴ項目
Ｆとして選択する。次に、動作５０４で、選択された
「最初の」ＦＨＴ項目Ｆの「先頭命令アドレス」フィー
ルドにＩＦＡＲアドレスを格納して、このＦＨＴ項目が
再び使用される場合にセクタ０が最初にＩＳＢに出力さ
れるセクタであることを示す。
【００９５】好ましい実施形態は、ＡＩＣミス時に、セ
ットのうちの最初のＦＨＴ項目であるＦＨＴ（０）のみ
が生成される。ＦＨＴミス時に、セット内の他のＦＨＴ
項目ＦＨＴ（２）．．．ＦＨＴ（ＦＴ）のうちのいずれ
かが生成される。合計ＦＨＴ項目数ＦＴは、経験に基づ
いて決定された数であり、ＦＴの値が高いほど、関連づ
けられたＡＩＣ行の各ＦＨＴセット内で表すことができ
る実行シーケンスの数が多く、ＦＨＴセット内でいくつ
かのＦＨＴ項目が使用されない可能性も高くなるという
ことを考慮している。ＦＴの値が低いほど、ＦＨＴミス
が発生する可能性が高くなり、その結果、本発明の使用
で得られるプログラム実行効率が低下する。直接マップ
ＦＨＴのＦＴの値は、ＦＨＴ項目数をＡＩＣ内の行数で
割ることによって得ることができる。この場合、ＦＨＴ
内の項目数はＡＩＣ内の行数の整数倍である。次に、そ
れぞれのＡＩＣ行（ＡＩＣ内のインデックスＲの位置に
ある）に、ＦＨＴインデックスＦ＊Ｒ、Ｆ＊Ｒ＋１、Ｆ
＊Ｒ＋２、．．．Ｆ＊Ｒ＋（ＦＴ−１）位置に配置され
たＦＨＴ項目を含むＦＨＴセットを関連づける。これら
のＦＨＴ項目はＦＨＴ項目Ｆ（０）、Ｆ（１）．．．Ｆ
（Ｆ）として示すことができる。好ましい実施形態で
は、ＦＴ＝４であり、それによってＡＩＣ内の各行に４
つのＦＨＴ項目が関連づけられ、これらはＦＨＴ項目Ｆ
ＨＴ（０）、ＦＨＴ（１）、ＦＨＴ（２）、およびＦＨ
Ｔ（３）のＦＨＴインデックス４＊Ｒ、４＊Ｒ＋１、４
＊Ｒ＋２および４＊Ｒ＋３位置に配置される。現在選択
されているＦＨＴ項目をＦＨＴ項目Ｆと呼ぶ。
ットのうちの最初のＦＨＴ項目であるＦＨＴ（０）のみ
が生成される。ＦＨＴミス時に、セット内の他のＦＨＴ
項目ＦＨＴ（２）．．．ＦＨＴ（ＦＴ）のうちのいずれ
かが生成される。合計ＦＨＴ項目数ＦＴは、経験に基づ
いて決定された数であり、ＦＴの値が高いほど、関連づ
けられたＡＩＣ行の各ＦＨＴセット内で表すことができ
る実行シーケンスの数が多く、ＦＨＴセット内でいくつ
かのＦＨＴ項目が使用されない可能性も高くなるという
ことを考慮している。ＦＴの値が低いほど、ＦＨＴミス
が発生する可能性が高くなり、その結果、本発明の使用
で得られるプログラム実行効率が低下する。直接マップ
ＦＨＴのＦＴの値は、ＦＨＴ項目数をＡＩＣ内の行数で
割ることによって得ることができる。この場合、ＦＨＴ
内の項目数はＡＩＣ内の行数の整数倍である。次に、そ
れぞれのＡＩＣ行（ＡＩＣ内のインデックスＲの位置に
ある）に、ＦＨＴインデックスＦ＊Ｒ、Ｆ＊Ｒ＋１、Ｆ
＊Ｒ＋２、．．．Ｆ＊Ｒ＋（ＦＴ−１）位置に配置され
たＦＨＴ項目を含むＦＨＴセットを関連づける。これら
のＦＨＴ項目はＦＨＴ項目Ｆ（０）、Ｆ（１）．．．Ｆ
（Ｆ）として示すことができる。好ましい実施形態で
は、ＦＴ＝４であり、それによってＡＩＣ内の各行に４
つのＦＨＴ項目が関連づけられ、これらはＦＨＴ項目Ｆ
ＨＴ（０）、ＦＨＴ（１）、ＦＨＴ（２）、およびＦＨ
Ｔ（３）のＦＨＴインデックス４＊Ｒ、４＊Ｒ＋１、４
＊Ｒ＋２および４＊Ｒ＋３位置に配置される。現在選択
されているＦＨＴ項目をＦＨＴ項目Ｆと呼ぶ。
【００９６】動作５０６で、システム・メモリ階層内の
メモリ・ラインから、ＩＦＡＲ内のアドレスで位置指定
された命令を（ＩＦＡＲアドレスから開始して）順次に
フェッチする。フェッチは、分岐命令が検出されるま
で、またはラインの終わりに達するまで、そのメモリ・
ラインで続けられる。「セクタ分岐制御ビット」ＨをＨ
＝１に設定して現行セクタ内で分岐命令が検出された時
を示すことができる。または、セクタ内で分岐命令が検
出されなかったときはＨ＝０に設定する。したがって、
最大ＬＴ（各セクタ内の命令記憶位置の数）がメモリ・
ラインから現行セクタにコピーされる。ＬＴ数より少な
い命令がセクタにコピーされた場合、セクタ内の分岐命
令の右側にある残りの各命令場所にＮＯＰコードが書き
込まれる。命令カウントＬは、セクタ内にコピーされた
命令の数をカウントする。ＮＯＰはカウントＬから実行
され、分岐制御ビットＨは、セクタに分岐命令が含まれ
ているかいないかを示す。
メモリ・ラインから、ＩＦＡＲ内のアドレスで位置指定
された命令を（ＩＦＡＲアドレスから開始して）順次に
フェッチする。フェッチは、分岐命令が検出されるま
で、またはラインの終わりに達するまで、そのメモリ・
ラインで続けられる。「セクタ分岐制御ビット」ＨをＨ
＝１に設定して現行セクタ内で分岐命令が検出された時
を示すことができる。または、セクタ内で分岐命令が検
出されなかったときはＨ＝０に設定する。したがって、
最大ＬＴ（各セクタ内の命令記憶位置の数）がメモリ・
ラインから現行セクタにコピーされる。ＬＴ数より少な
い命令がセクタにコピーされた場合、セクタ内の分岐命
令の右側にある残りの各命令場所にＮＯＰコードが書き
込まれる。命令カウントＬは、セクタ内にコピーされた
命令の数をカウントする。ＮＯＰはカウントＬから実行
され、分岐制御ビットＨは、セクタに分岐命令が含まれ
ているかいないかを示す。
【００９７】動作５０８で、フェッチされた命令がＩＳ
Ｂと、選択されたＡＩＣ行Ｒ内のＳ番目のセクタの両方
にコピーされる。その際、その先頭セクタ０がフェッチ
された最初のブロックを受け入れる。Ｓが最初のＦＨＴ
項目を生成するプロセスを通して各反復時に１つずつ増
分されるため、セクタはフェッチされた命令をコピーす
るために０、１、２、３の順に選択される。たとえば、
好ましい実施形態では８個の命令位置（ＬＴ＝８）のセ
クタ・サイズを有し、１つのセクタに８未満の命令が書
き込まれる場合（Ｌ＜８）、分岐命令とセクタの右側と
の間のセクタの命令地位にＮＯＰ埋込みが行われ、それ
によって１〜８個の命令から成る命令シーケンスが、常
にＡＩＣの行内のセクタの左側に位置合わせされるよう
になる。
Ｂと、選択されたＡＩＣ行Ｒ内のＳ番目のセクタの両方
にコピーされる。その際、その先頭セクタ０がフェッチ
された最初のブロックを受け入れる。Ｓが最初のＦＨＴ
項目を生成するプロセスを通して各反復時に１つずつ増
分されるため、セクタはフェッチされた命令をコピーす
るために０、１、２、３の順に選択される。たとえば、
好ましい実施形態では８個の命令位置（ＬＴ＝８）のセ
クタ・サイズを有し、１つのセクタに８未満の命令が書
き込まれる場合（Ｌ＜８）、分岐命令とセクタの右側と
の間のセクタの命令地位にＮＯＰ埋込みが行われ、それ
によって１〜８個の命令から成る命令シーケンスが、常
にＡＩＣの行内のセクタの左側に位置合わせされるよう
になる。
【００９８】次に、動作５０９で、ＩＦＡＲアドレスを
選択されたＡＩＣディレクトリ項目Ｒの「セクタ１アド
レス」フィールドに格納する。
選択されたＡＩＣディレクトリ項目Ｒの「セクタ１アド
レス」フィールドに格納する。
【００９９】次に、プロセスは図９に進み、関連づけら
れたＦＨＴセット内の選択されたＦＨＴ項目Ｆを部分的
に生成して、現行ＦＨＴ項目Ｆで表されるシーケンス内
の現行セクタＳを表す。
れたＦＨＴセット内の選択されたＦＨＴ項目Ｆを部分的
に生成して、現行ＦＨＴ項目Ｆで表されるシーケンス内
の現行セクタＳを表す。
【０１００】動作６０１で、現行ＦＨＴ項目Ｆの「セク
タ配列」フィールド内のＳ番目のサブフィールドにＳを
格納する。これによって、ＡＩＣ行のセクタ０内の命令
が、このＦＨＴ項目によって示される出力シーケンスで
出力される最初のセクタとして示される。
タ配列」フィールド内のＳ番目のサブフィールドにＳを
格納する。これによって、ＡＩＣ行のセクタ０内の命令
が、このＦＨＴ項目によって示される出力シーケンスで
出力される最初のセクタとして示される。
【０１０１】動作６０１で、現行セクタ・カウントＳ
を、生成する現行ＦＨＴ項目の「セクタ配列」フィール
ドのＳ番目のサブフィールドに格納する。このセクタ・
カウントＳは、同じＦＨＴセット内の「セクタ配列」フ
ィールドと「セクタ分岐結果」フィールドの両方でサブ
フィールド・インデックスとして使用される。いずれの
ＡＩＣ行内でも、命令は、メモリ内にある「場所シーケ
ンス」ではなく、プログラムの基本ブロックの「実行シ
ーケンス」でメモリからフェッチされ、選択されたＡＩ
Ｃ行のセクタに書き込まれる。行に書き込まれるこのセ
クタ順序は、その行のＦＨＴセット内の最初のＦＨＴ項
目の「セクタ配列」フィールドに反映され、それによっ
て、プログラム内の同じシーケンスの後続の実行を最初
のＦＨＴ項目によって識別することができるようにな
り、それによってそのシーケンスでＩＳＢに迅速に出力
することができる。たとえば、好ましい実施形態では、
ＦＨＴセット内の最初の各ＦＨＴ項目によって、セクタ
出力順序が０、１、２、３として識別される。
を、生成する現行ＦＨＴ項目の「セクタ配列」フィール
ドのＳ番目のサブフィールドに格納する。このセクタ・
カウントＳは、同じＦＨＴセット内の「セクタ配列」フ
ィールドと「セクタ分岐結果」フィールドの両方でサブ
フィールド・インデックスとして使用される。いずれの
ＡＩＣ行内でも、命令は、メモリ内にある「場所シーケ
ンス」ではなく、プログラムの基本ブロックの「実行シ
ーケンス」でメモリからフェッチされ、選択されたＡＩ
Ｃ行のセクタに書き込まれる。行に書き込まれるこのセ
クタ順序は、その行のＦＨＴセット内の最初のＦＨＴ項
目の「セクタ配列」フィールドに反映され、それによっ
て、プログラム内の同じシーケンスの後続の実行を最初
のＦＨＴ項目によって識別することができるようにな
り、それによってそのシーケンスでＩＳＢに迅速に出力
することができる。たとえば、好ましい実施形態では、
ＦＨＴセット内の最初の各ＦＨＴ項目によって、セクタ
出力順序が０、１、２、３として識別される。
【０１０２】次に、動作６０２で、セクタＳ内に分岐命
令が格納されているか否かを判断する。これは、「セク
タ分岐制御ビット」Ｈが、セクタＳに分岐命令が格納さ
れていることを示すＨ＝１に設定されているか否かを調
べることによって行うことができる。１に設定されてい
る場合、次の動作は６０４である。したがって、ビット
Ｈの状態は、現行セクタＳについて分岐命令または非分
岐命令が検出されたか否かを示す。
令が格納されているか否かを判断する。これは、「セク
タ分岐制御ビット」Ｈが、セクタＳに分岐命令が格納さ
れていることを示すＨ＝１に設定されているか否かを調
べることによって行うことができる。１に設定されてい
る場合、次の動作は６０４である。したがって、ビット
Ｈの状態は、現行セクタＳについて分岐命令または非分
岐命令が検出されたか否かを示す。
【０１０３】Ｈが１ではないと判断された場合、Ｈ＝０
であり、セクタＳ内で分岐が検出されなかったことを示
し、動作６０３が行われる。動作６０４でＩＦＡＲ内の
アドレスにカウントＬを加えて新しいＩＦＡＲアドレス
を入手する。
であり、セクタＳ内で分岐が検出されなかったことを示
し、動作６０３が行われる。動作６０４でＩＦＡＲ内の
アドレスにカウントＬを加えて新しいＩＦＡＲアドレス
を入手する。
【０１０４】動作６０６（Ｈ＝０の場合に入る）で、現
行ＦＨＴ項目Ｆ内の「セクタ分岐結果」フィールド内の
Ｓ番目のサブフィールドにアスタリスク（＊）を格納す
る。次に、動作６０７で、カウントＳを１だけ増分して
カウントＳの次の値を得る。好ましい実施形態では、
「セクタ分岐結果」フィールドのサブフィールドにアス
タリスク（＊）が格納され、同じＦＨＴ項目の「セクタ
配列」フィールド内の同じサブフィールド・インデック
スを有する対応するサブフィールド内のセクタ番号によ
って識別されているセクタ内に分岐命令が存在しないこ
とを示す。
行ＦＨＴ項目Ｆ内の「セクタ分岐結果」フィールド内の
Ｓ番目のサブフィールドにアスタリスク（＊）を格納す
る。次に、動作６０７で、カウントＳを１だけ増分して
カウントＳの次の値を得る。好ましい実施形態では、
「セクタ分岐結果」フィールドのサブフィールドにアス
タリスク（＊）が格納され、同じＦＨＴ項目の「セクタ
配列」フィールド内の同じサブフィールド・インデック
スを有する対応するサブフィールド内のセクタ番号によ
って識別されているセクタ内に分岐命令が存在しないこ
とを示す。
【０１０５】Ｈ＝１の場合、動作６０４が行われる。こ
れまでのところ、プロセスはセクタＳ内に分岐命令が存
在することを知っているが、その分岐が成立したか否か
はまだ知らない。これは、次に現行「分岐結果予測ベク
トル」内の現行インデックスＢ位置にあるビットを検査
することによって判断され、このビットはこの同じ分岐
命令の成立状態または不成立状態を表す。インデックス
Ｂにあるビットが１状態の場合、分岐は成立と予測さ
れ、「セクタ分岐結果」フィールドの現行サブフィール
ドＳに１が格納される。次に、ＩＦＡＲがこの分岐成立
命令のターゲット・アドレスに設定される。しかし、イ
ンデックスＢのビットが０状態の場合、分岐は不成立と
予測され、このサブフィールドＳに０が格納されて不成
立条件が示される。その場合、ＩＦＡＲが現行カウント
Ｌだけ増分され、分岐不成立のＡＩＣ行内の次の順次セ
クタから始まる命令のアドレスを得る。
れまでのところ、プロセスはセクタＳ内に分岐命令が存
在することを知っているが、その分岐が成立したか否か
はまだ知らない。これは、次に現行「分岐結果予測ベク
トル」内の現行インデックスＢ位置にあるビットを検査
することによって判断され、このビットはこの同じ分岐
命令の成立状態または不成立状態を表す。インデックス
Ｂにあるビットが１状態の場合、分岐は成立と予測さ
れ、「セクタ分岐結果」フィールドの現行サブフィール
ドＳに１が格納される。次に、ＩＦＡＲがこの分岐成立
命令のターゲット・アドレスに設定される。しかし、イ
ンデックスＢのビットが０状態の場合、分岐は不成立と
予測され、このサブフィールドＳに０が格納されて不成
立条件が示される。その場合、ＩＦＡＲが現行カウント
Ｌだけ増分され、分岐不成立のＡＩＣ行内の次の順次セ
クタから始まる命令のアドレスを得る。
【０１０６】Ｂのビットが使用された後、インデックス
Ｂを１だけ増分して次のベクトル・ビットを位置指定す
る。次に、この行内の次のセクタにアクセスするために
セクタ・カウントＳを１だけ増分する。
Ｂを１だけ増分して次のベクトル・ビットを位置指定す
る。次に、この行内の次のセクタにアクセスするために
セクタ・カウントＳを１だけ増分する。
【０１０７】次の動作６０８で、行内の最後のセクタが
使用されたか否かを判断する。各ＡＩＣ行内には４つの
セクタ（すなわちセクタ０、１、２、３）があるため、
最上位セクタは３であり、最後のセクタが完了した後で
次に高い番号４に増分する。（一般に、ＳＴが各行内の
セクタの合計数である場合に、最後のセクタが使用され
た後ＳがＳＴ＋１に増分されることになる場合、ＳがＳ
Ｔ＋１と等しいか否かが検査される。）
使用されたか否かを判断する。各ＡＩＣ行内には４つの
セクタ（すなわちセクタ０、１、２、３）があるため、
最上位セクタは３であり、最後のセクタが完了した後で
次に高い番号４に増分する。（一般に、ＳＴが各行内の
セクタの合計数である場合に、最後のセクタが使用され
た後ＳがＳＴ＋１に増分されることになる場合、ＳがＳ
Ｔ＋１と等しいか否かが検査される。）
【０１０８】したがって、Ｓが４と等しくない場合、行
内で少なくとも１つのセクタがまだ使用されておらず、
動作６１１が行われ、ＩＦＡＲアドレスが現在アクセス
している「メモリ・ライン」と照合されて、次のセクタ
の命令が含まれているか否かを判断する。Ｓ＝４の場
合、このＡＩＣ行にはそれ以上セクタが残っておらず、
動作６１２が行われる。
内で少なくとも１つのセクタがまだ使用されておらず、
動作６１１が行われ、ＩＦＡＲアドレスが現在アクセス
している「メモリ・ライン」と照合されて、次のセクタ
の命令が含まれているか否かを判断する。Ｓ＝４の場
合、このＡＩＣ行にはそれ以上セクタが残っておらず、
動作６１２が行われる。
【０１０９】動作６１１で、メモリ・ラインに現行ＩＦ
ＡＲアドレスが入っていない場合、そのＩＦＡＲアドレ
スを有する別のメモリ・ラインにアクセスする。次に、
プロセスは図８の（入口Ｃを有する）動作５０６に戻
る。
ＡＲアドレスが入っていない場合、そのＩＦＡＲアドレ
スを有する別のメモリ・ラインにアクセスする。次に、
プロセスは図８の（入口Ｃを有する）動作５０６に戻
る。
【０１１０】動作６１２で、現行ＦＨＴ項目の処理が終
わりになり、ＬＲＵフィールド内のビットが設定され
て、それが最も最近に使用されたＦＨＴ項目であること
が示される。次に、動作６１４で、「最初の」ＦＨＴ項
目内の「次ＩＦＡＲアドレス」フィールドを設定し、そ
の「有効」フィールドも設定して、この項目が現在有効
状態を有し、したがって図５に示すプロセスで使用でき
るようになったことを示し、次に入口（Ｃ）を有する動
作４０３に入る。
わりになり、ＬＲＵフィールド内のビットが設定され
て、それが最も最近に使用されたＦＨＴ項目であること
が示される。次に、動作６１４で、「最初の」ＦＨＴ項
目内の「次ＩＦＡＲアドレス」フィールドを設定し、そ
の「有効」フィールドも設定して、この項目が現在有効
状態を有し、したがって図５に示すプロセスで使用でき
るようになったことを示し、次に入口（Ｃ）を有する動
作４０３に入る。
【０１１１】図５の動作４０６で、ＡＩＣヒットの後に
ＦＨＴミスが発生した場合、図１１および図１２のプロ
セスに入ることによって新しいＦＨＴ項目を生成する必
要がある。
ＦＨＴミスが発生した場合、図１１および図１２のプロ
セスに入ることによって新しいＦＨＴ項目を生成する必
要がある。
【０１１２】図１１の動作７０１で、ＩＦＡＲによって
現在アドレス指定されている命令が入っている現行ＡＩ
Ｃ行に関連づけられたＦＨＴセット内の無効ＦＨＴ項目
を見つける。（関連づけられたＦＨＴセットは、ＦＨＴ
内のインデックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、４
＊Ｒ＋３位置にある。この場合４はＦＨＴセット内の項
目数である。）この無効ＦＨＴ項目は次に処理するＦＨ
Ｔ項目として選択される。ＦＨＴセット内に複数の無効
ＦＨＴ項目が存在する場合、それらのうちのいずれでも
選択することができるが、ここではラウンド・ロビン選
択技法を使用するものとする。ＦＨＴセット内に無効Ｆ
ＨＴ項目が存在しない場合、セット内の有効項目のうち
の最も長期間使用されなかった（ＬＲＵ）項目を選択す
る動作７０２が行われ、それが選択され、無効化され、
その後、新しいＦＨＴ項目として生成されるセット内の
現在選択されている無効ＦＨＴ項目Ｆとして使用され
る。
現在アドレス指定されている命令が入っている現行ＡＩ
Ｃ行に関連づけられたＦＨＴセット内の無効ＦＨＴ項目
を見つける。（関連づけられたＦＨＴセットは、ＦＨＴ
内のインデックス４＊Ｒ、４＊Ｒ＋１、４＊Ｒ＋２、４
＊Ｒ＋３位置にある。この場合４はＦＨＴセット内の項
目数である。）この無効ＦＨＴ項目は次に処理するＦＨ
Ｔ項目として選択される。ＦＨＴセット内に複数の無効
ＦＨＴ項目が存在する場合、それらのうちのいずれでも
選択することができるが、ここではラウンド・ロビン選
択技法を使用するものとする。ＦＨＴセット内に無効Ｆ
ＨＴ項目が存在しない場合、セット内の有効項目のうち
の最も長期間使用されなかった（ＬＲＵ）項目を選択す
る動作７０２が行われ、それが選択され、無効化され、
その後、新しいＦＨＴ項目として生成されるセット内の
現在選択されている無効ＦＨＴ項目Ｆとして使用され
る。
【０１１３】動作７０３で、この無効ＦＨＴ項目を「現
行ＦＨＴ項目Ｆ」として選択する。次に、サブフィール
ド・カウントＣを０に設定して、ＦＨＴ項目内の「セク
タ配列」フィールドと「セクタ分岐結果」フィールド内
の最初のサブフィールドを位置指定する。また、セクタ
・カウントＳも０に設定して、関連づけられたＡＩＣ行
Ｒ内の最初のセクタを位置指定する。
行ＦＨＴ項目Ｆ」として選択する。次に、サブフィール
ド・カウントＣを０に設定して、ＦＨＴ項目内の「セク
タ配列」フィールドと「セクタ分岐結果」フィールド内
の最初のサブフィールドを位置指定する。また、セクタ
・カウントＳも０に設定して、関連づけられたＡＩＣ行
Ｒ内の最初のセクタを位置指定する。
【０１１４】動作７０４で、ＩＦＡＲアドレスをＦＨＴ
項目内の「先頭命令アドレス」フィールドに設定するこ
とによって、選択されたＦＨＴ項目Ｆの生成を続ける。
また、ＦＨＴ項目のＬＲＵフィールドも設定して、この
項目がそのセット内で最も最近に使用されたことを示
す。
項目内の「先頭命令アドレス」フィールドに設定するこ
とによって、選択されたＦＨＴ項目Ｆの生成を続ける。
また、ＦＨＴ項目のＬＲＵフィールドも設定して、この
項目がそのセット内で最も最近に使用されたことを示
す。
【０１１５】次に、動作７０６で、項目内の「セクタ配
列」フィールドのＣ番目のサブフィールドにカウントＳ
を格納する。次の動作７０７で、ＡＩＣ行Ｓ内のセクタ
Ｓを選択し、その命令をＩＳＢに出力し、セクタＳから
の出力命令数のカウントＬを生成する。
列」フィールドのＣ番目のサブフィールドにカウントＳ
を格納する。次の動作７０７で、ＡＩＣ行Ｓ内のセクタ
Ｓを選択し、その命令をＩＳＢに出力し、セクタＳから
の出力命令数のカウントＬを生成する。
【０１１６】動作７０８から始まる、ＦＨＴミス・プロ
セスにおける後続の動作では、ＦＨＴ項目にサブフィー
ルドを格納する。動作７０８、７１１、７１２、および
７１４は、前述の図９の動作６０２、６０３、６０６、
および６０４と同様である。
セスにおける後続の動作では、ＦＨＴ項目にサブフィー
ルドを格納する。動作７０８、７１１、７１２、および
７１４は、前述の図９の動作６０２、６０３、６０６、
および６０４と同様である。
【０１１７】次の動作７０８で、「セクタ分岐制御ビッ
ト」Ｈの状態を検査することによってセクタＳに分岐命
令が格納されているか否かを判断することができる。こ
のビットＨは、現行セクタＳ内の命令がＩＳＢに転送さ
れていたときに分岐命令が検出された場合はＨ＝１に設
定されており、分岐命令が検出されない場合はＨ＝０の
ままである。
ト」Ｈの状態を検査することによってセクタＳに分岐命
令が格納されているか否かを判断することができる。こ
のビットＨは、現行セクタＳ内の命令がＩＳＢに転送さ
れていたときに分岐命令が検出された場合はＨ＝１に設
定されており、分岐命令が検出されない場合はＨ＝０の
ままである。
【０１１８】Ｈ＝０の場合は、セクタＳ内に分岐命令が
検出されなかったことを示し、動作７１１でＩＦＡＲに
カウントＬを追加して新しいＩＦＡＲアドレスを得る。
検出されなかったことを示し、動作７１１でＩＦＡＲに
カウントＬを追加して新しいＩＦＡＲアドレスを得る。
【０１１９】Ｈ＝０の場合、次に動作７１２に入り、現
行ＦＨＴ項目Ｆ内の「セクタ分岐結果」フィールド内の
Ｃ番目のサブフィールドにアスタリスク（＊）を格納す
る。次に、図１３の動作８０１で、カウントＣを１だけ
増分してカウントＣの次の値を得る。好ましい実施形態
では、「セクタ分岐結果」フィールドのサブフィールド
にアスタリスク（＊）を格納して、同じＦＨＴ項目内の
同じサブフィールド・インデックスを有する対応する
「セクタ配列」サブフィールド内のセクタ番号によって
識別されたセクタ内に分岐命令が存在しないことを示
す。
行ＦＨＴ項目Ｆ内の「セクタ分岐結果」フィールド内の
Ｃ番目のサブフィールドにアスタリスク（＊）を格納す
る。次に、図１３の動作８０１で、カウントＣを１だけ
増分してカウントＣの次の値を得る。好ましい実施形態
では、「セクタ分岐結果」フィールドのサブフィールド
にアスタリスク（＊）を格納して、同じＦＨＴ項目内の
同じサブフィールド・インデックスを有する対応する
「セクタ配列」サブフィールド内のセクタ番号によって
識別されたセクタ内に分岐命令が存在しないことを示
す。
【０１２０】Ｈ＝１の場合、動作７１４が行われる。こ
れまでのところ、プロセスはセクタＣ内に分岐命令があ
ることは知っているが、その分岐が成立したかどうかは
まだ知らない。これを、次に、現行「分岐結果予測ベク
トル」内の現行インデックスＢにあるビットの検査によ
って判断し、この予測ビットはその同じ分岐命令の成立
状態と不成立状態のいずれかを示す。インデックスＢの
ビットが１状態の場合、分岐は成立すると予測され、
「セクタ分岐結果」フィールドの現行サブフィールドＣ
に１が格納される。次に、ＩＦＡＲがこの分岐成立命令
のターゲット・アドレスに設定される。しかし、インデ
ックスＢのビットが０状態の場合、分岐は不成立と予測
され、このサブフィールドＣに０が格納されて不成立条
件が示される。次に、ＩＦＡＲが現行カウントＬだけ増
分されて、この不成立分岐のためにＡＩＣ行内の次の順
次セクタから始まる命令のアドレスが得られる。
れまでのところ、プロセスはセクタＣ内に分岐命令があ
ることは知っているが、その分岐が成立したかどうかは
まだ知らない。これを、次に、現行「分岐結果予測ベク
トル」内の現行インデックスＢにあるビットの検査によ
って判断し、この予測ビットはその同じ分岐命令の成立
状態と不成立状態のいずれかを示す。インデックスＢの
ビットが１状態の場合、分岐は成立すると予測され、
「セクタ分岐結果」フィールドの現行サブフィールドＣ
に１が格納される。次に、ＩＦＡＲがこの分岐成立命令
のターゲット・アドレスに設定される。しかし、インデ
ックスＢのビットが０状態の場合、分岐は不成立と予測
され、このサブフィールドＣに０が格納されて不成立条
件が示される。次に、ＩＦＡＲが現行カウントＬだけ増
分されて、この不成立分岐のためにＡＩＣ行内の次の順
次セクタから始まる命令のアドレスが得られる。
【０１２１】Ｂのビットを使用した後、インデックスＢ
を１だけ増分して次のベクトル・ビットを位置指定す
る。次に、図１３の動作８０１で、現行カウントＣを１
だけ増分する。Ｃの値は、ＦＨＴ項目Ｆのフィールド内
のサブフィールドを位置指定する。関連づけられた行Ｒ
内のセクタの左から右の順に基本ブロックが実行順序で
書き込まれたために、ＦＨＴセット内の前に生成された
「最初の」ＦＨＴ項目には、その「セクタ配列」フィー
ルドのサブフィールド内に順次に順序づけされたセクタ
番号（１、２、３など）が入っていることに留意された
い。しかし、「後の」各ＦＨＴ項目は、後のＦＨＴ項目
によって古くなったことによって最初のＦＨＴ項目が無
効化されていない限り、関連づけられた同じ行Ｒの「セ
クタ配列」フィールドで異なるセクタ・シーケンスを有
するように生成されることがある。さらに、「分岐フェ
ッチ・カウント」の現行の設定Ｂは、ＦＨＴ項目によっ
て現行行Ｒの現行セクタＳから出力される基本ブロック
を終わらせる予測分岐命令の「結果予測ベクトル」内の
「成立／不成立」ビットを位置指定する。しかし、ビッ
トＢの現行の設定は、関連づけられた行Ｒ内のどのセク
タに（ある場合）この分岐命令が入っている可能性があ
るかを示さない。
を１だけ増分して次のベクトル・ビットを位置指定す
る。次に、図１３の動作８０１で、現行カウントＣを１
だけ増分する。Ｃの値は、ＦＨＴ項目Ｆのフィールド内
のサブフィールドを位置指定する。関連づけられた行Ｒ
内のセクタの左から右の順に基本ブロックが実行順序で
書き込まれたために、ＦＨＴセット内の前に生成された
「最初の」ＦＨＴ項目には、その「セクタ配列」フィー
ルドのサブフィールド内に順次に順序づけされたセクタ
番号（１、２、３など）が入っていることに留意された
い。しかし、「後の」各ＦＨＴ項目は、後のＦＨＴ項目
によって古くなったことによって最初のＦＨＴ項目が無
効化されていない限り、関連づけられた同じ行Ｒの「セ
クタ配列」フィールドで異なるセクタ・シーケンスを有
するように生成されることがある。さらに、「分岐フェ
ッチ・カウント」の現行の設定Ｂは、ＦＨＴ項目によっ
て現行行Ｒの現行セクタＳから出力される基本ブロック
を終わらせる予測分岐命令の「結果予測ベクトル」内の
「成立／不成立」ビットを位置指定する。しかし、ビッ
トＢの現行の設定は、関連づけられた行Ｒ内のどのセク
タに（ある場合）この分岐命令が入っている可能性があ
るかを示さない。
【０１２２】次に、「セクタ配列」フィールドと「セク
タ分岐結果」フィールド内の次のＣ番目のサブフィール
ドを、増分されたＣ値を使用して、現在選択されている
ＦＨＴ項目Ｆ内のこれらの各フィールド内の次のサブフ
ィールドを位置指定するように準備することになる。た
だしこれは、４つのセクタすべてを、このＦＨＴ項目Ｆ
のセクタの出力シーケンスになっているかどうかについ
て検査し終わっていることを条件とする。したがって、
Ｃの現行値を検査してＣの許容最大数値を超えたかどう
か調べる。この最大値は、Ｃの最初の値がゼロであるた
め３である。次に、ステップ８０２で、Ｃを４と比較す
る。Ｃが４に等しい場合、現行ＡＩＣ行Ｒ内のすべての
セクタを調べ終わっており、動作８０４を行う。しかし
Ｃが４に等しくない場合、現行ＡＩＣ行Ｒ内に調べるべ
きセクタが他に少なくとも１つ残っており、動作８０３
を行う。
タ分岐結果」フィールド内の次のＣ番目のサブフィール
ドを、増分されたＣ値を使用して、現在選択されている
ＦＨＴ項目Ｆ内のこれらの各フィールド内の次のサブフ
ィールドを位置指定するように準備することになる。た
だしこれは、４つのセクタすべてを、このＦＨＴ項目Ｆ
のセクタの出力シーケンスになっているかどうかについ
て検査し終わっていることを条件とする。したがって、
Ｃの現行値を検査してＣの許容最大数値を超えたかどう
か調べる。この最大値は、Ｃの最初の値がゼロであるた
め３である。次に、ステップ８０２で、Ｃを４と比較す
る。Ｃが４に等しい場合、現行ＡＩＣ行Ｒ内のすべての
セクタを調べ終わっており、動作８０４を行う。しかし
Ｃが４に等しくない場合、現行ＡＩＣ行Ｒ内に調べるべ
きセクタが他に少なくとも１つ残っており、動作８０３
を行う。
【０１２３】すべてのセクタを調べ終わった場合、次に
動作８０３を行う。動作８０３では、ＡＩＣディレクト
リ項目Ｒにアクセスして、そのディレクトリ項目に現行
ＩＦＡＲアドレスを有する「セクタ先頭アドレス」フィ
ールドがあるかどうかを調べる。ディレクトリ項目フィ
ールドのいずれかがＩＦＡＲアドレスと等しい場合、そ
の「セクタ先頭アドレス」フィールドのセクタ番号は、
関連づけられた行Ｒ内に見つかる命令の実行可能シーケ
ンスの次のセクタのＳ値を示す。
動作８０３を行う。動作８０３では、ＡＩＣディレクト
リ項目Ｒにアクセスして、そのディレクトリ項目に現行
ＩＦＡＲアドレスを有する「セクタ先頭アドレス」フィ
ールドがあるかどうかを調べる。ディレクトリ項目フィ
ールドのいずれかがＩＦＡＲアドレスと等しい場合、そ
の「セクタ先頭アドレス」フィールドのセクタ番号は、
関連づけられた行Ｒ内に見つかる命令の実行可能シーケ
ンスの次のセクタのＳ値を示す。
【０１２４】見つかった場合、動作８０７で、セクタ・
カウントＳをステップ８０３で見つかったＳの値に設定
し、図１１の動作７０６を行って、このＳ値を選択され
たＦＨＴ項目Ｆの「セクタ配列」フィールド内のＣ番目
のインデックスにある現行サブフィールドに設定し、以
下、図１１および図１２の各動作について前述したのと
同様の操作を行う。
カウントＳをステップ８０３で見つかったＳの値に設定
し、図１１の動作７０６を行って、このＳ値を選択され
たＦＨＴ項目Ｆの「セクタ配列」フィールド内のＣ番目
のインデックスにある現行サブフィールドに設定し、以
下、図１１および図１２の各動作について前述したのと
同様の操作を行う。
【０１２５】動作８０３で、一致する「セクタ先頭アド
レス」フィールドが見つからなかった場合、動作８０６
を行い、ＦＨＴ項目Ｆの「セクタ配列」フィールドの現
行のＣ番目のサブフィールドに０を格納し、「セクタ分
岐結果」フィールド内のＣ番目のサブフィールドにアス
タリスク＊を格納する。次に、動作８０８でＣを１だけ
増分し、次に、増分されたＣを動作８０９で検査して、
最後のサブフィールドＣが生成されたかどうかを判断す
る。生成されていない場合、残りのサブフィールドをア
スタリスク＊で埋めて、それらのサブフィールドがいか
なる動作も行わないことを示す。これは、動作８０６に
戻って、アスタリスクを埋め込むことによって行い、こ
れをステップ８０９ですべてのサブフィールドが処理さ
れたと判断されるまで続けた後、プロセスは動作８１１
に進む。
レス」フィールドが見つからなかった場合、動作８０６
を行い、ＦＨＴ項目Ｆの「セクタ配列」フィールドの現
行のＣ番目のサブフィールドに０を格納し、「セクタ分
岐結果」フィールド内のＣ番目のサブフィールドにアス
タリスク＊を格納する。次に、動作８０８でＣを１だけ
増分し、次に、増分されたＣを動作８０９で検査して、
最後のサブフィールドＣが生成されたかどうかを判断す
る。生成されていない場合、残りのサブフィールドをア
スタリスク＊で埋めて、それらのサブフィールドがいか
なる動作も行わないことを示す。これは、動作８０６に
戻って、アスタリスクを埋め込むことによって行い、こ
れをステップ８０９ですべてのサブフィールドが処理さ
れたと判断されるまで続けた後、プロセスは動作８１１
に進む。
【０１２６】動作８１１で、有効ビット・フィールドを
１に設定して、現行ＦＨＴ項目Ｆの有効状態を示す。ま
た、ＩＦＡＲも、現行ＦＨＴ項目Ｆ内の「次ＩＦＡＲア
ドレス」フィールドに入っている現行ＩＦＡＲアドレス
によって位置指定されている次の命令のアドレスに設定
し、それによって、いずれかのＡＩＣ行に次に実行する
命令（現在ＩＦＡＲによってアドレス指定されている）
が含まれている場合に次のＡＩＣ行を見つけることがで
きるようにする。
１に設定して、現行ＦＨＴ項目Ｆの有効状態を示す。ま
た、ＩＦＡＲも、現行ＦＨＴ項目Ｆ内の「次ＩＦＡＲア
ドレス」フィールドに入っている現行ＩＦＡＲアドレス
によって位置指定されている次の命令のアドレスに設定
し、それによって、いずれかのＡＩＣ行に次に実行する
命令（現在ＩＦＡＲによってアドレス指定されている）
が含まれている場合に次のＡＩＣ行を見つけることがで
きるようにする。
【０１２７】ＦＨＴ項目の生成はこれで完了し、現行フ
ェッチ・サイクルが完了する。次に、プロセスは図５の
動作４０３に戻り、次のフェッチ・サイクルを開始す
る。プログラム中で次に実行する命令はＩＦＡＲにあ
る。
ェッチ・サイクルが完了する。次に、プロセスは図５の
動作４０３に戻り、次のフェッチ・サイクルを開始す
る。プログラム中で次に実行する命令はＩＦＡＲにあ
る。
【０１２８】いずれのＦＨＴセットでもすべてのＦＨＴ
項目内の「セクタ配列」サブフィールドが同じ先頭セク
タ、すなわちセクタ０を有するため、上述の実施形態に
は順序づけの制約がある。したがって、いずれのセット
内でもすべてのＦＨＴ項目が、その「セクタ配列」フィ
ールドおよび「セクタ分岐結果」フィールド内の先頭サ
ブフィールド（すなわちＣ＝０の場合）に同じＩＦＡＲ
アドレスを使用して同じ先頭セクタを識別するが、任意
のセット内のこれらのＦＨＴ項目は、先頭サブフィール
ドの後の他のサブフィールドを指定する際に（すなわ
ち、サブフィールド１、２、および３についてそれぞれ
Ｃ＝１、２、または３の場合）、順序づけに完全な柔軟
性がある。
項目内の「セクタ配列」サブフィールドが同じ先頭セク
タ、すなわちセクタ０を有するため、上述の実施形態に
は順序づけの制約がある。したがって、いずれのセット
内でもすべてのＦＨＴ項目が、その「セクタ配列」フィ
ールドおよび「セクタ分岐結果」フィールド内の先頭サ
ブフィールド（すなわちＣ＝０の場合）に同じＩＦＡＲ
アドレスを使用して同じ先頭セクタを識別するが、任意
のセット内のこれらのＦＨＴ項目は、先頭サブフィール
ドの後の他のサブフィールドを指定する際に（すなわ
ち、サブフィールド１、２、および３についてそれぞれ
Ｃ＝１、２、または３の場合）、順序づけに完全な柔軟
性がある。
【０１２９】しかし、完全な順序づけの柔軟性は、好ま
しい実施形態で示したＡＩＣ行ディレクトリの代わり
に、またはそれに加えて、セクタ・ディレクトリ（図示
せず）を使用する異なる実施形態によって得られる。こ
のようなセクタ・ディレクトリには、好ましくはアドレ
ス順に格納されたすべての「セクタＳ先頭アドレス」フ
ィールド（ＡＩＣディレクトリ内のすべての行について
示す）が含まれる。セクタ・ディレクトリ内の各アドレ
スは、ＡＩＣ内の関連づけられたセクタの記憶域である
引数を有する。ＩＦＡＲアドレスは、セクタ・ディレク
トリの「セクタＳ先頭アドレス」フィールドを探索し、
等しい条件があればＩＦＡＲヒットになり、関連づけら
れたＡＩＣ記憶位置を使用してそれをアウトゲートす
る。
しい実施形態で示したＡＩＣ行ディレクトリの代わり
に、またはそれに加えて、セクタ・ディレクトリ（図示
せず）を使用する異なる実施形態によって得られる。こ
のようなセクタ・ディレクトリには、好ましくはアドレ
ス順に格納されたすべての「セクタＳ先頭アドレス」フ
ィールド（ＡＩＣディレクトリ内のすべての行について
示す）が含まれる。セクタ・ディレクトリ内の各アドレ
スは、ＡＩＣ内の関連づけられたセクタの記憶域である
引数を有する。ＩＦＡＲアドレスは、セクタ・ディレク
トリの「セクタＳ先頭アドレス」フィールドを探索し、
等しい条件があればＩＦＡＲヒットになり、関連づけら
れたＡＩＣ記憶位置を使用してそれをアウトゲートす
る。
【０１３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【０１３１】（１）プログラム中の分岐命令および結果
の分岐ターゲット命令の実行によって生じる時間損失を
低減するプロセッサ装置であって、前記プロセッサ装置
による実行のためにメモリ内の非順次記憶場所からフェ
ッチされた命令ブロックのグループを受け取って格納す
る命令キャッシュ（Ｉキャッシュ）と、前記命令が前記
プログラムの前の実行中またはコンパイル中に分岐履歴
を入手したときに前記プログラム内でフェッチするため
にアドレス指定されている命令の直後の複数の分岐命令
の分岐結果を予測する分岐命令予測ユニット（予測ユニ
ット）と、前記Ｉキャッシュに格納された命令ブロック
の実行履歴シーケンスを記録するＦＨＴ項目を含むフェ
ッチ履歴テーブル（ＦＨＴ）と、前記ＦＨＴ項目のうち
の１つのＦＨＴ項目の制御下で前記命令ブロックを前記
Ｉキャッシュから実行要素に出力し、前記実行要素によ
る実行のために前記記録された履歴シーケンスで前記命
令ブロックを供給するゲートとを含むプロセッサ装置。 （２）前記プログラムの実行中に前記予測ユニットへの
命令アドレスの入力に応答して、前記予測ユニットによ
って提供される分岐結果予測ベクトルと、前記分岐結果
予測ベクトルの少なくとも一部と一致する分岐結果フィ
ールドを含む有効ＦＨＴ項目を選択するＦＨＴ項目選択
および始動コントロールと、前記ＦＨＴ項目選択および
始動コントロールに応答して、前記ＦＨＴ項目に記録さ
れた前記履歴シーケンスで前記Ｉキャッシュから命令を
受け取る命令順序づけバッファとをさらに含む、上記
（１）に記載のＦＨＴを使用するプロセッサ装置。 （３）前記ＦＨＴ項目内の前記履歴シーケンスで示され
たすべてのブロックが前記命令順序づけバッファに出力
された時点を判断して前記プログラムの現行フェッチ・
サイクルを終了させるフェッチ・サイクル完了コントロ
ールと、前記プロセッサ装置の次のフェッチ・サイクル
を開始するための次の予測を行うために前記ＦＨＴ項目
の前記履歴シーケンスによって示された最後の分岐命令
のターゲット・アドレスを受け取る前記予測ユニットと
をさらに含む、上記（２）に記載のＦＨＴを使用するプ
ロセッサ装置。 （４）前記Ｉキャッシュに格納されたブロックのそれぞ
れのグループに関連づけられ、前記グループ内の前記ブ
ロックの実行の特定の履歴シーケンスを示す前記ＦＨＴ
内の各ＦＨＴ項目をさらに含む、上記（３）に記載のＦ
ＨＴを使用するプロセッサ装置。 （５）前記Ｉキャッシュに格納されたブロックのそれぞ
れのグループに関連づけられた前記ＦＨＴ内の複数のＦ
ＨＴ項目のセットと、前記それぞれのグループ内の前記
ブロックの実行の異なる履歴シーケンスを示す前記セッ
ト内の各ＦＨＴ項目とをさらに含む、上記（４）に記載
のＦＨＴを使用するプロセッサ装置。 （６）前記グループの前記ブロックが前記Ｉキャッシュ
に格納されるときにグループ内の前記ブロックの実行の
シーケンスを記録する前記セット内の第１のＦＨＴ項目
と、ブロックの前記グループが前記Ｉキャッシュに書き
込まれた後で行われる前記プログラム中の前記ブロック
の実行の異なる履歴シーケンスを記録する前記グループ
内の他の各ＦＨＴ項目とをさらに含む、上記（５）に記
載のＦＨＴを使用するプロセッサ装置。 （７）前記ＦＨＴ項目内の前記履歴シーケンスを記録す
るために各ＦＨＴ項目内に設けられたブロック・シーケ
ンス・フィールドをさらに含む、上記（１）に記載のＦ
ＨＴを使用するプロセッサ装置。 （８）前記Ｉキャッシュ内に構成され、各セクタが、前
記プログラムの全部または一部を含むメモリまたはバッ
ファから受け取ったシーケンスで命令を格納する固定数
の記憶位置を含むセクタを含み、各セクタが前記プログ
ラム内の命令の基本ブロックの全部または一部を記憶す
る容量を有し、各基本ブロックが、前記Ｉキャッシュに
格納されるときにセクタ内の先頭記憶場所から始まり、
前記基本ブロックが同じセクタ内または別のセクタ内の
記憶場所で終わり、前記Ｉキャッシュ内に格納されてい
る基本ブロックが１つまたは複数のセクタ内の任意の数
の命令位置を占有し、そのうち、各基本ブロックがセク
タの少なくとも最初の命令位置を占有し、それによって
前記Ｉキャッシュに格納された各基本ブロックがセクタ
の所定の側に位置合わせされる各セクタと、セクタ内の
各未占有命令位置に格納されるノー・オペレーション・
コード（ｎｏｐ）であって、それによって前記Ｉキャッ
シュが位置合わせ命令キャッシュ（ＡＩＣ）として構成
されるノー・オペレーション・コード（ｎｏｐ）とをさ
らに含む、上記（１）に記載のＦＨＴを使用するプロセ
ッサ装置。 （９）複数の行として構成された前記Ｉキャッシュであ
って、各行が複数の前記セクタを含み、各セクタに前記
プログラムの１つの基本ブロックのみの命令が格納さ
れ、前記Ｉキャッシュに格納された各基本ブロックがセ
クタ内のセクタ位置合わせ記憶場所から始まり、前記基
本ブロックが前記セクタを超える場合、前記基本ブロッ
クの終わりに達するまで前記基本ブロックを各セクタ内
まで続けさせるが、前記基本ブロックが前記行の終わり
を超えて続く必要がある場合は、前記行を超える最初の
命令の命令アドレスを使用して別の行を位置指定し、前
記基本ブロックが前記Ｉキャッシュ内のいずれかのセク
タ内で終わるまで前記基本ブロックを前記別の行の最初
のセクタおよび必要な連続したセクタ内に続ける前記Ｉ
キャッシュと、最後の基本ブロックの終わりに分岐成立
命令がある場合はターゲット分岐命令を使用してアクセ
スされる前記Ｉキャッシュ内の次のセクタであるが、前
記次のセクタは、最後の基本ブロックの終わりに分岐不
成立命令があるかまたは現行基本ブロックのためにアク
セスされた最後のセクタに分岐命令がない場合は次に続
くセクタ場所にあるセクタである次のセクタと、所定数
のセクタ内に前記プログラムの命令の実行シーケンスを
含む前記Ｉキャッシュ内のセクタのシーケンスを示す各
ＦＨＴ項目内に格納されたセクタ配列情報と、セクタ・
アドレス・フィールドを有するディレクトリ項目を含む
Ｉキャッシュ・ディレクトリであって、前記セクタ・ア
ドレス・フィールドに前記Ｉキャッシュ内の前記セクタ
がそれぞれ関連づけられ、各セクタ・アドレス・フィー
ルドが前記関連づけられたセクタ内に格納されたいずれ
かの最初の命令のアドレスを受け入れ、前記セクタ・ア
ドレス・フィールドが前記ディレクトリ内に見つかった
場合は前記関連づけられたセクタに前記Ｉキャッシュ内
の前記命令が含まれているため、前記Ｉキャッシュ・デ
ィレクトリ内のいずれかのセクタ・アドレス・フィール
に前記プログラム命令アドレスが含まれているか否かを
判断することによって、後で使用されるプログラム命令
アドレスが前記アドレスを有する前記命令を含むいずれ
かのセクタを位置指定することができるようにするＩキ
ャッシュ・ディレクトリとをさらに含む、上記（１）に
記載のＦＨＴを使用するプロセッサ装置。 （１０）同じＦＨＴ項目の前記セクタ配列情報で示され
た各セクタの前記分岐結果として「分岐成立」または
「分岐不成立」または「セクタ内に分岐命令なし」のう
ちのいずれか１つを示す各ＦＨＴ項目内に格納されたセ
クタ分岐結果情報をさらに含む、上記（９）に記載のＦ
ＨＴを使用するプロセッサ装置。 （１１）前記予測ベクトルに現行プログラム実行アドレ
ス（プログラム・アドレス）の直後の前記プログラム中
の基本ブロックのシーケンスの分岐結果予測を表す状態
を有するビットが含まれている前記プログラム・アドレ
スにある予測分岐結果ベクトル（予測ベクトル）を生成
する前記予測ユニットと、前記予測ベクトルに分岐命令
を含まないセクタに関する情報が含まれていない場合
に、検出操作に前記「セクタ内分岐命令なし」の結果標
識を無視させることによって前記予測ベクトルの少なく
とも最初の部分が前記ＦＨＴ内のＦＨＴ項目内の前記セ
クタ分岐結果情報と等しいか否かを検出する論理回路
と、前記論理回路が前記ＦＨＴ項目内の前記セクタ分岐
結果情報に等しいものを検出した場合に、前記ＦＨＴ項
目内の前記セクタ配列情報によって示されたシーケンス
内の前記ＦＨＴ項目の前記セクタ配列情報で識別されて
いる各セクタから前記命令を受け取る前記実行要素とを
さらに含む、上記（１０）に記載のＦＨＴを使用するプ
ロセッサ装置。 （１２）前記ＦＨＴ項目で順次に示された前記セクタか
ら前記命令を受け取り、前記命令を受け取った順序で前
記実行ユニットに転送する命令順序づけバッファをさら
に含む、上記（１１）に記載のＦＨＴを使用するプロセ
ッサ装置。 （１３）前記ＦＨＴ内の各ＦＨＴ項目内の同じフィール
ドに格納された前記セクタ配列情報と前記セクタ分岐結
果情報とをさらに含む、上記（１１）に記載のＦＨＴを
使用するプロセッサ装置。 （１４）前記ＦＨＴ内の各ＦＨＴ項目内の異なるフィー
ルドに格納された前記セクタ配列情報と前記セクタ分岐
結果情報とをさらに含む、上記（１２）に記載のＦＨＴ
を使用するプロセッサ装置。 （１５）前記Ｉキャッシュ内の命令を含むセクタのグル
ープの履歴シーケンスを格納する各ＦＨＴ項目内のセク
タ配列フィールドと、前記ＦＨＴ項目内の前記セクタ配
列フィールドで示された各ブロックについて成立または
不成立の条件を含む結果を記録する各ＦＨＴ項目内に設
けられた分岐結果フィールドとをさらに含む、上記
（１）に記載のＦＨＴを使用するプロセッサ装置。 （１６）各行が所定数のセクタを含み、各行が前記Ｉキ
ャッシュ内の固有の場所を有する、前記Ｉキャッシュを
構成する複数のＩキャッシュ行と、ＦＨＴセット内の各
ＦＨＴ項目が前記Ｉキャッシュ内の関連づけられたＩキ
ャッシュ行の場所によって決定する前記ＦＨＴ内の場所
を有する、前記ＦＨＴ内に固有に配置されたＦＨＴ項目
の複数のＦＨＴセットとをさらに含む、上記（１２）に
記載のＦＨＴを使用するプロセッサ装置。 （１７）各ＦＨＴセット内に設けられた所定セット数の
ＦＨＴ項目と、前記所定セット数と前記Ｉキャッシュ内
の関連づけられたＩキャッシュ行のインデックスとによ
って計算される前記ＦＨＴ内の各ＦＨＴセットのインデ
ックスとをさらに含む、上記（１６）に記載のＦＨＴを
使用するプロセッサ装置。 （１８）前記ＦＨＴ内の各ＦＨＴ項目内に構成され、前
記ＦＨＴ項目が前記Ｉキャッシュを制御するために使用
可能であることを示す有効フィールドと、各ＦＨＴ項目
内に構成され、前記セット内のどの項目が最長期間不使
用（ＬＲＵ）であり、次の置換候補であるかを示す置換
フィールドとをさらに含む、上記（１７）に記載のＦＨ
Ｔを使用するプロセッサ装置。 （１９）前記関連づけられたＦＨＴ項目内の前記シーケ
ンス情報によって示された前記実行シーケンスで最初に
出力すべき前記関連づけられたＡＩＣ行のセクタ内の最
初の命令のアドレスを示す、各有効ＦＨＴ項目内の先頭
命令フィールドをさらに含む、上記（１８）に記載のＦ
ＨＴを使用するプロセッサ装置。 （２０）前記ＦＨＴ項目内で示された前記セクタ・シー
ケンス内の最後の命令の後に続くべき（前記プログラム
実行シーケンス中の）命令のアドレスを示す、各有効Ｆ
ＨＴ項目内の次命令アドレス・フィールドをさらに含
む、上記（１９）に記載のＦＨＴを使用するプロセッサ
装置。 （２１）プログラムの前の実行の実行履歴を使用して、
コンピュータ・システム内に記憶されたプログラムの複
数の基本ブロックから入手した命令の実行のために即時
に順序づけするプロセッサ方法であって、各フェッチ・
サイクルが前記プログラムの最大「ｍ」個の複数の基本
ブロックに含まれる命令を実行のために順序づけするこ
とができる、フェッチ・サイクルを使用して実行のため
に前記プログラムの命令を順序づけするステップと、入
口アドレスとターゲット・アドレスがそれぞれフェッチ
・サイクルのサイクル開始アドレスであり、最初はプロ
グラム内の入口アドレスでありその後は前のフェッチ・
サイクル中の最後の分岐命令から入手したターゲット・
アドレスである命令アドレスを使用して、プログラム実
行が完了するまで各フェッチ・サイクルを開始するステ
ップと、予測ベクトルが状態ビットのストリングを含
み、各状態ビットが前記プログラム実行シーケンス内で
次に発生すると予測された「ｍ」個の分岐命令の各分岐
命令の成立状態または不成立状態を示す、前記開始アド
レスを使用して各フェッチ・サイクルの最初に予測ベク
トルを入手するステップと、位置合わせＩキャッシュ
（ＡＩＣ）ディレクトリ内で前記サイクル開始アドレス
を探索し、（関連づけられたＡＩＣ内の）いずれかのＡ
ＩＣ行が前記サイクル開始アドレスを有する命令を含む
か否かを判断し、ＡＩＣ行内のＡＩＣセクタ内に前記命
令が見つかった場合はＡＩＣヒットを示すが、前記ＡＩ
Ｃ内に前記命令が見つからない場合はＡＩＣミスを示す
ステップと、ＡＩＣヒットが示された場合、見つかった
前記ＡＩＣ行に関連づけられたＦＨＴ内のＦＨＴ項目の
フェッチ履歴テーブル（ＦＨＴ）セットを探し出すステ
ップと、前記予測ベクトルを前記探し出したＦＨＴセッ
トのＦＨＴ項目内の「セクタ分岐結果」情報と比較し、
ＦＨＴヒットを有する前記ＦＨＴセット内のいずれかの
ＦＨＴ項目を選択し、前記セット内のいずれのＦＨＴ項
目にもＦＨＴヒットがない場合にはＦＨＴミスが発生す
るステップと、ＦＨＴヒットが発生した場合、前記ＦＨ
Ｔ項目の「セクタ配列」情報で示されたシーケンスで前
記セクタの出力を制御することによって、前記ＦＨＴ項
目内の前記「セクタ配列」情報で示されたＡＩＣセクタ
内の命令を実行のために出力するステップとを含むプロ
セッサ方法。 （２２）各ＡＩＣ行が所定数のセクタを含み、各セクタ
が所定数の命令記憶位置を有し、ＡＩＣミスが発生した
場合、前記サイクル開始アドレスを使用して前記ＡＩＣ
ディレクトリ内で前記ＡＩＣ行に関連づけられたディレ
クトリ項目を選択するステップと、前記ＦＨＴ内で選択
された前記ＡＩＣ行に関連づけられたＦＨＴ項目を選択
するステップと、将来の使用のための選択された前記Ａ
ＩＣ行と選択された前記ＦＨＴ項目のセットアップに備
えて、選択された前記ＡＩＣ行を無効化し、選択された
前記ＦＨＴ項目を無効化するステップと、前記コンピュ
ータ・システムの記憶階層内の前記フェッチ・サイクル
開始アドレスにある命令を含むメモリ・ラインを探し出
すステップと、前記メモリ・ライン内の前記サイクル開
始アドレスにある命令のフェッチを開始し、前記フェッ
チされた命令を、前記セクタの位置合わせ命令位置から
始まって前記行内の最初のセクタ内にコピーし、分岐命
令が検出されるか、前記ＡＩＣ行の終わりに達するか、
または前記メモリ・ラインの終わりに達するかいずれか
のうち最も早いものに達したときに前記フェッチおよび
コピーを終了し、必要な場合には前記ＡＩＣ行内の連続
したセクタ内のフェッチおよびコピーを継続すると同時
に、前記フェッチおよびコピーが進むにつれて前記プロ
グラム命令アドレスを更新し、前記行内にコピーされた
最初の基本ブロックが前記行のいずれかのセクタ内で終
わるステップと、前記命令がフェッチされコピーされる
につれて前記命令を実行のために出力するステップと、
前記行内の前記最初のセクタを位置指定するために前記
ＡＩＣディレクトリ項目内の「セクタ先頭アドレス」に
前記サイクル開始アドレスを格納し、選択された前記Ｆ
ＨＴ項目内の「セクタ配列」フィールド内の最初のセク
タ位置に先頭セクタ標識を格納し、選択されたＡＩＣデ
ィレクトリ項目内のセクタＳ先頭アドレス・フィールド
に、各対応するセクタ内の最初の命令の前記プログラム
・アドレスを格納するステップと、フェッチされた命令
を受け入れる各セクタ内に分岐命令がないか検査し、フ
ェッチされた命令を受け入れる各セクタの選択された前
記ＦＨＴ項目のセクタ配列フィールドにセクタ識別子を
格納し、前記ＦＨＴ項目内のセクタ分岐結果フィールド
の対応する各セクタ位置にフェッチされた各セクタのセ
クタ結果標識を格納するステップであって、各セクタ結
果標識が、対応する各セクタに非分岐命令、分岐成立命
令、または分岐不成立命令のいずれがあるかを示すステ
ップと、前記ＡＩＣ行内のすべてのＡＩＣセクタに受け
取られたフェッチ命令があるか否かを検査して、選択さ
れた前記ＡＩＣ行内に処理すべきセクタが残っていない
か否かを判断し、ある場合は次に使用可能なセクタを選
択し、前記セクタを現行セクタにするステップと、前記
現行プログラム命令アドレスを更新する（選択された前
記ＡＩＣ行内の最後にコピーされた分岐命令のターゲッ
ト・アドレスか、または前記コピーが前記行の終わりに
達した場合は前記更新されたプログラム命令アドレスが
前記行にコピーされた命令の数だけ増分される）ステッ
プと、別のセクタが存在する場合、現行プログラム命令
アドレスにある命令を含む前記メモリ・ラインを見つ
け、前記現行プログラム・アドレスにある前記メモリ・
ラインから命令のフェッチを開始し、前記セクタ内の位
置合わせ命令位置から始めて実行のためにフェッチされ
た前記命令の現在選択されているＡＩＣセクタ内へのコ
ピーを開始し、分岐命令が検出されるか、ＡＩＣ行の終
わりに達するか、またはメモリ・ラインの終わりに達す
るか、いずれか最も早いものが発生したときに前記フェ
ッチおよびコピーを終了し、必要な場合には前記フェッ
チおよびコピーを進めるにつれて前記プログラム命令ア
ドレスを更新しながら、選択された前記ＡＩＣ行のすべ
てのセクタの中に命令がコピーされるまで前記ＡＩＣ行
内の連続したセクタ内でフェッチおよびコピーを続ける
ステップと、前記ＡＩＣディレクトリ項目内の前記セク
タの「セクタ先頭アドレス」に前記開始プログラム・ア
ドレスを格納するステップと、前記ＦＨＴ項目内の前記
「セクタ配列」フィールド内の対応するセクタ・サブフ
ィールドに次の各セクタのセクタ識別子を格納するステ
ップと、コピーされたいずれかの命令を受け取る次の各
セクタ内に分岐命令がないか検査し、前記ＦＨＴ項目内
のセクタ分岐結果フィールドの対応する各セクタ位置
に、コピーされた各セクタのセクタ結果標識を格納する
ステップであって、各セクタ結果標識が、対応する各セ
クタに非分岐命令、分岐成立命令、または分岐不成立命
令のいずれがあるかを示すステップと、前記ＡＩＣ行内
のすべてのＡＩＣセクタがコピーされた命令を受け取っ
たか否か検査して、選択された前記ＡＩＣ行にすべての
セクタがコピーされたか否かを判断し、次に、選択され
た前記ＦＨＴ項目内の置換フィールドを最長期間不使用
状態に設定するステップと、選択された前記ＦＨＴ項目
内の「次プログラム・アドレス」フィールドを現行プロ
グラム・アドレスに設定し、選択された前記ＦＨＴ項目
内の有効フィールドを有効状態に設定するステップとを
さらに含む、上記（２１）に記載のプログラムの複数の
基本ブロックから入手した命令を実行のために即時に順
序づけするプロセッサ方法。 （２３）前記方法を実行するプロセッサの実行パイプラ
インに前記命令を供給する命令順序づけバッファに出力
することによって実行のための出力を行うステップをさ
らに含む、上記（２２）に記載のプログラムの複数の基
本ブロックから入手した命令を実行のために即時に順序
づけするプロセッサ方法。 （２４）ＡＩＣヒットが発生したときにＦＨＴミスが発
生した場合、前記ＦＨＴセット内の無効なＦＨＴ項目を
選択し、サブフィールド・インデックスＣを現行サブフ
ィールドＣを位置指定するように０に設定し、セクタ・
インデックスＳを現行セクタＳを位置指定するように０
に設定し、ベクトル・ビット・インデックスＢを現行ベ
クトル・ビットを位置指定するように０に設定するステ
ップと、前記現行プログラム・アドレスを選択された前
記ＦＨＴ項目内の「先頭命令フィールド」内に設定する
ステップと、選択された前記ＦＨＴ項目内の置換フィー
ルドを指示された最も最近に使用された状態に合わせて
調整するステップと、将来の使用のための前記ＦＨＴ項
目のセットアップに備えて、選択された前記ＦＨＴ項目
内の「セクタ配列」フィールド内のサブフィールドにＳ
を格納するステップと、選択された前記ＡＩＣ行の前記
セクタＳ内に含まれたすべての命令を実行のために出力
するステップと、分岐命令セクタＳがないか検査し、セ
クタＳ内に分岐命令が存在しない場合は、選択された前
記ＦＨＴ項目のサブフィールドＣに「無命令」コードを
格納し、前記プログラム命令アドレスを実行のためにセ
クタＳから出力された命令の数だけ増分するステップ
と、セクタＳ内に分岐命令が検出された場合は、前記予
測ベクトル内の現行ビットＢが成立状態か不成立状態か
を検査し、成立状態が見つかった場合は、選択された前
記ＦＨＴ項目内の「セクタ分岐結果」フィールドのサブ
フィールドＣに成立標識を格納し、前記プログラム命令
アドレスをセクタＳ内で検出された前記分岐命令のター
ゲット・アドレスに設定するが、不成立状態が見つかっ
た場合は、選択された前記ＦＨＴ項目内の前記「セクタ
分岐結果」フィールドのサブフィールドＣに不成立標識
を格納し、前記プログラム命令アドレスを実行のために
セクタＳから出力された命令の数だけ増分するステップ
と、サブフィールドＣを１だけ増分して新しい現行サブ
フィールドＣを入手し、増分された前記値を検査して前
記ＡＩＣ行内のすべてのセクタが処理されたことを示し
ているか否かを判断し、すべてのセクタが処理された場
合は、選択された前記ＦＨＴ項目内の有効フィールドを
有効状態に設定し、現行プログラム命令アドレスを選択
された前記ＦＨＴ項目内の「次プログラム命令アドレ
ス」フィールドから入手した新しい値に設定するステッ
プと、次に、前記プログラム命令アドレスの新しい前記
値を使用して次のフェッチ・サイクルを開始するステッ
プと、サブフィールドＣの増分された前記値の前記検査
が、すべてのＡＩＣセクタが処理されていないことを示
した場合、選択された前記ＡＩＣディレクトリ項目にア
クセスするステップと、選択された前記ＡＩＣディレク
トリ項目内の「セクタ先頭アドレス」フィールドを探索
して現行プログラム命令アドレスと一致するフィールド
がないか調べ、前記フィールドのいずれかが一致する場
合はセクタ・ヒットが発生し、一致するフィールドが、
処理を必要として選択されたＡＩＣセクタになる対応す
るＡＩＣセクタ（選択された前記ＡＩＣ行内のいずれの
セクタの場所にあってもよい）を識別し、次に、新たに
選択された前記ＡＩＣセクタのためにフェッチ・サイク
ルを開始するステップと、サブフィールドＣがすべての
セクタが処理されたことを示す値に達するまで次の各サ
ブフィールドＣについて前記処理を繰り返し、次に、選
択された前記ＦＨＴ項目を有効状態に設定し、その置換
フィールドを最長期間不使用状態を示すように設定する
ステップと、前記ＡＩＣディレクトリ項目の前記探索中
にセクタ・ヒットが見つからない場合は、セクタ・ミス
が発生し、選択された前記ＦＨＴ項目の前記「セクタ配
列」フィールドおよび「セクタ分岐結果」フィールド内
の残りのサブフィールドにノー・オペレーション文字を
書き込むステップと、前記現行プログラム命令アドレス
を前記現行ＡＩＣ行の前記「次プログラム命令アドレ
ス」フィールドにある値に設定し、次のフェッチ・サイ
クルを開始するステップとをさらに含む、上記（２１）
に記載のプログラムの複数の基本ブロックから入手した
命令を実行のために即時に順序づけするプロセッサ方
法。 （２５）前記方法を実行するプロセッサの実行パイプラ
インに前記命令を供給する命令順序づけバッファに出力
することによって実行のための出力を行うステップをさ
らに含む、上記（２４）に記載のプログラムの複数の基
本ブロックから入手した命令を実行のために即時に順序
づけするプロセッサ方法。
の分岐ターゲット命令の実行によって生じる時間損失を
低減するプロセッサ装置であって、前記プロセッサ装置
による実行のためにメモリ内の非順次記憶場所からフェ
ッチされた命令ブロックのグループを受け取って格納す
る命令キャッシュ（Ｉキャッシュ）と、前記命令が前記
プログラムの前の実行中またはコンパイル中に分岐履歴
を入手したときに前記プログラム内でフェッチするため
にアドレス指定されている命令の直後の複数の分岐命令
の分岐結果を予測する分岐命令予測ユニット（予測ユニ
ット）と、前記Ｉキャッシュに格納された命令ブロック
の実行履歴シーケンスを記録するＦＨＴ項目を含むフェ
ッチ履歴テーブル（ＦＨＴ）と、前記ＦＨＴ項目のうち
の１つのＦＨＴ項目の制御下で前記命令ブロックを前記
Ｉキャッシュから実行要素に出力し、前記実行要素によ
る実行のために前記記録された履歴シーケンスで前記命
令ブロックを供給するゲートとを含むプロセッサ装置。 （２）前記プログラムの実行中に前記予測ユニットへの
命令アドレスの入力に応答して、前記予測ユニットによ
って提供される分岐結果予測ベクトルと、前記分岐結果
予測ベクトルの少なくとも一部と一致する分岐結果フィ
ールドを含む有効ＦＨＴ項目を選択するＦＨＴ項目選択
および始動コントロールと、前記ＦＨＴ項目選択および
始動コントロールに応答して、前記ＦＨＴ項目に記録さ
れた前記履歴シーケンスで前記Ｉキャッシュから命令を
受け取る命令順序づけバッファとをさらに含む、上記
（１）に記載のＦＨＴを使用するプロセッサ装置。 （３）前記ＦＨＴ項目内の前記履歴シーケンスで示され
たすべてのブロックが前記命令順序づけバッファに出力
された時点を判断して前記プログラムの現行フェッチ・
サイクルを終了させるフェッチ・サイクル完了コントロ
ールと、前記プロセッサ装置の次のフェッチ・サイクル
を開始するための次の予測を行うために前記ＦＨＴ項目
の前記履歴シーケンスによって示された最後の分岐命令
のターゲット・アドレスを受け取る前記予測ユニットと
をさらに含む、上記（２）に記載のＦＨＴを使用するプ
ロセッサ装置。 （４）前記Ｉキャッシュに格納されたブロックのそれぞ
れのグループに関連づけられ、前記グループ内の前記ブ
ロックの実行の特定の履歴シーケンスを示す前記ＦＨＴ
内の各ＦＨＴ項目をさらに含む、上記（３）に記載のＦ
ＨＴを使用するプロセッサ装置。 （５）前記Ｉキャッシュに格納されたブロックのそれぞ
れのグループに関連づけられた前記ＦＨＴ内の複数のＦ
ＨＴ項目のセットと、前記それぞれのグループ内の前記
ブロックの実行の異なる履歴シーケンスを示す前記セッ
ト内の各ＦＨＴ項目とをさらに含む、上記（４）に記載
のＦＨＴを使用するプロセッサ装置。 （６）前記グループの前記ブロックが前記Ｉキャッシュ
に格納されるときにグループ内の前記ブロックの実行の
シーケンスを記録する前記セット内の第１のＦＨＴ項目
と、ブロックの前記グループが前記Ｉキャッシュに書き
込まれた後で行われる前記プログラム中の前記ブロック
の実行の異なる履歴シーケンスを記録する前記グループ
内の他の各ＦＨＴ項目とをさらに含む、上記（５）に記
載のＦＨＴを使用するプロセッサ装置。 （７）前記ＦＨＴ項目内の前記履歴シーケンスを記録す
るために各ＦＨＴ項目内に設けられたブロック・シーケ
ンス・フィールドをさらに含む、上記（１）に記載のＦ
ＨＴを使用するプロセッサ装置。 （８）前記Ｉキャッシュ内に構成され、各セクタが、前
記プログラムの全部または一部を含むメモリまたはバッ
ファから受け取ったシーケンスで命令を格納する固定数
の記憶位置を含むセクタを含み、各セクタが前記プログ
ラム内の命令の基本ブロックの全部または一部を記憶す
る容量を有し、各基本ブロックが、前記Ｉキャッシュに
格納されるときにセクタ内の先頭記憶場所から始まり、
前記基本ブロックが同じセクタ内または別のセクタ内の
記憶場所で終わり、前記Ｉキャッシュ内に格納されてい
る基本ブロックが１つまたは複数のセクタ内の任意の数
の命令位置を占有し、そのうち、各基本ブロックがセク
タの少なくとも最初の命令位置を占有し、それによって
前記Ｉキャッシュに格納された各基本ブロックがセクタ
の所定の側に位置合わせされる各セクタと、セクタ内の
各未占有命令位置に格納されるノー・オペレーション・
コード（ｎｏｐ）であって、それによって前記Ｉキャッ
シュが位置合わせ命令キャッシュ（ＡＩＣ）として構成
されるノー・オペレーション・コード（ｎｏｐ）とをさ
らに含む、上記（１）に記載のＦＨＴを使用するプロセ
ッサ装置。 （９）複数の行として構成された前記Ｉキャッシュであ
って、各行が複数の前記セクタを含み、各セクタに前記
プログラムの１つの基本ブロックのみの命令が格納さ
れ、前記Ｉキャッシュに格納された各基本ブロックがセ
クタ内のセクタ位置合わせ記憶場所から始まり、前記基
本ブロックが前記セクタを超える場合、前記基本ブロッ
クの終わりに達するまで前記基本ブロックを各セクタ内
まで続けさせるが、前記基本ブロックが前記行の終わり
を超えて続く必要がある場合は、前記行を超える最初の
命令の命令アドレスを使用して別の行を位置指定し、前
記基本ブロックが前記Ｉキャッシュ内のいずれかのセク
タ内で終わるまで前記基本ブロックを前記別の行の最初
のセクタおよび必要な連続したセクタ内に続ける前記Ｉ
キャッシュと、最後の基本ブロックの終わりに分岐成立
命令がある場合はターゲット分岐命令を使用してアクセ
スされる前記Ｉキャッシュ内の次のセクタであるが、前
記次のセクタは、最後の基本ブロックの終わりに分岐不
成立命令があるかまたは現行基本ブロックのためにアク
セスされた最後のセクタに分岐命令がない場合は次に続
くセクタ場所にあるセクタである次のセクタと、所定数
のセクタ内に前記プログラムの命令の実行シーケンスを
含む前記Ｉキャッシュ内のセクタのシーケンスを示す各
ＦＨＴ項目内に格納されたセクタ配列情報と、セクタ・
アドレス・フィールドを有するディレクトリ項目を含む
Ｉキャッシュ・ディレクトリであって、前記セクタ・ア
ドレス・フィールドに前記Ｉキャッシュ内の前記セクタ
がそれぞれ関連づけられ、各セクタ・アドレス・フィー
ルドが前記関連づけられたセクタ内に格納されたいずれ
かの最初の命令のアドレスを受け入れ、前記セクタ・ア
ドレス・フィールドが前記ディレクトリ内に見つかった
場合は前記関連づけられたセクタに前記Ｉキャッシュ内
の前記命令が含まれているため、前記Ｉキャッシュ・デ
ィレクトリ内のいずれかのセクタ・アドレス・フィール
に前記プログラム命令アドレスが含まれているか否かを
判断することによって、後で使用されるプログラム命令
アドレスが前記アドレスを有する前記命令を含むいずれ
かのセクタを位置指定することができるようにするＩキ
ャッシュ・ディレクトリとをさらに含む、上記（１）に
記載のＦＨＴを使用するプロセッサ装置。 （１０）同じＦＨＴ項目の前記セクタ配列情報で示され
た各セクタの前記分岐結果として「分岐成立」または
「分岐不成立」または「セクタ内に分岐命令なし」のう
ちのいずれか１つを示す各ＦＨＴ項目内に格納されたセ
クタ分岐結果情報をさらに含む、上記（９）に記載のＦ
ＨＴを使用するプロセッサ装置。 （１１）前記予測ベクトルに現行プログラム実行アドレ
ス（プログラム・アドレス）の直後の前記プログラム中
の基本ブロックのシーケンスの分岐結果予測を表す状態
を有するビットが含まれている前記プログラム・アドレ
スにある予測分岐結果ベクトル（予測ベクトル）を生成
する前記予測ユニットと、前記予測ベクトルに分岐命令
を含まないセクタに関する情報が含まれていない場合
に、検出操作に前記「セクタ内分岐命令なし」の結果標
識を無視させることによって前記予測ベクトルの少なく
とも最初の部分が前記ＦＨＴ内のＦＨＴ項目内の前記セ
クタ分岐結果情報と等しいか否かを検出する論理回路
と、前記論理回路が前記ＦＨＴ項目内の前記セクタ分岐
結果情報に等しいものを検出した場合に、前記ＦＨＴ項
目内の前記セクタ配列情報によって示されたシーケンス
内の前記ＦＨＴ項目の前記セクタ配列情報で識別されて
いる各セクタから前記命令を受け取る前記実行要素とを
さらに含む、上記（１０）に記載のＦＨＴを使用するプ
ロセッサ装置。 （１２）前記ＦＨＴ項目で順次に示された前記セクタか
ら前記命令を受け取り、前記命令を受け取った順序で前
記実行ユニットに転送する命令順序づけバッファをさら
に含む、上記（１１）に記載のＦＨＴを使用するプロセ
ッサ装置。 （１３）前記ＦＨＴ内の各ＦＨＴ項目内の同じフィール
ドに格納された前記セクタ配列情報と前記セクタ分岐結
果情報とをさらに含む、上記（１１）に記載のＦＨＴを
使用するプロセッサ装置。 （１４）前記ＦＨＴ内の各ＦＨＴ項目内の異なるフィー
ルドに格納された前記セクタ配列情報と前記セクタ分岐
結果情報とをさらに含む、上記（１２）に記載のＦＨＴ
を使用するプロセッサ装置。 （１５）前記Ｉキャッシュ内の命令を含むセクタのグル
ープの履歴シーケンスを格納する各ＦＨＴ項目内のセク
タ配列フィールドと、前記ＦＨＴ項目内の前記セクタ配
列フィールドで示された各ブロックについて成立または
不成立の条件を含む結果を記録する各ＦＨＴ項目内に設
けられた分岐結果フィールドとをさらに含む、上記
（１）に記載のＦＨＴを使用するプロセッサ装置。 （１６）各行が所定数のセクタを含み、各行が前記Ｉキ
ャッシュ内の固有の場所を有する、前記Ｉキャッシュを
構成する複数のＩキャッシュ行と、ＦＨＴセット内の各
ＦＨＴ項目が前記Ｉキャッシュ内の関連づけられたＩキ
ャッシュ行の場所によって決定する前記ＦＨＴ内の場所
を有する、前記ＦＨＴ内に固有に配置されたＦＨＴ項目
の複数のＦＨＴセットとをさらに含む、上記（１２）に
記載のＦＨＴを使用するプロセッサ装置。 （１７）各ＦＨＴセット内に設けられた所定セット数の
ＦＨＴ項目と、前記所定セット数と前記Ｉキャッシュ内
の関連づけられたＩキャッシュ行のインデックスとによ
って計算される前記ＦＨＴ内の各ＦＨＴセットのインデ
ックスとをさらに含む、上記（１６）に記載のＦＨＴを
使用するプロセッサ装置。 （１８）前記ＦＨＴ内の各ＦＨＴ項目内に構成され、前
記ＦＨＴ項目が前記Ｉキャッシュを制御するために使用
可能であることを示す有効フィールドと、各ＦＨＴ項目
内に構成され、前記セット内のどの項目が最長期間不使
用（ＬＲＵ）であり、次の置換候補であるかを示す置換
フィールドとをさらに含む、上記（１７）に記載のＦＨ
Ｔを使用するプロセッサ装置。 （１９）前記関連づけられたＦＨＴ項目内の前記シーケ
ンス情報によって示された前記実行シーケンスで最初に
出力すべき前記関連づけられたＡＩＣ行のセクタ内の最
初の命令のアドレスを示す、各有効ＦＨＴ項目内の先頭
命令フィールドをさらに含む、上記（１８）に記載のＦ
ＨＴを使用するプロセッサ装置。 （２０）前記ＦＨＴ項目内で示された前記セクタ・シー
ケンス内の最後の命令の後に続くべき（前記プログラム
実行シーケンス中の）命令のアドレスを示す、各有効Ｆ
ＨＴ項目内の次命令アドレス・フィールドをさらに含
む、上記（１９）に記載のＦＨＴを使用するプロセッサ
装置。 （２１）プログラムの前の実行の実行履歴を使用して、
コンピュータ・システム内に記憶されたプログラムの複
数の基本ブロックから入手した命令の実行のために即時
に順序づけするプロセッサ方法であって、各フェッチ・
サイクルが前記プログラムの最大「ｍ」個の複数の基本
ブロックに含まれる命令を実行のために順序づけするこ
とができる、フェッチ・サイクルを使用して実行のため
に前記プログラムの命令を順序づけするステップと、入
口アドレスとターゲット・アドレスがそれぞれフェッチ
・サイクルのサイクル開始アドレスであり、最初はプロ
グラム内の入口アドレスでありその後は前のフェッチ・
サイクル中の最後の分岐命令から入手したターゲット・
アドレスである命令アドレスを使用して、プログラム実
行が完了するまで各フェッチ・サイクルを開始するステ
ップと、予測ベクトルが状態ビットのストリングを含
み、各状態ビットが前記プログラム実行シーケンス内で
次に発生すると予測された「ｍ」個の分岐命令の各分岐
命令の成立状態または不成立状態を示す、前記開始アド
レスを使用して各フェッチ・サイクルの最初に予測ベク
トルを入手するステップと、位置合わせＩキャッシュ
（ＡＩＣ）ディレクトリ内で前記サイクル開始アドレス
を探索し、（関連づけられたＡＩＣ内の）いずれかのＡ
ＩＣ行が前記サイクル開始アドレスを有する命令を含む
か否かを判断し、ＡＩＣ行内のＡＩＣセクタ内に前記命
令が見つかった場合はＡＩＣヒットを示すが、前記ＡＩ
Ｃ内に前記命令が見つからない場合はＡＩＣミスを示す
ステップと、ＡＩＣヒットが示された場合、見つかった
前記ＡＩＣ行に関連づけられたＦＨＴ内のＦＨＴ項目の
フェッチ履歴テーブル（ＦＨＴ）セットを探し出すステ
ップと、前記予測ベクトルを前記探し出したＦＨＴセッ
トのＦＨＴ項目内の「セクタ分岐結果」情報と比較し、
ＦＨＴヒットを有する前記ＦＨＴセット内のいずれかの
ＦＨＴ項目を選択し、前記セット内のいずれのＦＨＴ項
目にもＦＨＴヒットがない場合にはＦＨＴミスが発生す
るステップと、ＦＨＴヒットが発生した場合、前記ＦＨ
Ｔ項目の「セクタ配列」情報で示されたシーケンスで前
記セクタの出力を制御することによって、前記ＦＨＴ項
目内の前記「セクタ配列」情報で示されたＡＩＣセクタ
内の命令を実行のために出力するステップとを含むプロ
セッサ方法。 （２２）各ＡＩＣ行が所定数のセクタを含み、各セクタ
が所定数の命令記憶位置を有し、ＡＩＣミスが発生した
場合、前記サイクル開始アドレスを使用して前記ＡＩＣ
ディレクトリ内で前記ＡＩＣ行に関連づけられたディレ
クトリ項目を選択するステップと、前記ＦＨＴ内で選択
された前記ＡＩＣ行に関連づけられたＦＨＴ項目を選択
するステップと、将来の使用のための選択された前記Ａ
ＩＣ行と選択された前記ＦＨＴ項目のセットアップに備
えて、選択された前記ＡＩＣ行を無効化し、選択された
前記ＦＨＴ項目を無効化するステップと、前記コンピュ
ータ・システムの記憶階層内の前記フェッチ・サイクル
開始アドレスにある命令を含むメモリ・ラインを探し出
すステップと、前記メモリ・ライン内の前記サイクル開
始アドレスにある命令のフェッチを開始し、前記フェッ
チされた命令を、前記セクタの位置合わせ命令位置から
始まって前記行内の最初のセクタ内にコピーし、分岐命
令が検出されるか、前記ＡＩＣ行の終わりに達するか、
または前記メモリ・ラインの終わりに達するかいずれか
のうち最も早いものに達したときに前記フェッチおよび
コピーを終了し、必要な場合には前記ＡＩＣ行内の連続
したセクタ内のフェッチおよびコピーを継続すると同時
に、前記フェッチおよびコピーが進むにつれて前記プロ
グラム命令アドレスを更新し、前記行内にコピーされた
最初の基本ブロックが前記行のいずれかのセクタ内で終
わるステップと、前記命令がフェッチされコピーされる
につれて前記命令を実行のために出力するステップと、
前記行内の前記最初のセクタを位置指定するために前記
ＡＩＣディレクトリ項目内の「セクタ先頭アドレス」に
前記サイクル開始アドレスを格納し、選択された前記Ｆ
ＨＴ項目内の「セクタ配列」フィールド内の最初のセク
タ位置に先頭セクタ標識を格納し、選択されたＡＩＣデ
ィレクトリ項目内のセクタＳ先頭アドレス・フィールド
に、各対応するセクタ内の最初の命令の前記プログラム
・アドレスを格納するステップと、フェッチされた命令
を受け入れる各セクタ内に分岐命令がないか検査し、フ
ェッチされた命令を受け入れる各セクタの選択された前
記ＦＨＴ項目のセクタ配列フィールドにセクタ識別子を
格納し、前記ＦＨＴ項目内のセクタ分岐結果フィールド
の対応する各セクタ位置にフェッチされた各セクタのセ
クタ結果標識を格納するステップであって、各セクタ結
果標識が、対応する各セクタに非分岐命令、分岐成立命
令、または分岐不成立命令のいずれがあるかを示すステ
ップと、前記ＡＩＣ行内のすべてのＡＩＣセクタに受け
取られたフェッチ命令があるか否かを検査して、選択さ
れた前記ＡＩＣ行内に処理すべきセクタが残っていない
か否かを判断し、ある場合は次に使用可能なセクタを選
択し、前記セクタを現行セクタにするステップと、前記
現行プログラム命令アドレスを更新する（選択された前
記ＡＩＣ行内の最後にコピーされた分岐命令のターゲッ
ト・アドレスか、または前記コピーが前記行の終わりに
達した場合は前記更新されたプログラム命令アドレスが
前記行にコピーされた命令の数だけ増分される）ステッ
プと、別のセクタが存在する場合、現行プログラム命令
アドレスにある命令を含む前記メモリ・ラインを見つ
け、前記現行プログラム・アドレスにある前記メモリ・
ラインから命令のフェッチを開始し、前記セクタ内の位
置合わせ命令位置から始めて実行のためにフェッチされ
た前記命令の現在選択されているＡＩＣセクタ内へのコ
ピーを開始し、分岐命令が検出されるか、ＡＩＣ行の終
わりに達するか、またはメモリ・ラインの終わりに達す
るか、いずれか最も早いものが発生したときに前記フェ
ッチおよびコピーを終了し、必要な場合には前記フェッ
チおよびコピーを進めるにつれて前記プログラム命令ア
ドレスを更新しながら、選択された前記ＡＩＣ行のすべ
てのセクタの中に命令がコピーされるまで前記ＡＩＣ行
内の連続したセクタ内でフェッチおよびコピーを続ける
ステップと、前記ＡＩＣディレクトリ項目内の前記セク
タの「セクタ先頭アドレス」に前記開始プログラム・ア
ドレスを格納するステップと、前記ＦＨＴ項目内の前記
「セクタ配列」フィールド内の対応するセクタ・サブフ
ィールドに次の各セクタのセクタ識別子を格納するステ
ップと、コピーされたいずれかの命令を受け取る次の各
セクタ内に分岐命令がないか検査し、前記ＦＨＴ項目内
のセクタ分岐結果フィールドの対応する各セクタ位置
に、コピーされた各セクタのセクタ結果標識を格納する
ステップであって、各セクタ結果標識が、対応する各セ
クタに非分岐命令、分岐成立命令、または分岐不成立命
令のいずれがあるかを示すステップと、前記ＡＩＣ行内
のすべてのＡＩＣセクタがコピーされた命令を受け取っ
たか否か検査して、選択された前記ＡＩＣ行にすべての
セクタがコピーされたか否かを判断し、次に、選択され
た前記ＦＨＴ項目内の置換フィールドを最長期間不使用
状態に設定するステップと、選択された前記ＦＨＴ項目
内の「次プログラム・アドレス」フィールドを現行プロ
グラム・アドレスに設定し、選択された前記ＦＨＴ項目
内の有効フィールドを有効状態に設定するステップとを
さらに含む、上記（２１）に記載のプログラムの複数の
基本ブロックから入手した命令を実行のために即時に順
序づけするプロセッサ方法。 （２３）前記方法を実行するプロセッサの実行パイプラ
インに前記命令を供給する命令順序づけバッファに出力
することによって実行のための出力を行うステップをさ
らに含む、上記（２２）に記載のプログラムの複数の基
本ブロックから入手した命令を実行のために即時に順序
づけするプロセッサ方法。 （２４）ＡＩＣヒットが発生したときにＦＨＴミスが発
生した場合、前記ＦＨＴセット内の無効なＦＨＴ項目を
選択し、サブフィールド・インデックスＣを現行サブフ
ィールドＣを位置指定するように０に設定し、セクタ・
インデックスＳを現行セクタＳを位置指定するように０
に設定し、ベクトル・ビット・インデックスＢを現行ベ
クトル・ビットを位置指定するように０に設定するステ
ップと、前記現行プログラム・アドレスを選択された前
記ＦＨＴ項目内の「先頭命令フィールド」内に設定する
ステップと、選択された前記ＦＨＴ項目内の置換フィー
ルドを指示された最も最近に使用された状態に合わせて
調整するステップと、将来の使用のための前記ＦＨＴ項
目のセットアップに備えて、選択された前記ＦＨＴ項目
内の「セクタ配列」フィールド内のサブフィールドにＳ
を格納するステップと、選択された前記ＡＩＣ行の前記
セクタＳ内に含まれたすべての命令を実行のために出力
するステップと、分岐命令セクタＳがないか検査し、セ
クタＳ内に分岐命令が存在しない場合は、選択された前
記ＦＨＴ項目のサブフィールドＣに「無命令」コードを
格納し、前記プログラム命令アドレスを実行のためにセ
クタＳから出力された命令の数だけ増分するステップ
と、セクタＳ内に分岐命令が検出された場合は、前記予
測ベクトル内の現行ビットＢが成立状態か不成立状態か
を検査し、成立状態が見つかった場合は、選択された前
記ＦＨＴ項目内の「セクタ分岐結果」フィールドのサブ
フィールドＣに成立標識を格納し、前記プログラム命令
アドレスをセクタＳ内で検出された前記分岐命令のター
ゲット・アドレスに設定するが、不成立状態が見つかっ
た場合は、選択された前記ＦＨＴ項目内の前記「セクタ
分岐結果」フィールドのサブフィールドＣに不成立標識
を格納し、前記プログラム命令アドレスを実行のために
セクタＳから出力された命令の数だけ増分するステップ
と、サブフィールドＣを１だけ増分して新しい現行サブ
フィールドＣを入手し、増分された前記値を検査して前
記ＡＩＣ行内のすべてのセクタが処理されたことを示し
ているか否かを判断し、すべてのセクタが処理された場
合は、選択された前記ＦＨＴ項目内の有効フィールドを
有効状態に設定し、現行プログラム命令アドレスを選択
された前記ＦＨＴ項目内の「次プログラム命令アドレ
ス」フィールドから入手した新しい値に設定するステッ
プと、次に、前記プログラム命令アドレスの新しい前記
値を使用して次のフェッチ・サイクルを開始するステッ
プと、サブフィールドＣの増分された前記値の前記検査
が、すべてのＡＩＣセクタが処理されていないことを示
した場合、選択された前記ＡＩＣディレクトリ項目にア
クセスするステップと、選択された前記ＡＩＣディレク
トリ項目内の「セクタ先頭アドレス」フィールドを探索
して現行プログラム命令アドレスと一致するフィールド
がないか調べ、前記フィールドのいずれかが一致する場
合はセクタ・ヒットが発生し、一致するフィールドが、
処理を必要として選択されたＡＩＣセクタになる対応す
るＡＩＣセクタ（選択された前記ＡＩＣ行内のいずれの
セクタの場所にあってもよい）を識別し、次に、新たに
選択された前記ＡＩＣセクタのためにフェッチ・サイク
ルを開始するステップと、サブフィールドＣがすべての
セクタが処理されたことを示す値に達するまで次の各サ
ブフィールドＣについて前記処理を繰り返し、次に、選
択された前記ＦＨＴ項目を有効状態に設定し、その置換
フィールドを最長期間不使用状態を示すように設定する
ステップと、前記ＡＩＣディレクトリ項目の前記探索中
にセクタ・ヒットが見つからない場合は、セクタ・ミス
が発生し、選択された前記ＦＨＴ項目の前記「セクタ配
列」フィールドおよび「セクタ分岐結果」フィールド内
の残りのサブフィールドにノー・オペレーション文字を
書き込むステップと、前記現行プログラム命令アドレス
を前記現行ＡＩＣ行の前記「次プログラム命令アドレ
ス」フィールドにある値に設定し、次のフェッチ・サイ
クルを開始するステップとをさらに含む、上記（２１）
に記載のプログラムの複数の基本ブロックから入手した
命令を実行のために即時に順序づけするプロセッサ方
法。 （２５）前記方法を実行するプロセッサの実行パイプラ
インに前記命令を供給する命令順序づけバッファに出力
することによって実行のための出力を行うステップをさ
らに含む、上記（２４）に記載のプログラムの複数の基
本ブロックから入手した命令を実行のために即時に順序
づけするプロセッサ方法。
【図１】本明細書に記載の本発明の好ましい実施形態の
ハードウェア構成を示す図である。
ハードウェア構成を示す図である。
【図２】「位置合わせ命令キャッシュ」（ＡＩＣ）を表
し、ＡＩＣ内の各複数セクタ行内のフィールドの例を示
す図である。
し、ＡＩＣ内の各複数セクタ行内のフィールドの例を示
す図である。
【図３】「フェッチ履歴テーブル」（ＦＨＴ）内のＦＨ
Ｔ項目の例を示す図である。
Ｔ項目の例を示す図である。
【図４】ＡＩＣ行の内容と、項目を含む関連づけられた
ＦＨＴセット内のＦＨＴ項目との関係を示す図である。
ＦＨＴセット内のＦＨＴ項目との関係を示す図である。
【図５】好ましい実施形態により使用される新規な方法
の流れ図であり、この方法の初期設定と基本経路を示す
図である。
の流れ図であり、この方法の初期設定と基本経路を示す
図である。
【図６】好ましい実施形態により使用される新規な方法
の流れ図であり、この方法の初期設定と基本経路を示す
図である。
の流れ図であり、この方法の初期設定と基本経路を示す
図である。
【図７】好ましい実施形態により使用される新規な方法
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
【図８】好ましい実施形態により使用される新規な方法
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
【図９】好ましい実施形態により使用される新規な方法
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
の流れ図であり、ＡＩＣミスの発生を処理する、この方
法のサブプロセスを示す図である。
【図１０】好ましい実施形態により使用される新規な方
法の流れ図であり、ＡＩＣミスの発生を処理する、この
方法のサブプロセスを示す図である。
法の流れ図であり、ＡＩＣミスの発生を処理する、この
方法のサブプロセスを示す図である。
【図１１】好ましい実施形態により使用される新規な方
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
【図１２】好ましい実施形態により使用される新規な方
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
【図１３】好ましい実施形態により使用される新規な方
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
【図１４】好ましい実施形態により使用される新規な方
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
法の流れ図であり、ＦＨＴミスの発生を処理する、この
方法のサブプロセスを示す図である。
１１ 位置合わせ命令キャッシュ（ＡＩＣ） １２ ＡＩＣディレクトリ １４ フェッチ履歴テーブル １６ 命令フェッチ・アドレス・レジスタ １７ 分岐予測ユニット １８ 命令順序づけバッファ １９ 実行不一致コントロール ２２ ＡＩＣディレクトリ項目 ２４ フェッチ履歴テーブル項目
Claims (25)
- 【請求項１】プログラム中の分岐命令および結果の分岐
ターゲット命令の実行によって生じる時間損失を低減す
るプロセッサ装置であって、 前記プロセッサ装置による実行のためにメモリ内の非順
次記憶場所からフェッチされた命令ブロックのグループ
を受け取って格納する命令キャッシュ（Ｉキャッシュ）
と、 前記命令が前記プログラムの前の実行中またはコンパイ
ル中に分岐履歴を入手したときに前記プログラム内でフ
ェッチするためにアドレス指定されている命令の直後の
複数の分岐命令の分岐結果を予測する分岐命令予測ユニ
ット（予測ユニット）と、 前記Ｉキャッシュに格納された命令ブロックの実行履歴
シーケンスを記録するＦＨＴ項目を含むフェッチ履歴テ
ーブル（ＦＨＴ）と、 前記ＦＨＴ項目のうちの１つのＦＨＴ項目の制御下で前
記命令ブロックを前記Ｉキャッシュから実行要素に出力
し、前記実行要素による実行のために前記記録された履
歴シーケンスで前記命令ブロックを供給するゲートとを
含むプロセッサ装置。 - 【請求項２】前記プログラムの実行中に前記予測ユニッ
トへの命令アドレスの入力に応答して、前記予測ユニッ
トによって提供される分岐結果予測ベクトルと、 前記分岐結果予測ベクトルの少なくとも一部と一致する
分岐結果フィールドを含む有効ＦＨＴ項目を選択するＦ
ＨＴ項目選択および始動コントロールと、 前記ＦＨＴ項目選択および始動コントロールに応答し
て、前記ＦＨＴ項目に記録された前記履歴シーケンスで
前記Ｉキャッシュから命令を受け取る命令順序づけバッ
ファとをさらに含む、請求項１に記載のＦＨＴを使用す
るプロセッサ装置。 - 【請求項３】前記ＦＨＴ項目内の前記履歴シーケンスで
示されたすべてのブロックが前記命令順序づけバッファ
に出力された時点を判断して前記プログラムの現行フェ
ッチ・サイクルを終了させるフェッチ・サイクル完了コ
ントロールと、 前記プロセッサ装置の次のフェッチ・サイクルを開始す
るための次の予測を行うために前記ＦＨＴ項目の前記履
歴シーケンスによって示された最後の分岐命令のターゲ
ット・アドレスを受け取る前記予測ユニットとをさらに
含む、請求項２に記載のＦＨＴを使用するプロセッサ装
置。 - 【請求項４】前記Ｉキャッシュに格納されたブロックの
それぞれのグループに関連づけられ、前記グループ内の
前記ブロックの実行の特定の履歴シーケンスを示す前記
ＦＨＴ内の各ＦＨＴ項目をさらに含む、請求項３に記載
のＦＨＴを使用するプロセッサ装置。 - 【請求項５】前記Ｉキャッシュに格納されたブロックの
それぞれのグループに関連づけられた前記ＦＨＴ内の複
数のＦＨＴ項目のセットと、 前記それぞれのグループ内の前記ブロックの実行の異な
る履歴シーケンスを示す前記セット内の各ＦＨＴ項目と
をさらに含む、請求項４に記載のＦＨＴを使用するプロ
セッサ装置。 - 【請求項６】前記グループの前記ブロックが前記Ｉキャ
ッシュに格納されるときにグループ内の前記ブロックの
実行のシーケンスを記録する前記セット内の第１のＦＨ
Ｔ項目と、 ブロックの前記グループが前記Ｉキャッシュに書き込ま
れた後で行われる前記プログラム中の前記ブロックの実
行の異なる履歴シーケンスを記録する前記グループ内の
他の各ＦＨＴ項目とをさらに含む、請求項５に記載のＦ
ＨＴを使用するプロセッサ装置。 - 【請求項７】前記ＦＨＴ項目内の前記履歴シーケンスを
記録するために各ＦＨＴ項目内に設けられたブロック・
シーケンス・フィールドをさらに含む、請求項１に記載
のＦＨＴを使用するプロセッサ装置。 - 【請求項８】前記Ｉキャッシュ内に構成され、各セクタ
が、前記プログラムの全部または一部を含むメモリまた
はバッファから受け取ったシーケンスで命令を格納する
固定数の記憶位置を含むセクタを含み、 各セクタが前記プログラム内の命令の基本ブロックの全
部または一部を記憶する容量を有し、各基本ブロック
が、前記Ｉキャッシュに格納されるときにセクタ内の先
頭記憶場所から始まり、前記基本ブロックが同じセクタ
内または別のセクタ内の記憶場所で終わり、前記Ｉキャ
ッシュ内に格納されている基本ブロックが１つまたは複
数のセクタ内の任意の数の命令位置を占有し、そのう
ち、各基本ブロックがセクタの少なくとも最初の命令位
置を占有し、それによって前記Ｉキャッシュに格納され
た各基本ブロックがセクタの所定の側に位置合わせされ
る各セクタと、 セクタ内の各未占有命令位置に格納されるノー・オペレ
ーション・コード（ｎｏｐ）であって、それによって前
記Ｉキャッシュが位置合わせ命令キャッシュ（ＡＩＣ）
として構成されるノー・オペレーション・コード（ｎｏ
ｐ）とをさらに含む、請求項１に記載のＦＨＴを使用す
るプロセッサ装置。 - 【請求項９】複数の行として構成された前記Ｉキャッシ
ュであって、各行が複数の前記セクタを含み、各セクタ
に前記プログラムの１つの基本ブロックのみの命令が格
納され、前記Ｉキャッシュに格納された各基本ブロック
がセクタ内のセクタ位置合わせ記憶場所から始まり、前
記基本ブロックが前記セクタを超える場合、前記基本ブ
ロックの終わりに達するまで前記基本ブロックを各セク
タ内まで続けさせるが、前記基本ブロックが前記行の終
わりを超えて続く必要がある場合は、前記行を超える最
初の命令の命令アドレスを使用して別の行を位置指定
し、前記基本ブロックが前記Ｉキャッシュ内のいずれか
のセクタ内で終わるまで前記基本ブロックを前記別の行
の最初のセクタおよび必要な連続したセクタ内に続ける
前記Ｉキャッシュと、 最後の基本ブロックの終わりに分岐成立命令がある場合
はターゲット分岐命令を使用してアクセスされる前記Ｉ
キャッシュ内の次のセクタであるが、前記次のセクタ
は、最後の基本ブロックの終わりに分岐不成立命令があ
るかまたは現行基本ブロックのためにアクセスされた最
後のセクタに分岐命令がない場合は次に続くセクタ場所
にあるセクタである次のセクタと、 所定数のセクタ内に前記プログラムの命令の実行シーケ
ンスを含む前記Ｉキャッシュ内のセクタのシーケンスを
示す各ＦＨＴ項目内に格納されたセクタ配列情報と、 セクタ・アドレス・フィールドを有するディレクトリ項
目を含むＩキャッシュ・ディレクトリであって、前記セ
クタ・アドレス・フィールドに前記Ｉキャッシュ内の前
記セクタがそれぞれ関連づけられ、各セクタ・アドレス
・フィールドが前記関連づけられたセクタ内に格納され
たいずれかの最初の命令のアドレスを受け入れ、前記セ
クタ・アドレス・フィールドが前記ディレクトリ内に見
つかった場合は前記関連づけられたセクタに前記Ｉキャ
ッシュ内の前記命令が含まれているため、前記Ｉキャッ
シュ・ディレクトリ内のいずれかのセクタ・アドレス・
フィールに前記プログラム命令アドレスが含まれている
か否かを判断することによって、後で使用されるプログ
ラム命令アドレスが前記アドレスを有する前記命令を含
むいずれかのセクタを位置指定することができるように
するＩキャッシュ・ディレクトリとをさらに含む、請求
項１に記載のＦＨＴを使用するプロセッサ装置。 - 【請求項１０】同じＦＨＴ項目の前記セクタ配列情報で
示された各セクタの前記分岐結果として「分岐成立」ま
たは「分岐不成立」または「セクタ内に分岐命令なし」
のうちのいずれか１つを示す各ＦＨＴ項目内に格納され
たセクタ分岐結果情報をさらに含む、請求項９に記載の
ＦＨＴを使用するプロセッサ装置。 - 【請求項１１】前記予測ベクトルに現行プログラム実行
アドレス（プログラム・アドレス）の直後の前記プログ
ラム中の基本ブロックのシーケンスの分岐結果予測を表
す状態を有するビットが含まれている前記プログラム・
アドレスにある予測分岐結果ベクトル（予測ベクトル）
を生成する前記予測ユニットと、 前記予測ベクトルに分岐命令を含まないセクタに関する
情報が含まれていない場合に、検出操作に前記「セクタ
内分岐命令なし」の結果標識を無視させることによって
前記予測ベクトルの少なくとも最初の部分が前記ＦＨＴ
内のＦＨＴ項目内の前記セクタ分岐結果情報と等しいか
否かを検出する論理回路と、 前記論理回路が前記ＦＨＴ項目内の前記セクタ分岐結果
情報に等しいものを検出した場合に、前記ＦＨＴ項目内
の前記セクタ配列情報によって示されたシーケンス内の
前記ＦＨＴ項目の前記セクタ配列情報で識別されている
各セクタから前記命令を受け取る前記実行要素とをさら
に含む、請求項１０に記載のＦＨＴを使用するプロセッ
サ装置。 - 【請求項１２】前記ＦＨＴ項目で順次に示された前記セ
クタから前記命令を受け取り、前記命令を受け取った順
序で前記実行ユニットに転送する命令順序づけバッファ
をさらに含む、請求項１１に記載のＦＨＴを使用するプ
ロセッサ装置。 - 【請求項１３】前記ＦＨＴ内の各ＦＨＴ項目内の同じフ
ィールドに格納された前記セクタ配列情報と前記セクタ
分岐結果情報とをさらに含む、請求項１１に記載のＦＨ
Ｔを使用するプロセッサ装置。 - 【請求項１４】前記ＦＨＴ内の各ＦＨＴ項目内の異なる
フィールドに格納された前記セクタ配列情報と前記セク
タ分岐結果情報とをさらに含む、請求項１２に記載のＦ
ＨＴを使用するプロセッサ装置。 - 【請求項１５】前記Ｉキャッシュ内の命令を含むセクタ
のグループの履歴シーケンスを格納する各ＦＨＴ項目内
のセクタ配列フィールドと、 前記ＦＨＴ項目内の前記セクタ配列フィールドで示され
た各ブロックについて成立または不成立の条件を含む結
果を記録する各ＦＨＴ項目内に設けられた分岐結果フィ
ールドとをさらに含む、請求項１に記載のＦＨＴを使用
するプロセッサ装置。 - 【請求項１６】各行が所定数のセクタを含み、各行が前
記Ｉキャッシュ内の固有の場所を有する、前記Ｉキャッ
シュを構成する複数のＩキャッシュ行と、 ＦＨＴセット内の各ＦＨＴ項目が前記Ｉキャッシュ内の
関連づけられたＩキャッシュ行の場所によって決定する
前記ＦＨＴ内の場所を有する、前記ＦＨＴ内に固有に配
置されたＦＨＴ項目の複数のＦＨＴセットとをさらに含
む、請求項１２に記載のＦＨＴを使用するプロセッサ装
置。 - 【請求項１７】各ＦＨＴセット内に設けられた所定セッ
ト数のＦＨＴ項目と、 前記所定セット数と前記Ｉキャッシュ内の関連づけられ
たＩキャッシュ行のインデックスとによって計算される
前記ＦＨＴ内の各ＦＨＴセットのインデックスとをさら
に含む、請求項１６に記載のＦＨＴを使用するプロセッ
サ装置。 - 【請求項１８】前記ＦＨＴ内の各ＦＨＴ項目内に構成さ
れ、前記ＦＨＴ項目が前記Ｉキャッシュを制御するため
に使用可能であることを示す有効フィールドと、 各ＦＨＴ項目内に構成され、前記セット内のどの項目が
最長期間不使用（ＬＲＵ）であり、次の置換候補である
かを示す置換フィールドとをさらに含む、請求項１７に
記載のＦＨＴを使用するプロセッサ装置。 - 【請求項１９】前記関連づけられたＦＨＴ項目内の前記
シーケンス情報によって示された前記実行シーケンスで
最初に出力すべき前記関連づけられたＡＩＣ行のセクタ
内の最初の命令のアドレスを示す、各有効ＦＨＴ項目内
の先頭命令フィールドをさらに含む、請求項１８に記載
のＦＨＴを使用するプロセッサ装置。 - 【請求項２０】前記ＦＨＴ項目内で示された前記セクタ
・シーケンス内の最後の命令の後に続くべき（前記プロ
グラム実行シーケンス中の）命令のアドレスを示す、各
有効ＦＨＴ項目内の次命令アドレス・フィールドをさら
に含む、請求項１９に記載のＦＨＴを使用するプロセッ
サ装置。 - 【請求項２１】プログラムの前の実行の実行履歴を使用
して、コンピュータ・システム内に記憶されたプログラ
ムの複数の基本ブロックから入手した命令の実行のため
に即時に順序づけするプロセッサ方法であって、 各フェッチ・サイクルが前記プログラムの最大「ｍ」個
の複数の基本ブロックに含まれる命令を実行のために順
序づけすることができる、フェッチ・サイクルを使用し
て実行のために前記プログラムの命令を順序づけするス
テップと、 入口アドレスとターゲット・アドレスがそれぞれフェッ
チ・サイクルのサイクル開始アドレスであり、最初はプ
ログラム内の入口アドレスでありその後は前のフェッチ
・サイクル中の最後の分岐命令から入手したターゲット
・アドレスである命令アドレスを使用して、プログラム
実行が完了するまで各フェッチ・サイクルを開始するス
テップと、 予測ベクトルが状態ビットのストリングを含み、各状態
ビットが前記プログラム実行シーケンス内で次に発生す
ると予測された「ｍ」個の分岐命令の各分岐命令の成立
状態または不成立状態を示す、前記開始アドレスを使用
して各フェッチ・サイクルの最初に予測ベクトルを入手
するステップと、 位置合わせＩキャッシュ（ＡＩＣ）ディレクトリ内で前
記サイクル開始アドレスを探索し、（関連づけられたＡ
ＩＣ内の）いずれかのＡＩＣ行が前記サイクル開始アド
レスを有する命令を含むか否かを判断し、ＡＩＣ行内の
ＡＩＣセクタ内に前記命令が見つかった場合はＡＩＣヒ
ットを示すが、前記ＡＩＣ内に前記命令が見つからない
場合はＡＩＣミスを示すステップと、 ＡＩＣヒットが示された場合、見つかった前記ＡＩＣ行
に関連づけられたＦＨＴ内のＦＨＴ項目のフェッチ履歴
テーブル（ＦＨＴ）セットを探し出すステップと、 前記予測ベクトルを前記探し出したＦＨＴセットのＦＨ
Ｔ項目内の「セクタ分岐結果」情報と比較し、ＦＨＴヒ
ットを有する前記ＦＨＴセット内のいずれかのＦＨＴ項
目を選択し、前記セット内のいずれのＦＨＴ項目にもＦ
ＨＴヒットがない場合にはＦＨＴミスが発生するステッ
プと、 ＦＨＴヒットが発生した場合、前記ＦＨＴ項目の「セク
タ配列」情報で示されたシーケンスで前記セクタの出力
を制御することによって、前記ＦＨＴ項目内の前記「セ
クタ配列」情報で示されたＡＩＣセクタ内の命令を実行
のために出力するステップとを含むプロセッサ方法。 - 【請求項２２】各ＡＩＣ行が所定数のセクタを含み、各
セクタが所定数の命令記憶位置を有し、ＡＩＣミスが発
生した場合、前記サイクル開始アドレスを使用して前記
ＡＩＣディレクトリ内で前記ＡＩＣ行に関連づけられた
ディレクトリ項目を選択するステップと、 前記ＦＨＴ内で選択された前記ＡＩＣ行に関連づけられ
たＦＨＴ項目を選択するステップと、 将来の使用のための選択された前記ＡＩＣ行と選択され
た前記ＦＨＴ項目のセットアップに備えて、選択された
前記ＡＩＣ行を無効化し、選択された前記ＦＨＴ項目を
無効化するステップと、 前記コンピュータ・システムの記憶階層内の前記フェッ
チ・サイクル開始アドレスにある命令を含むメモリ・ラ
インを探し出すステップと、 前記メモリ・ライン内の前記サイクル開始アドレスにあ
る命令のフェッチを開始し、前記フェッチされた命令
を、前記セクタの位置合わせ命令位置から始まって前記
行内の最初のセクタ内にコピーし、分岐命令が検出され
るか、前記ＡＩＣ行の終わりに達するか、または前記メ
モリ・ラインの終わりに達するかいずれかのうち最も早
いものに達したときに前記フェッチおよびコピーを終了
し、必要な場合には前記ＡＩＣ行内の連続したセクタ内
のフェッチおよびコピーを継続すると同時に、前記フェ
ッチおよびコピーが進むにつれて前記プログラム命令ア
ドレスを更新し、前記行内にコピーされた最初の基本ブ
ロックが前記行のいずれかのセクタ内で終わるステップ
と、 前記命令がフェッチされコピーされるにつれて前記命令
を実行のために出力するステップと、 前記行内の前記最初のセクタを位置指定するために前記
ＡＩＣディレクトリ項目内の「セクタ先頭アドレス」に
前記サイクル開始アドレスを格納し、選択された前記Ｆ
ＨＴ項目内の「セクタ配列」フィールド内の最初のセク
タ位置に先頭セクタ標識を格納し、選択されたＡＩＣデ
ィレクトリ項目内のセクタＳ先頭アドレス・フィールド
に、各対応するセクタ内の最初の命令の前記プログラム
・アドレスを格納するステップと、 フェッチされた命令を受け入れる各セクタ内に分岐命令
がないか検査し、フェッチされた命令を受け入れる各セ
クタの選択された前記ＦＨＴ項目のセクタ配列フィール
ドにセクタ識別子を格納し、前記ＦＨＴ項目内のセクタ
分岐結果フィールドの対応する各セクタ位置にフェッチ
された各セクタのセクタ結果標識を格納するステップで
あって、各セクタ結果標識が、対応する各セクタに非分
岐命令、分岐成立命令、または分岐不成立命令のいずれ
があるかを示すステップと、 前記ＡＩＣ行内のすべてのＡＩＣセクタに受け取られた
フェッチ命令があるか否かを検査して、選択された前記
ＡＩＣ行内に処理すべきセクタが残っていないか否かを
判断し、ある場合は次に使用可能なセクタを選択し、前
記セクタを現行セクタにするステップと、 前記現行プログラム命令アドレスを更新する（選択され
た前記ＡＩＣ行内の最後にコピーされた分岐命令のター
ゲット・アドレスか、または前記コピーが前記行の終わ
りに達した場合は前記更新されたプログラム命令アドレ
スが前記行にコピーされた命令の数だけ増分される）ス
テップと、 別のセクタが存在する場合、現行プログラム命令アドレ
スにある命令を含む前記メモリ・ラインを見つけ、前記
現行プログラム・アドレスにある前記メモリ・ラインか
ら命令のフェッチを開始し、前記セクタ内の位置合わせ
命令位置から始めて実行のためにフェッチされた前記命
令の現在選択されているＡＩＣセクタ内へのコピーを開
始し、分岐命令が検出されるか、ＡＩＣ行の終わりに達
するか、またはメモリ・ラインの終わりに達するか、い
ずれか最も早いものが発生したときに前記フェッチおよ
びコピーを終了し、必要な場合には前記フェッチおよび
コピーを進めるにつれて前記プログラム命令アドレスを
更新しながら、選択された前記ＡＩＣ行のすべてのセク
タの中に命令がコピーされるまで前記ＡＩＣ行内の連続
したセクタ内でフェッチおよびコピーを続けるステップ
と、 前記ＡＩＣディレクトリ項目内の前記セクタの「セクタ
先頭アドレス」に前記開始プログラム・アドレスを格納
するステップと、 前記ＦＨＴ項目内の前記「セクタ配列」フィールド内の
対応するセクタ・サブフィールドに次の各セクタのセク
タ識別子を格納するステップと、 コピーされたいずれかの命令を受け取る次の各セクタ内
に分岐命令がないか検査し、前記ＦＨＴ項目内のセクタ
分岐結果フィールドの対応する各セクタ位置に、コピー
された各セクタのセクタ結果標識を格納するステップで
あって、各セクタ結果標識が、対応する各セクタに非分
岐命令、分岐成立命令、または分岐不成立命令のいずれ
があるかを示すステップと、 前記ＡＩＣ行内のすべてのＡＩＣセクタがコピーされた
命令を受け取ったか否か検査して、選択された前記ＡＩ
Ｃ行にすべてのセクタがコピーされたか否かを判断し、
次に、選択された前記ＦＨＴ項目内の置換フィールドを
最長期間不使用状態に設定するステップと、 選択された前記ＦＨＴ項目内の「次プログラム・アドレ
ス」フィールドを現行プログラム・アドレスに設定し、
選択された前記ＦＨＴ項目内の有効フィールドを有効状
態に設定するステップとをさらに含む、請求項２１に記
載のプログラムの複数の基本ブロックから入手した命令
を実行のために即時に順序づけするプロセッサ方法。 - 【請求項２３】前記方法を実行するプロセッサの実行パ
イプラインに前記命令を供給する命令順序づけバッファ
に出力することによって実行のための出力を行うステッ
プをさらに含む、請求項２２に記載のプログラムの複数
の基本ブロックから入手した命令を実行のために即時に
順序づけするプロセッサ方法。 - 【請求項２４】ＡＩＣヒットが発生したときにＦＨＴミ
スが発生した場合、前記ＦＨＴセット内の無効なＦＨＴ
項目を選択し、サブフィールド・インデックスＣを現行
サブフィールドＣを位置指定するように０に設定し、セ
クタ・インデックスＳを現行セクタＳを位置指定するよ
うに０に設定し、ベクトル・ビット・インデックスＢを
現行ベクトル・ビットを位置指定するように０に設定す
るステップと、 前記現行プログラム・アドレスを選択された前記ＦＨＴ
項目内の「先頭命令フィールド」内に設定するステップ
と、 選択された前記ＦＨＴ項目内の置換フィールドを指示さ
れた最も最近に使用された状態に合わせて調整するステ
ップと、 将来の使用のための前記ＦＨＴ項目のセットアップに備
えて、選択された前記ＦＨＴ項目内の「セクタ配列」フ
ィールド内のサブフィールドＣにＳを格納するステップ
と、 選択された前記ＡＩＣ行の前記セクタＳ内に含まれたす
べての命令を実行のために出力するステップと、 分岐命令セクタＳがないか検査し、セクタＳ内に分岐命
令が存在しない場合は、選択された前記ＦＨＴ項目のサ
ブフィールドＣに「無命令」コードを格納し、前記プロ
グラム命令アドレスを実行のためにセクタＳから出力さ
れた命令の数だけ増分するステップと、 セクタＳ内に分岐命令が検出された場合は、前記予測ベ
クトル内の現行ビットＢが成立状態か不成立状態かを検
査し、成立状態が見つかった場合は、選択された前記Ｆ
ＨＴ項目内の「セクタ分岐結果」フィールドのサブフィ
ールドＣに成立標識を格納し、前記プログラム命令アド
レスをセクタＳ内で検出された前記分岐命令のターゲッ
ト・アドレスに設定するが、不成立状態が見つかった場
合は、選択された前記ＦＨＴ項目内の前記「セクタ分岐
結果」フィールドのサブフィールドＣに不成立標識を格
納し、前記プログラム命令アドレスを実行のためにセク
タＳから出力された命令の数だけ増分するステップと、 サブフィールドＣを１だけ増分して新しい現行サブフィ
ールドＣを入手し、増分された前記値を検査して前記Ａ
ＩＣ行内のすべてのセクタが処理されたことを示してい
るか否かを判断し、すべてのセクタが処理された場合
は、選択された前記ＦＨＴ項目内の有効フィールドを有
効状態に設定し、現行プログラム命令アドレスを選択さ
れた前記ＦＨＴ項目内の「次プログラム命令アドレス」
フィールドから入手した新しい値に設定するステップ
と、 次に、前記プログラム命令アドレスの新しい前記値を使
用して次のフェッチ・サイクルを開始するステップと、 サブフィールドＣの増分された前記値の前記検査が、す
べてのＡＩＣセクタが処理されていないことを示した場
合、選択された前記ＡＩＣディレクトリ項目にアクセス
するステップと、 選択された前記ＡＩＣディレクトリ項目内の「セクタ先
頭アドレス」フィールドを探索して現行プログラム命令
アドレスと一致するフィールドがないか調べ、前記フィ
ールドのいずれかが一致する場合はセクタ・ヒットが発
生し、一致するフィールドが、処理を必要として選択さ
れたＡＩＣセクタになる対応するＡＩＣセクタ（選択さ
れた前記ＡＩＣ行内のいずれのセクタの場所にあっても
よい）を識別し、次に、新たに選択された前記ＡＩＣセ
クタのためにフェッチ・サイクルを開始するステップ
と、 サブフィールドＣがすべてのセクタが処理されたことを
示す値に達するまで次の各サブフィールドＣについて前
記処理を繰り返し、次に、選択された前記ＦＨＴ項目を
有効状態に設定し、その置換フィールドを最長期間不使
用状態を示すように設定するステップと、 前記ＡＩＣディレクトリ項目の前記探索中にセクタ・ヒ
ットが見つからない場合は、セクタ・ミスが発生し、選
択された前記ＦＨＴ項目の前記「セクタ配列」フィール
ドおよび「セクタ分岐結果」フィールド内の残りのサブ
フィールドにノー・オペレーション文字を書き込むステ
ップと、 前記現行プログラム命令アドレスを前記現行ＡＩＣ行の
前記「次プログラム命令アドレス」フィールドにある値
に設定し、次のフェッチ・サイクルを開始するステップ
とをさらに含む、請求項２１に記載のプログラムの複数
の基本ブロックから入手した命令を実行のために即時に
順序づけするプロセッサ方法。 - 【請求項２５】前記方法を実行するプロセッサの実行パ
イプラインに前記命令を供給する命令順序づけバッファ
に出力することによって実行のための出力を行うステッ
プをさらに含む、請求項２４に記載のプログラムの複数
の基本ブロックから入手した命令を実行のために即時に
順序づけするプロセッサ方法。
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