JP3206394B2 - ５段パイプライン構造のプログラマブルコントローラ - Google Patents
５段パイプライン構造のプログラマブルコントローラInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、ビット処理を主と
する基本命令と、複数ビットの応用命令を処理を行うプ
ログラマブルコントローラに関し、特に基本命令と応用
命令を両方処理することのできる命令処理部を有するプ
ログラマブルコントローラに関するものである。
する基本命令と、複数ビットの応用命令を処理を行うプ
ログラマブルコントローラに関し、特に基本命令と応用
命令を両方処理することのできる命令処理部を有するプ
ログラマブルコントローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラは、産業用
装置、機械、ＦＡ機器の制御に広く用いられており、対
象となる装置の複雑化、高速化に応じて、より多数の入
出力信号を高速に処理することが求められている。この
ため、ビット処理を主とする基本命令と、複数ビットの
応用命令処理を行うことのできる専用ハードウェア（プ
ロセッサ）で高速化を実現し、通信処理・周辺処理など
を行う汎用マイクロプロセッサと組み合わせてプログラ
マブルコントローラを構成している。
装置、機械、ＦＡ機器の制御に広く用いられており、対
象となる装置の複雑化、高速化に応じて、より多数の入
出力信号を高速に処理することが求められている。この
ため、ビット処理を主とする基本命令と、複数ビットの
応用命令処理を行うことのできる専用ハードウェア（プ
ロセッサ）で高速化を実現し、通信処理・周辺処理など
を行う汎用マイクロプロセッサと組み合わせてプログラ
マブルコントローラを構成している。
【０００３】従来例としては、この専用ハードウェア
（プロセッサ）の構造として、３段パイプライン構造で
命令を実行していた。パイプラインステージの例は、以
下のようになる。 １：命令フェッチ ２：命令デコード、レジスタフェッチ、算術論理演算、
データアドレス計算、分岐先計算 ３：メモリアクセス（リード／ライト）、分岐、ビット
演算、レジスタ書き込み
（プロセッサ）の構造として、３段パイプライン構造で
命令を実行していた。パイプラインステージの例は、以
下のようになる。 １：命令フェッチ ２：命令デコード、レジスタフェッチ、算術論理演算、
データアドレス計算、分岐先計算 ３：メモリアクセス（リード／ライト）、分岐、ビット
演算、レジスタ書き込み
【０００４】
【発明が解決しようとする課題】上記の３段パイプライ
ン構造だと、各ステージの一番遅い実行ステージの処理
速度で、全体の命令実行速度が決まってしまう。このよ
うなパイプライン処理の高速化のためには、各ステージ
の処理速度を均等にする必要があるが、この例では、命
令メモリとデータメモリを同じアクセス時間のメモリを
使用すると、１に対して３の方がビット演算を行う分、
処理時間がかかるというアンバランスがある。実行速度
向上のためには、パイプラインステージをさらに分割し
て多段にすれば良く、専用ハードウェア（プロセッサ）
の命令実行サイクルを以下のような５段に要素分割し
た、５段パイプライン構造を持ったプログラマブルコン
トローラを開発した。 １：命令フェッチ ２：命令デコード、レジスタフェッチ ３：算術論理命令、データアドレス計算、分岐先計算 ４：メモリアクセス（リード／ライト） ５：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べ
て、パイプラインステージ間のアンバランスが改善さ
れ、パイプラインステージ１段当たりの所要時間も短縮
されるため、全体の命令実行速度を向上させることがで
きる。この５段パイプライン構造の概略構造を図７のブ
ロック図に基づいて説明する。
ン構造だと、各ステージの一番遅い実行ステージの処理
速度で、全体の命令実行速度が決まってしまう。このよ
うなパイプライン処理の高速化のためには、各ステージ
の処理速度を均等にする必要があるが、この例では、命
令メモリとデータメモリを同じアクセス時間のメモリを
使用すると、１に対して３の方がビット演算を行う分、
処理時間がかかるというアンバランスがある。実行速度
向上のためには、パイプラインステージをさらに分割し
て多段にすれば良く、専用ハードウェア（プロセッサ）
の命令実行サイクルを以下のような５段に要素分割し
た、５段パイプライン構造を持ったプログラマブルコン
トローラを開発した。 １：命令フェッチ ２：命令デコード、レジスタフェッチ ３：算術論理命令、データアドレス計算、分岐先計算 ４：メモリアクセス（リード／ライト） ５：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べ
て、パイプラインステージ間のアンバランスが改善さ
れ、パイプラインステージ１段当たりの所要時間も短縮
されるため、全体の命令実行速度を向上させることがで
きる。この５段パイプライン構造の概略構造を図７のブ
ロック図に基づいて説明する。
【０００５】図で、IFで示される第１ステージは、命令
メモリ１から命令レジスタIRへ、次に実行する命令を読
み込む命令フェッチ処理を行うステージで、命令を格納
する命令メモリ１と、プログラムカウンタ制御回路ADDR
CALCからの信号を受けて、次に実行する命令が格納され
た命令メモリ１のアドレスを計数するプログラムカウン
タPCとで構成されている。プログラムカウンタPCのアド
レス指定に従って命令メモリ１から読み出された命令が
格納される命令レジスタIRは、第１ステージIFの実行結
果を保存して、次の第２ステージであるIDにその結果を
伝える、パイプラインレジスタIF/ID を兼ねている。
メモリ１から命令レジスタIRへ、次に実行する命令を読
み込む命令フェッチ処理を行うステージで、命令を格納
する命令メモリ１と、プログラムカウンタ制御回路ADDR
CALCからの信号を受けて、次に実行する命令が格納され
た命令メモリ１のアドレスを計数するプログラムカウン
タPCとで構成されている。プログラムカウンタPCのアド
レス指定に従って命令メモリ１から読み出された命令が
格納される命令レジスタIRは、第１ステージIFの実行結
果を保存して、次の第２ステージであるIDにその結果を
伝える、パイプラインレジスタIF/ID を兼ねている。
【０００６】IDで表される第２ステージは、命令デコー
ダ２による命令デコード、及び、レジスタファイル３を
構成する複数の汎用レジスタのいずれかの汎用レジスタ
から値を取り出すレジスタフェッチ処理を行うステージ
で、命令のop-code 部を解読するデコーダ２と、複数の
汎用レジスタで構成されたレジスタファイル３とで構成
されている。レジスタファイル３には、２つの出力が設
けられており、一方の出力はパイプラインレジスタID/E
X のS1に接続され、他方の出力はパイプラインレジスタ
ID/EX のS2に接続されている。また、命令デコーダ２で
解読された命令の値もパイプラインレジスタID/EX の所
定の箇所に格納される。
ダ２による命令デコード、及び、レジスタファイル３を
構成する複数の汎用レジスタのいずれかの汎用レジスタ
から値を取り出すレジスタフェッチ処理を行うステージ
で、命令のop-code 部を解読するデコーダ２と、複数の
汎用レジスタで構成されたレジスタファイル３とで構成
されている。レジスタファイル３には、２つの出力が設
けられており、一方の出力はパイプラインレジスタID/E
X のS1に接続され、他方の出力はパイプラインレジスタ
ID/EX のS2に接続されている。また、命令デコーダ２で
解読された命令の値もパイプラインレジスタID/EX の所
定の箇所に格納される。
【０００７】次に、EXで示される第３ステージは、算術
論理演算ユニットALU によって、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行うステージで、算術論理演算ユニット
ALU の一方の入力は、パイプラインレジスタID/EX のS1
の出力に接続され、他方の入力は、パイプラインレジス
タID/EX のS2の出力に接続されている。また、算術論理
演算ユニットALU は、パイプラインレジスタID/EX の所
定の箇所に格納された、デコードされた命令の値によっ
て制御され、算術論理演算ユニットALU の出力は、パイ
プラインレジスタEX/MEMのD に格納される。
論理演算ユニットALU によって、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行うステージで、算術論理演算ユニット
ALU の一方の入力は、パイプラインレジスタID/EX のS1
の出力に接続され、他方の入力は、パイプラインレジス
タID/EX のS2の出力に接続されている。また、算術論理
演算ユニットALU は、パイプラインレジスタID/EX の所
定の箇所に格納された、デコードされた命令の値によっ
て制御され、算術論理演算ユニットALU の出力は、パイ
プラインレジスタEX/MEMのD に格納される。
【０００８】次に、MEM で示される第４ステージは、デ
ータメモリ４へのメモリアクセス処理を行うステージ
で、パイプラインレジスタEX/MEMのD に格納されていた
値は、データメモリ４の所定アドレスに書き込まれると
共に、パイプラインレジスタMEM/WBの所定箇所に出力さ
れる。または、データメモリ４の所定アドレスに格納さ
れていた値がパイプラインレジスタMEM/WBの所定箇所に
読みだされる。
ータメモリ４へのメモリアクセス処理を行うステージ
で、パイプラインレジスタEX/MEMのD に格納されていた
値は、データメモリ４の所定アドレスに書き込まれると
共に、パイプラインレジスタMEM/WBの所定箇所に出力さ
れる。または、データメモリ４の所定アドレスに格納さ
れていた値がパイプラインレジスタMEM/WBの所定箇所に
読みだされる。
【０００９】最後に、WBで示される第５ステージは、ビ
ット演算または汎用レジスタへの書き込み処理または分
岐処理を行うステージで、汎用レジスタへの書き込み処
理の場合は、パイプラインレジスタMEM/WBの所定箇所に
格納されていた値が、レジスタファイル３の所定の汎用
レジスタに格納される。但し、図７では本発明に関する
部部のみ図示しており他の構成は図示を省略している。
そして、プログラマブルコントローラが処理する命令の
中には、先行するビット処理命令の結果により、後に続
く命令を実行するのかどうかを決定するようにしている
ものがある。すなわち、算術論理演算ユニットALU で処
理される通常の命令の場合には、命令実行条件がどうで
あれ、とにかく、算術論理演算ユニットALU では演算を
実行し、その命令が非実行となった場合にはレジスタ書
き戻しまたはデータメモリ書き込みの制御信号を無効に
することで、その命令を実質的に非実行にしている。
ット演算または汎用レジスタへの書き込み処理または分
岐処理を行うステージで、汎用レジスタへの書き込み処
理の場合は、パイプラインレジスタMEM/WBの所定箇所に
格納されていた値が、レジスタファイル３の所定の汎用
レジスタに格納される。但し、図７では本発明に関する
部部のみ図示しており他の構成は図示を省略している。
そして、プログラマブルコントローラが処理する命令の
中には、先行するビット処理命令の結果により、後に続
く命令を実行するのかどうかを決定するようにしている
ものがある。すなわち、算術論理演算ユニットALU で処
理される通常の命令の場合には、命令実行条件がどうで
あれ、とにかく、算術論理演算ユニットALU では演算を
実行し、その命令が非実行となった場合にはレジスタ書
き戻しまたはデータメモリ書き込みの制御信号を無効に
することで、その命令を実質的に非実行にしている。
【００１０】しかし、この５段パイプライン構造のパイ
プラインステージの時間が短いという利点は、プログラ
マブルコントローラの仕様上必要な応用命令を実行する
際には問題となる。パイプラインの第３ステージEXに設
けられた算術論理演算ユニットALU で、算術演算、論理
演算、メモリアクセスのアドレス計算などを行うが、応
用命令の中でも、特に複雑な乗算や除算などの演算は、
パイプラインステージ１段の時間内に実行することは困
難である。
プラインステージの時間が短いという利点は、プログラ
マブルコントローラの仕様上必要な応用命令を実行する
際には問題となる。パイプラインの第３ステージEXに設
けられた算術論理演算ユニットALU で、算術演算、論理
演算、メモリアクセスのアドレス計算などを行うが、応
用命令の中でも、特に複雑な乗算や除算などの演算は、
パイプラインステージ１段の時間内に実行することは困
難である。
【００１１】一般に演算時間を短くしようとすると、そ
れを実行する回路は大規模なものになる。図７に示した
５段パイプライン構造のプログラマブルコントローラに
おいて、仕様に含まれる乗算または除算をパイプライン
ステージ１段の時間内に実行させようとすると、ＬＳＩ
に搭載できないほど大きな演算ブロックが必要になる
か、面積の問題を無視して速いアルゴリズムの演算ブロ
ックを用いても、パイプラインステージ１段の時間内に
演算を終了させることが不可能になり、これらの演算を
実行するためにパイプラインステージの時間を長くしな
ければならなくなる。
れを実行する回路は大規模なものになる。図７に示した
５段パイプライン構造のプログラマブルコントローラに
おいて、仕様に含まれる乗算または除算をパイプライン
ステージ１段の時間内に実行させようとすると、ＬＳＩ
に搭載できないほど大きな演算ブロックが必要になる
か、面積の問題を無視して速いアルゴリズムの演算ブロ
ックを用いても、パイプラインステージ１段の時間内に
演算を終了させることが不可能になり、これらの演算を
実行するためにパイプラインステージの時間を長くしな
ければならなくなる。
【００１２】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、パイプラインステージ１
段の時間内に演算を終了することができない命令を容易
に実装することができる５段パイプライン構造のプログ
ラマブルコントローラの構造を提供することにある。
で、その目的とするところは、パイプラインステージ１
段の時間内に演算を終了することができない命令を容易
に実装することができる５段パイプライン構造のプログ
ラマブルコントローラの構造を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の５段パイプライン構造のプログラマ
ブルコントローラは、基本的なビット演算処理と、複数
ビットの応用処理を行うプログラマブルコントローラで
あって、パイプライン処理の各命令実行ステージに対応
したハードウェアとして、命令メモリとプログラムカウ
ンタとを備えたIF部と、命令デコーダと汎用レジスタと
を備えたID部と、算術論理演算ユニットを備えたEX部
と、データメモリとそのデータメモリへのアクセス制御
を行うメモリアクセスインターフェースとを備えたMEM
部と、ビット演算処理を行うBPU を備えたWB部とを備
え、命令実行ステージを、命令メモリから命令を取り出
す命令フェッチ処理を行う第１ステージと、命令デコー
ド、及び、汎用レジスタから値を取り出すレジスタフェ
ッチ処理を行う第２ステージと、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行う第３ステージと、データメモリへの
メモリアクセス処理を行う第４ステージと、ビット演算
または前記汎用レジスタへの書き込み処理または分岐処
理を行う第５ステージとで構成し、先行するビット処理
命令の結果により、先行するビット処理命令の結果によ
り、後に続く命令を実行するのかどうかを決定するもの
において、パイプラインステージ１段の時間内に演算を
終了することができない命令を実行する際、設定した前
記命令の演算終了に必要な時間だけプログラムカウンタ
のインクリメントを停止させ、レジスタ書き戻し、デー
タメモリ書き込み等の制御信号を無効にすることで、パ
イプラインを停止させて前記命令を実行するように構成
されていることを特徴とすることを特徴とするものであ
る。
め、請求項１記載の５段パイプライン構造のプログラマ
ブルコントローラは、基本的なビット演算処理と、複数
ビットの応用処理を行うプログラマブルコントローラで
あって、パイプライン処理の各命令実行ステージに対応
したハードウェアとして、命令メモリとプログラムカウ
ンタとを備えたIF部と、命令デコーダと汎用レジスタと
を備えたID部と、算術論理演算ユニットを備えたEX部
と、データメモリとそのデータメモリへのアクセス制御
を行うメモリアクセスインターフェースとを備えたMEM
部と、ビット演算処理を行うBPU を備えたWB部とを備
え、命令実行ステージを、命令メモリから命令を取り出
す命令フェッチ処理を行う第１ステージと、命令デコー
ド、及び、汎用レジスタから値を取り出すレジスタフェ
ッチ処理を行う第２ステージと、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行う第３ステージと、データメモリへの
メモリアクセス処理を行う第４ステージと、ビット演算
または前記汎用レジスタへの書き込み処理または分岐処
理を行う第５ステージとで構成し、先行するビット処理
命令の結果により、先行するビット処理命令の結果によ
り、後に続く命令を実行するのかどうかを決定するもの
において、パイプラインステージ１段の時間内に演算を
終了することができない命令を実行する際、設定した前
記命令の演算終了に必要な時間だけプログラムカウンタ
のインクリメントを停止させ、レジスタ書き戻し、デー
タメモリ書き込み等の制御信号を無効にすることで、パ
イプラインを停止させて前記命令を実行するように構成
されていることを特徴とすることを特徴とするものであ
る。
【００１４】請求項２記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項１記載のものにお
いて、パイプラインステージ１段の時間内に演算を終了
することができず演算時間が一定ではない命令を実行す
る際、前記命令を実行する演算ブロックから演算終了信
号が到着するまでの間、プログラムカウンタのインクリ
メントを停止させ、レジスタ書き戻し、データメモリ書
き込み等の制御信号を無効にして、パイプラインを停止
させて前記命令を実行するように構成されていることを
特徴とするものである。
ログラマブルコントローラは、請求項１記載のものにお
いて、パイプラインステージ１段の時間内に演算を終了
することができず演算時間が一定ではない命令を実行す
る際、前記命令を実行する演算ブロックから演算終了信
号が到着するまでの間、プログラムカウンタのインクリ
メントを停止させ、レジスタ書き戻し、データメモリ書
き込み等の制御信号を無効にして、パイプラインを停止
させて前記命令を実行するように構成されていることを
特徴とするものである。
【００１５】請求項３記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項２記載のものにお
いて、パイプラインステージ１段の時間内に演算を終了
することができない複数の命令を実行する際、前記命令
の種類に適した演算終了の判定方法を用いて、プログラ
ムカウンタのインクリメントを停止させ、レジスタ書き
戻し、データメモリ書き込み等の制御信号を無効にする
ことで、パイプラインを停止させて前記命令を実行する
ように構成されていることを特徴とするものである。
ログラマブルコントローラは、請求項２記載のものにお
いて、パイプラインステージ１段の時間内に演算を終了
することができない複数の命令を実行する際、前記命令
の種類に適した演算終了の判定方法を用いて、プログラ
ムカウンタのインクリメントを停止させ、レジスタ書き
戻し、データメモリ書き込み等の制御信号を無効にする
ことで、パイプラインを停止させて前記命令を実行する
ように構成されていることを特徴とするものである。
【００１６】請求項４記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項１乃至３のいずれ
かに記載のものにおいて、前記演算ブロックが、複数種
類のデータ幅の演算に対応可能に構成されており、入力
の所定のビット位置に値をセットして前記演算ブロック
に与え、必要に応じて未使用のビット位置をクリアする
ように構成されていることを特徴とするものである。
ログラマブルコントローラは、請求項１乃至３のいずれ
かに記載のものにおいて、前記演算ブロックが、複数種
類のデータ幅の演算に対応可能に構成されており、入力
の所定のビット位置に値をセットして前記演算ブロック
に与え、必要に応じて未使用のビット位置をクリアする
ように構成されていることを特徴とするものである。
【００１７】請求項５記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項１乃至４のいずれ
かに記載のものにおいて、パイプラインステージ１段の
時間内に演算を終了することができない命令を実行する
際、前記命令が複数の汎用レジスタに演算結果を格納す
る場合は、必要なレジスタ書き戻しを全て実行するま
で、所定情報を保持するように構成されていることを特
徴とするものである。
ログラマブルコントローラは、請求項１乃至４のいずれ
かに記載のものにおいて、パイプラインステージ１段の
時間内に演算を終了することができない命令を実行する
際、前記命令が複数の汎用レジスタに演算結果を格納す
る場合は、必要なレジスタ書き戻しを全て実行するま
で、所定情報を保持するように構成されていることを特
徴とするものである。
【００１８】請求項６記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項１乃至５のいずれ
かに記載のものにおいて、パイプラインステージ１段の
時間内に演算を終了することができない命令を実行する
際、命令解読を行うステージと、命令実行を行うステー
ジ間に設けられたパイプラインレジスタ上の前記命令の
引数または制御信号を、必要なだけ保持するように構成
されていることを特徴とするものである。
ログラマブルコントローラは、請求項１乃至５のいずれ
かに記載のものにおいて、パイプラインステージ１段の
時間内に演算を終了することができない命令を実行する
際、命令解読を行うステージと、命令実行を行うステー
ジ間に設けられたパイプラインレジスタ上の前記命令の
引数または制御信号を、必要なだけ保持するように構成
されていることを特徴とするものである。
【００１９】請求項７記載の５段パイプライン構造のプ
ログラマブルコントローラは、請求項１乃至６いずれか
に記載のものにおいて、パイプライン１段の時間内に演
算を終了することができない命令を実行するか非実行に
するかを決定するフラグが設けられており、非実行の場
合には前記命令の演算を開始させず、無駄にパイプライ
ンの動作を停止させないように構成されていることを特
徴とするものである。
ログラマブルコントローラは、請求項１乃至６いずれか
に記載のものにおいて、パイプライン１段の時間内に演
算を終了することができない命令を実行するか非実行に
するかを決定するフラグが設けられており、非実行の場
合には前記命令の演算を開始させず、無駄にパイプライ
ンの動作を停止させないように構成されていることを特
徴とするものである。
【００２０】本発明の５段パイプライン構造のプログラ
マブルコントローラは、プログラマブルコントローラで
必要とされる演算のうち、演算に時間がかかる乗算また
は除算などの処理を、複数のパイプラインステージの時
間をかけて実行する専用の演算ブロックと、それらの演
算ブロック及びパイプライン構造の必要な部分を制御す
る命令実行制御ブロックとを備えたものである。
マブルコントローラは、プログラマブルコントローラで
必要とされる演算のうち、演算に時間がかかる乗算また
は除算などの処理を、複数のパイプラインステージの時
間をかけて実行する専用の演算ブロックと、それらの演
算ブロック及びパイプライン構造の必要な部分を制御す
る命令実行制御ブロックとを備えたものである。
【００２１】図６に基づいて本発明の５段パイプライン
構造のプログラマブルコントローラの一概略構造につい
て説明する。図６に示すプログラマブルコントローラ
は、図７に示したプログラマブルコントローラに対し
て、パイプライン構造の第３ステージEXに、算術演算、
論理演算、メモリアクセスのアドレス計算などを行う算
術論値演算ユニットALU の他に、応用命令の中でも特に
複雑な乗算及び除算の演算を実行するための専用の演算
ブロックMULT及び演算ブロックDIV と、これらの演算ブ
ロックの演算実行を制御する演算実行制御ブロックSUBA
LUと、パイプラインレジスタEX/MEMに引き渡す演算結果
を、算術論値演算ユニットALU の出力または演算実行制
御ブロックSUBALUの出力に切り替えるマルチプレクサMU
X とを付加したものである。
構造のプログラマブルコントローラの一概略構造につい
て説明する。図６に示すプログラマブルコントローラ
は、図７に示したプログラマブルコントローラに対し
て、パイプライン構造の第３ステージEXに、算術演算、
論理演算、メモリアクセスのアドレス計算などを行う算
術論値演算ユニットALU の他に、応用命令の中でも特に
複雑な乗算及び除算の演算を実行するための専用の演算
ブロックMULT及び演算ブロックDIV と、これらの演算ブ
ロックの演算実行を制御する演算実行制御ブロックSUBA
LUと、パイプラインレジスタEX/MEMに引き渡す演算結果
を、算術論値演算ユニットALU の出力または演算実行制
御ブロックSUBALUの出力に切り替えるマルチプレクサMU
X とを付加したものである。
【００２２】演算実行制御ブロックSUBALUは、パイプラ
イン実行においては、算術論値演算ユニットALU と同等
の立場にあり、図に示すように、パイプラインレジスタ
ID/EX から演算に必要な引数S1，S2、及び、制御信号
（デコーダ２で解読された信号）を受け取り、演算ブロ
ックMULTまたは演算ブロックDIV に、必要なデータを与
え、演算結果を、マルチプレクサMUX を介してパイプラ
インレジスタEX/MEMに引き渡すように構成されている。
但し、これらの演算は、パイプラインステージ１段の時
間では完了しないので、演算実行制御ブロックSUBALU
は、それらの専用の演算ブロックが演算中である時に
は、（１）プログラムカウンタPCのインクリメントを停
止させ、パイプラインの動作を止め、（２）第２ステー
ジID、第３ステージEXで、汎用レジスタ（レジスタファ
イル３）への書き戻し、データメモリ４への書き込み要
求信号を無効にし不正な書き込みを抑止する、などの制
御を行う。より具体的な機能については実施形態を示し
て説明することとする。
イン実行においては、算術論値演算ユニットALU と同等
の立場にあり、図に示すように、パイプラインレジスタ
ID/EX から演算に必要な引数S1，S2、及び、制御信号
（デコーダ２で解読された信号）を受け取り、演算ブロ
ックMULTまたは演算ブロックDIV に、必要なデータを与
え、演算結果を、マルチプレクサMUX を介してパイプラ
インレジスタEX/MEMに引き渡すように構成されている。
但し、これらの演算は、パイプラインステージ１段の時
間では完了しないので、演算実行制御ブロックSUBALU
は、それらの専用の演算ブロックが演算中である時に
は、（１）プログラムカウンタPCのインクリメントを停
止させ、パイプラインの動作を止め、（２）第２ステー
ジID、第３ステージEXで、汎用レジスタ（レジスタファ
イル３）への書き戻し、データメモリ４への書き込み要
求信号を無効にし不正な書き込みを抑止する、などの制
御を行う。より具体的な機能については実施形態を示し
て説明することとする。
【００２３】
【発明の実施の形態】図１に基づいて本発明の５段パイ
プライン構造のプログラマブルコントローラの一実施形
態について説明する。図１は、５段パイプライン構造の
うち、第１ステージIF、第２ステージID、第３ステージ
EXの構造のみを示すこととする。また、パイプライン構
造の中で本発明に直接関係のない部分は図示を省略して
いる。さらに、図６に示した構成と同等構成については
同符号を付すこととする。
プライン構造のプログラマブルコントローラの一実施形
態について説明する。図１は、５段パイプライン構造の
うち、第１ステージIF、第２ステージID、第３ステージ
EXの構造のみを示すこととする。また、パイプライン構
造の中で本発明に直接関係のない部分は図示を省略して
いる。さらに、図６に示した構成と同等構成については
同符号を付すこととする。
【００２４】第１ステージIFで、プログラムカウンタPC
は、次にフェッチする命令メモリ１のアドレスを計数す
るもので、プログラムカウンタ制御回路ADDRCALCにより
このプログラムカウンタPCに格納されている値は更新さ
れる。図１に示すプログラマブルコントローラでは、分
岐命令などの、プログラムカウンタPCを変更する命令を
処理する場合についてはその構成の図示及びその説明を
省略することとし、基本的にはプログラムカウンタPC
は、１ずつ加算され、制御信号HZD-PCが１の時には、プ
ログラムカウンタPCは元の値を保持するものとして説明
する。
は、次にフェッチする命令メモリ１のアドレスを計数す
るもので、プログラムカウンタ制御回路ADDRCALCにより
このプログラムカウンタPCに格納されている値は更新さ
れる。図１に示すプログラマブルコントローラでは、分
岐命令などの、プログラムカウンタPCを変更する命令を
処理する場合についてはその構成の図示及びその説明を
省略することとし、基本的にはプログラムカウンタPC
は、１ずつ加算され、制御信号HZD-PCが１の時には、プ
ログラムカウンタPCは元の値を保持するものとして説明
する。
【００２５】第１ステージIFと第２ステージID間に配置
された、パイプラインレジスタIF/ID を兼ねる命令レジ
スタIRは、プログラムカウンタPCに格納された、命令メ
モリ１の所定のアドレスに格納された命令を命令メモリ
１から読み出しフェッチする。
された、パイプラインレジスタIF/ID を兼ねる命令レジ
スタIRは、プログラムカウンタPCに格納された、命令メ
モリ１の所定のアドレスに格納された命令を命令メモリ
１から読み出しフェッチする。
【００２６】次の第２ステージIDでは、この命令レジス
タIRの値を基にして命令の内容が解読される。第２ステ
ージIDには、仕様で定められたビット幅の汎用レジスタ
を複数本有するレジスタファイル３と、命令を解読して
後段のパイプラインステージで用いる各種の制御信号を
生成するデコーダ２（以降、デコーダDC）と、パイプラ
イン動作を進めていく上で、例外的な制御信号を出力す
るハザード制御ユニットHDU が設けられている。第２ス
テージIDと第３ステージEX間に配置されたパイプライン
レジスタID/EX には、指定された番号の汎用レジスタの
値を読み出して格納するためのS1及びS2、後続のそれぞ
れのパイプラインステージで用いられる制御信号EX，ME
M ，WB、レジスタ書き戻し時のレジスタ番号を示すREG
が存在する。
タIRの値を基にして命令の内容が解読される。第２ステ
ージIDには、仕様で定められたビット幅の汎用レジスタ
を複数本有するレジスタファイル３と、命令を解読して
後段のパイプラインステージで用いる各種の制御信号を
生成するデコーダ２（以降、デコーダDC）と、パイプラ
イン動作を進めていく上で、例外的な制御信号を出力す
るハザード制御ユニットHDU が設けられている。第２ス
テージIDと第３ステージEX間に配置されたパイプライン
レジスタID/EX には、指定された番号の汎用レジスタの
値を読み出して格納するためのS1及びS2、後続のそれぞ
れのパイプラインステージで用いられる制御信号EX，ME
M ，WB、レジスタ書き戻し時のレジスタ番号を示すREG
が存在する。
【００２７】制御信号EX，MEM ，WBは、必要とされる制
御信号の集まりで、レジスタ書き戻しを制御する制御信
号WB、または、データメモリ書き込みを制御する制御信
号MEM は、それらの値が１の時に書き込みが有効になる
ものとする。第２ステージIDのデコーダDCとパイプライ
ンレジスタID/EX との間にはマルチプレクサMUX1が存在
し、このマルチプレクサMUX1は、制御信号HZD-IDが１の
時にはこれらの制御信号EX，MEM ，WBを全て０で上書き
することで、汎用レジスタ（レジスタファイル３）、ま
たは、データメモリ４への書き込み要求を無効にする。
御信号の集まりで、レジスタ書き戻しを制御する制御信
号WB、または、データメモリ書き込みを制御する制御信
号MEM は、それらの値が１の時に書き込みが有効になる
ものとする。第２ステージIDのデコーダDCとパイプライ
ンレジスタID/EX との間にはマルチプレクサMUX1が存在
し、このマルチプレクサMUX1は、制御信号HZD-IDが１の
時にはこれらの制御信号EX，MEM ，WBを全て０で上書き
することで、汎用レジスタ（レジスタファイル３）、ま
たは、データメモリ４への書き込み要求を無効にする。
【００２８】実際に、演算を実行する第３ステージEXで
は、算術論値演算ユニットALU がパイプラインレジスタ
ID/EX のS1，S2の値を基に、制御信号EXで指定された演
算を実行して、その結果をパイプラインレジスタEX/MEM
のDST に格納する。
は、算術論値演算ユニットALU がパイプラインレジスタ
ID/EX のS1，S2の値を基に、制御信号EXで指定された演
算を実行して、その結果をパイプラインレジスタEX/MEM
のDST に格納する。
【００２９】さらに、図１に示すプログラマブルコント
ローラでは、演算処理がパイプラインステージ１段分の
時間で終了しないような命令を実装するため、第３ステ
ージEXに、演算実行制御ブロックSUBALUを設けている。
このブロックはパイプライン動作の中では、パイプライ
ンレジスタID/EX から入力を受け取り、演算結果をEX/M
EMに返すという、算術論値演算ユニットALU と同等の働
きをするブロックである。但し、実際の演算は行わず、
専用の演算ブロック（乗算を行う演算ブロックMULT、除
算を行う演算ブロックDIV ）を別構成として設け、演算
実行制御ブロックSUBALUはこれらの演算ブロックに引数
を与え、演算結果を受け取り、パイプラインレジスタEX
/MEMに引き渡す役割を果たす。これらの演算は、パイプ
ラインステージ１段の時間内には終了しないので、演算
中はパイプラインの動作を停止させなくてはならず、演
算実行制御ブロックSUBALUはこのための制御信号RQ-HZD
をハザード制御ユニットHDU に出力する。
ローラでは、演算処理がパイプラインステージ１段分の
時間で終了しないような命令を実装するため、第３ステ
ージEXに、演算実行制御ブロックSUBALUを設けている。
このブロックはパイプライン動作の中では、パイプライ
ンレジスタID/EX から入力を受け取り、演算結果をEX/M
EMに返すという、算術論値演算ユニットALU と同等の働
きをするブロックである。但し、実際の演算は行わず、
専用の演算ブロック（乗算を行う演算ブロックMULT、除
算を行う演算ブロックDIV ）を別構成として設け、演算
実行制御ブロックSUBALUはこれらの演算ブロックに引数
を与え、演算結果を受け取り、パイプラインレジスタEX
/MEMに引き渡す役割を果たす。これらの演算は、パイプ
ラインステージ１段の時間内には終了しないので、演算
中はパイプラインの動作を停止させなくてはならず、演
算実行制御ブロックSUBALUはこのための制御信号RQ-HZD
をハザード制御ユニットHDU に出力する。
【００３０】また、演算結果または書き戻すレジスタの
番号をパイプラインレジスタEX/MEMに引き渡す時、パイ
プラインレジスタEX/MEMへの出力を、演算結果について
は、算術論値演算ユニットALU の出力、または、演算実
行制御ブロックSUBALUの出力に切り替える必要があり、
書き戻す汎用レジスタの番号については、パイプライン
レジスタID/EX のREG の値、または、演算実行制御ブロ
ックSUBALUの出力に切り替える必要があるため、演算実
行制御ブロックSUBALUはそのための制御信号RQ-WT をマ
ルチプレクサMUX2，MUX3に出力する。マルチプレクサMU
X2によって、パイプラインレジスタEX/MEMに引き渡す演
算結果が切り替えられ、マルチプレクサMUX3によって、
パイプラインレジスタEX/MEMに引き渡す、書き戻す汎用
レジスタの番号が切り替えられるように構成されてい
る。
番号をパイプラインレジスタEX/MEMに引き渡す時、パイ
プラインレジスタEX/MEMへの出力を、演算結果について
は、算術論値演算ユニットALU の出力、または、演算実
行制御ブロックSUBALUの出力に切り替える必要があり、
書き戻す汎用レジスタの番号については、パイプライン
レジスタID/EX のREG の値、または、演算実行制御ブロ
ックSUBALUの出力に切り替える必要があるため、演算実
行制御ブロックSUBALUはそのための制御信号RQ-WT をマ
ルチプレクサMUX2，MUX3に出力する。マルチプレクサMU
X2によって、パイプラインレジスタEX/MEMに引き渡す演
算結果が切り替えられ、マルチプレクサMUX3によって、
パイプラインレジスタEX/MEMに引き渡す、書き戻す汎用
レジスタの番号が切り替えられるように構成されてい
る。
【００３１】さらに、第３ステージEXでは、制御信号ME
M または制御信号WBは何の働きもせず、パイプラインレ
ジスタID/EX からパイプラインレジスタEX/MEMに転送さ
れるだけであるが、ここにも、第２ステージIDと同様
に、マルチプレクサMUX4，MUX5を設けて、それらに与え
る制御信号HZD-EXを１にすることで、これらの制御信号
を無効にすることもできる。MUX4は、制御信号WBを０で
上書きして汎用レジスタ（レジスタファイル３）への書
き込み要求を無効にするためのマルチプレクサ、MUX5
は、制御信号MEM を０で上書きしてデータメモリ４への
書き込み要求を無効にするためのマルチプレクサであ
る。
M または制御信号WBは何の働きもせず、パイプラインレ
ジスタID/EX からパイプラインレジスタEX/MEMに転送さ
れるだけであるが、ここにも、第２ステージIDと同様
に、マルチプレクサMUX4，MUX5を設けて、それらに与え
る制御信号HZD-EXを１にすることで、これらの制御信号
を無効にすることもできる。MUX4は、制御信号WBを０で
上書きして汎用レジスタ（レジスタファイル３）への書
き込み要求を無効にするためのマルチプレクサ、MUX5
は、制御信号MEM を０で上書きしてデータメモリ４への
書き込み要求を無効にするためのマルチプレクサであ
る。
【００３２】次に、演算実行制御ブロックSUBALUの動作
を図２のタイミングチャートを用いて説明する。図２に
示すタイミングチャートは、命令メモリ１の10番地に乗
算命令（MULT）があり、その前の 9番地、 8番地に、そ
れぞれ、先行命令F1、先行命令F2があり、11番地以降に
は、後続命令R1、後続命令R2、後続命令R3、後続命令R4
がある場合の一例を示したものである。
を図２のタイミングチャートを用いて説明する。図２に
示すタイミングチャートは、命令メモリ１の10番地に乗
算命令（MULT）があり、その前の 9番地、 8番地に、そ
れぞれ、先行命令F1、先行命令F2があり、11番地以降に
は、後続命令R1、後続命令R2、後続命令R3、後続命令R4
がある場合の一例を示したものである。
【００３３】図１に示すプログラマブルコントローラで
は、回路内部のレジスタは、φ１〜φ４の４相のクロッ
ク信号のいずれかで駆動されているものとし、各パイプ
ラインレジスタは、クロック信号φ１で駆動されている
ものとする。図には、パイプラインレジスタIF/ID を兼
ねる命令レジスタIR、プログラムカウンタPC、制御信号
HZD-PC、パイプラインレジスタID/EX のS1とEX、演算実
行制御ブロックSUBALU内部のステートマシンの状態STAT
E 、乗算ブロックMULTの演算終了信号DONE、パイプライ
ンレジスタEX/MEMのDST とWB、制御信号HZD-EX、演算実
行制御ブロックSUBALUが出力する制御信号RQ-WT を示し
ている。
は、回路内部のレジスタは、φ１〜φ４の４相のクロッ
ク信号のいずれかで駆動されているものとし、各パイプ
ラインレジスタは、クロック信号φ１で駆動されている
ものとする。図には、パイプラインレジスタIF/ID を兼
ねる命令レジスタIR、プログラムカウンタPC、制御信号
HZD-PC、パイプラインレジスタID/EX のS1とEX、演算実
行制御ブロックSUBALU内部のステートマシンの状態STAT
E 、乗算ブロックMULTの演算終了信号DONE、パイプライ
ンレジスタEX/MEMのDST とWB、制御信号HZD-EX、演算実
行制御ブロックSUBALUが出力する制御信号RQ-WT を示し
ている。
【００３４】図２に示す例では、パイプラインレジスタ
を駆動するクロック信号φ１の１パイプラインステージ
がパイプラインステージ１段となり、時系列順に、パイ
プラインステージT1〜T5、さらに少し時間をおいてパイ
プラインステージTa〜Teという期間があり、パイプライ
ンステージT1では、乗算命令の１つ前の命令（先行命令
F1）が命令レジスタIRにフェッチされており、パイプラ
インステージT2で乗算命令がフェッチされる。そして、
パイプラインステージT3で乗算命令がパイプラインの第
３ステージEXに投入され、パイプラインレジスタID/EX
のEXから乗算要求を受け取った演算実行制御ブロックSU
BALU、及び、ハザード制御ユニットHDUにより生成され
る制御信号HZD-PCにより、プログラムカウンタPCのイン
クリメントは停止する。そして、演算実行制御ブロック
SUBALU内部のステートマシンの状態は、演算要求待ちの
状態を示す初期状態IDLEからMULT1 へ、さらに、MULT2
へと遷移する。この演算実行制御ブロックSUBALU内部の
ステートマシンの状態がMULT2 の時は、乗算ブロックMU
LTから演算終了信号DONEが返されるまでそのまま待ち続
け、演算終了信号DONEが到着した後で、状態MULT3 、さ
らに、もとの演算要求待ちの状態を示すIDLEへと遷移す
る。演算実行制御ブロックSUBALUは内部のステートマシ
ンの状態の情報を、ハザード制御ユニットHDU に与え、
ハザード制御ユニットHDU はそれを基に制御信号HZD-P
C，HZD-EXを更新する。
を駆動するクロック信号φ１の１パイプラインステージ
がパイプラインステージ１段となり、時系列順に、パイ
プラインステージT1〜T5、さらに少し時間をおいてパイ
プラインステージTa〜Teという期間があり、パイプライ
ンステージT1では、乗算命令の１つ前の命令（先行命令
F1）が命令レジスタIRにフェッチされており、パイプラ
インステージT2で乗算命令がフェッチされる。そして、
パイプラインステージT3で乗算命令がパイプラインの第
３ステージEXに投入され、パイプラインレジスタID/EX
のEXから乗算要求を受け取った演算実行制御ブロックSU
BALU、及び、ハザード制御ユニットHDUにより生成され
る制御信号HZD-PCにより、プログラムカウンタPCのイン
クリメントは停止する。そして、演算実行制御ブロック
SUBALU内部のステートマシンの状態は、演算要求待ちの
状態を示す初期状態IDLEからMULT1 へ、さらに、MULT2
へと遷移する。この演算実行制御ブロックSUBALU内部の
ステートマシンの状態がMULT2 の時は、乗算ブロックMU
LTから演算終了信号DONEが返されるまでそのまま待ち続
け、演算終了信号DONEが到着した後で、状態MULT3 、さ
らに、もとの演算要求待ちの状態を示すIDLEへと遷移す
る。演算実行制御ブロックSUBALUは内部のステートマシ
ンの状態の情報を、ハザード制御ユニットHDU に与え、
ハザード制御ユニットHDU はそれを基に制御信号HZD-P
C，HZD-EXを更新する。
【００３５】図２に示した、乗算命令を実行する場合
の、演算実行制御ブロックSUBALU内部のステートマシン
の状態遷移図を図３に示す。演算要求待ちの状態を示す
初期状態IDLEから状態MULT1 に移るのは、パイプライン
の第３ステージEXに乗算命令が投入された時である。状
態MULT1 から状態MULT2 へは無条件に遷移し、状態MULT
2 で演算終了を待つ。演算終了の判定は、乗算ブロック
MULTから演算終了信号DONEが与えられることにより行わ
れるが、演算にかかる時間が一定であるなどの理由で演
算ブロックが演算終了信号DONEを返さない仕様になって
いるときは、演算実行制御ブロックSUBALU内部に、例え
ば、時間計測手段としてカウンタを設け、そのカウント
の値が予め設定している値を越えることを状態遷移の条
件（演算終了の判定条件）にすることもできる。
の、演算実行制御ブロックSUBALU内部のステートマシン
の状態遷移図を図３に示す。演算要求待ちの状態を示す
初期状態IDLEから状態MULT1 に移るのは、パイプライン
の第３ステージEXに乗算命令が投入された時である。状
態MULT1 から状態MULT2 へは無条件に遷移し、状態MULT
2 で演算終了を待つ。演算終了の判定は、乗算ブロック
MULTから演算終了信号DONEが与えられることにより行わ
れるが、演算にかかる時間が一定であるなどの理由で演
算ブロックが演算終了信号DONEを返さない仕様になって
いるときは、演算実行制御ブロックSUBALU内部に、例え
ば、時間計測手段としてカウンタを設け、そのカウント
の値が予め設定している値を越えることを状態遷移の条
件（演算終了の判定条件）にすることもできる。
【００３６】また、図２のタイミングチャートでは、乗
算を行う場合だけを示したが、図１に示したプログラマ
ブルコントローラのように、演算実行制御ブロックSUBA
LUに複数の演算ブロックを接続して、複数種類の演算を
処理させる場合は、図４の状態遷移図に示すように、演
算要求待ちの初期状態IDLEから複数種類の演算のステー
ト（図４では、乗算演算のステートまたは除算演算のス
テート）に遷移できるようなステートマシンを作成すれ
ばよい。この時、演算終了の判定は、演算を処理する各
演算ブロックの仕様に合わせて、各演算ブロックから返
される演算終了信号DONEによるか、または、一定時間経
過を計測する、演算実行制御ブロックSUBALU内部のカウ
ンタ（時間計測手段）の値によって判断するか、都合の
良い判定方法を選択すればよい。
算を行う場合だけを示したが、図１に示したプログラマ
ブルコントローラのように、演算実行制御ブロックSUBA
LUに複数の演算ブロックを接続して、複数種類の演算を
処理させる場合は、図４の状態遷移図に示すように、演
算要求待ちの初期状態IDLEから複数種類の演算のステー
ト（図４では、乗算演算のステートまたは除算演算のス
テート）に遷移できるようなステートマシンを作成すれ
ばよい。この時、演算終了の判定は、演算を処理する各
演算ブロックの仕様に合わせて、各演算ブロックから返
される演算終了信号DONEによるか、または、一定時間経
過を計測する、演算実行制御ブロックSUBALU内部のカウ
ンタ（時間計測手段）の値によって判断するか、都合の
良い判定方法を選択すればよい。
【００３７】ところで、前記したように、プログラマブ
ルコントローラが処理する命令の中には、先行するビッ
ト処理命令の結果により、その命令（パイプラインステ
ージ１段の時間内に演算を終了することができない命
令）を実行するのかどうかを決定するものがある。算術
論理演算ユニットALU で処理される通常の命令の場合に
は、命令実行条件がどうであれ、とにかく、算術論理演
算ユニットALU では演算を実行し、その命令が非実行と
なった場合にはレジスタ書き戻しまたはデータメモリ書
き込みの制御信号を無効にすることで、その命令を実質
的に非実行にしている。パイプラインの流れをできるだ
け乱さないようにこのような実装の仕方をするが、演算
実行制御ブロックSUBALUでも同じように演算ブロックに
無条件に演算を実行させると、命令実行条件が非実行と
なった場合には、演算終了までの待ち時間が無駄にな
る。そこで、演算実行制御ブロックSUBALUで処理をする
命令が、パイプラインの第３ステージEXに投入されたと
き、命令実行条件が成立していない場合には、初期状態
IDLEから演算実行中の状態に遷移させないようにして、
無駄な時間が経過しないように構成する。
ルコントローラが処理する命令の中には、先行するビッ
ト処理命令の結果により、その命令（パイプラインステ
ージ１段の時間内に演算を終了することができない命
令）を実行するのかどうかを決定するものがある。算術
論理演算ユニットALU で処理される通常の命令の場合に
は、命令実行条件がどうであれ、とにかく、算術論理演
算ユニットALU では演算を実行し、その命令が非実行と
なった場合にはレジスタ書き戻しまたはデータメモリ書
き込みの制御信号を無効にすることで、その命令を実質
的に非実行にしている。パイプラインの流れをできるだ
け乱さないようにこのような実装の仕方をするが、演算
実行制御ブロックSUBALUでも同じように演算ブロックに
無条件に演算を実行させると、命令実行条件が非実行と
なった場合には、演算終了までの待ち時間が無駄にな
る。そこで、演算実行制御ブロックSUBALUで処理をする
命令が、パイプラインの第３ステージEXに投入されたと
き、命令実行条件が成立していない場合には、初期状態
IDLEから演算実行中の状態に遷移させないようにして、
無駄な時間が経過しないように構成する。
【００３８】また、演算ブロックが複数のモードでの動
作をサポートする場合（複数種類のデータ幅の演算に対
応する場合等）、例えば、１つの乗算ブロックで 8bit
データ同士の乗算と、16bit データ同士の乗算を行う場
合は、２本のレジスタの値をそのまま引数とし、 8bit
乗算の場合は２本のレジスタのそれぞれ上位 8bit の値
を乗算の引数にする場合、実際に乗算を行う乗算ブロッ
クが 8bit 演算モードで動作するときには、引数は入力
データの下位 8bit にセットしなければならないので、
演算実行制御ブロックSUBALUSUBALUは、パイプラインレ
ジスタから得た16bit データをそのまま乗算ブロックMU
LTに引き渡すのではなく、上位 8bit の値を下位 8bit
に代入し直す必要がある。
作をサポートする場合（複数種類のデータ幅の演算に対
応する場合等）、例えば、１つの乗算ブロックで 8bit
データ同士の乗算と、16bit データ同士の乗算を行う場
合は、２本のレジスタの値をそのまま引数とし、 8bit
乗算の場合は２本のレジスタのそれぞれ上位 8bit の値
を乗算の引数にする場合、実際に乗算を行う乗算ブロッ
クが 8bit 演算モードで動作するときには、引数は入力
データの下位 8bit にセットしなければならないので、
演算実行制御ブロックSUBALUSUBALUは、パイプラインレ
ジスタから得た16bit データをそのまま乗算ブロックMU
LTに引き渡すのではなく、上位 8bit の値を下位 8bit
に代入し直す必要がある。
【００３９】さらに、乗算ブロックMULTが 8bit 演算モ
ードの時、入力データの未使用のビット位置は必ず０で
クリアしなければならない場合等、演算実行制御ブロッ
クSUBALUが演算ブロックの仕様に合わせてデータを加工
しなければならない場合がある。また、入力に限らず、
演算結果に関しても同様の加工が必要な場合もある。こ
のようなデータの加工が不要となるように演算ブロック
を設計するべきではあるが、過去の設計資産を流用して
全体のシステムを構築する場合には、このような処理も
必要になる。
ードの時、入力データの未使用のビット位置は必ず０で
クリアしなければならない場合等、演算実行制御ブロッ
クSUBALUが演算ブロックの仕様に合わせてデータを加工
しなければならない場合がある。また、入力に限らず、
演算結果に関しても同様の加工が必要な場合もある。こ
のようなデータの加工が不要となるように演算ブロック
を設計するべきではあるが、過去の設計資産を流用して
全体のシステムを構築する場合には、このような処理も
必要になる。
【００４０】また、図１に示した５段パイプライン構造
のプログラマブルコントローラで実行させる命令の中に
は、１つあるいは２つのレジスタの値を基にして演算を
行い、その演算結果を１ワードのデータメモリ４または
１本の汎用レジスタ（レジスタファイル３）に書き戻す
ものがあるが、演算実行制御ブロックSUBALUが処理する
命令の中には、複数の書き戻し処理が必要になる場合が
ある。例えば、16bit同士の乗算を行った場合には、そ
の結果は32bit 長になる。レジスタファイル３中の汎用
レジスタが16bit 幅だとすると、１命令に対してレジス
タ書き戻しを２回行う必要が生じる。図２に示したタイ
ミングチャートでは、乗算命令に対して、汎用レジスタ
への書き戻しを１回しか行っていないが、演算のデータ
幅、汎用レジスタ、データメモリ４等のデータ幅によっ
ては、複数回の書き戻し処理が必要となる場合もある。
このような命令に対しては、演算実行制御ブロックSUBA
LUで、演算要求時にパイプラインレジスタから与えられ
た情報を記憶しておき、通常のパイプライン動作では発
生しない複数回の書き戻し動作も実現できるようにステ
ートマシンを設計しておく。
のプログラマブルコントローラで実行させる命令の中に
は、１つあるいは２つのレジスタの値を基にして演算を
行い、その演算結果を１ワードのデータメモリ４または
１本の汎用レジスタ（レジスタファイル３）に書き戻す
ものがあるが、演算実行制御ブロックSUBALUが処理する
命令の中には、複数の書き戻し処理が必要になる場合が
ある。例えば、16bit同士の乗算を行った場合には、そ
の結果は32bit 長になる。レジスタファイル３中の汎用
レジスタが16bit 幅だとすると、１命令に対してレジス
タ書き戻しを２回行う必要が生じる。図２に示したタイ
ミングチャートでは、乗算命令に対して、汎用レジスタ
への書き戻しを１回しか行っていないが、演算のデータ
幅、汎用レジスタ、データメモリ４等のデータ幅によっ
ては、複数回の書き戻し処理が必要となる場合もある。
このような命令に対しては、演算実行制御ブロックSUBA
LUで、演算要求時にパイプラインレジスタから与えられ
た情報を記憶しておき、通常のパイプライン動作では発
生しない複数回の書き戻し動作も実現できるようにステ
ートマシンを設計しておく。
【００４１】さらに、図２のタイミングチャートにおい
て、パイプラインステージT3で乗算要求が第３ステージ
EXに投入されているが、この時、命令レジスタIRには後
続命令R1がフェッチされているので、次のパイプライン
ステージT4には後続命令R1の引数がパイプラインレジス
タID/EX に投入される。乗算命令の引数はパイプライン
ステージ１段分の時間しかパイプラインレジスタID/EX
には存在しないが、実際に演算を行う演算ブロックMULT
の仕様が演算終了まで引数を固定させておかなければな
らない場合には、正しく演算を行うことができなくなっ
てしまう。そこで、パイプラインレジスタID/EX の中
の、演算実行制御ブロックSUBALUに値を渡すものに関し
ては、図５に示すように、マルチプレクサMUX6を設け、
保持要求があれば、パイプラインレジスタID/EX 自身に
格納されている値（例えば、S1の内容）を保持できるよ
うにし、演算実行制御ブロックSUBALUがそのための保持
要求信号を発生するように構成する。これにより、後続
命令がパイプラインレジスタID/EX に投入されても、演
算実行制御ブロックSUBALUが処理している該当命令の引
数または演算モードなどの制御信号を必要なだけ保持す
ることが可能になり、正しく演算を実行できるようにな
る。
て、パイプラインステージT3で乗算要求が第３ステージ
EXに投入されているが、この時、命令レジスタIRには後
続命令R1がフェッチされているので、次のパイプライン
ステージT4には後続命令R1の引数がパイプラインレジス
タID/EX に投入される。乗算命令の引数はパイプライン
ステージ１段分の時間しかパイプラインレジスタID/EX
には存在しないが、実際に演算を行う演算ブロックMULT
の仕様が演算終了まで引数を固定させておかなければな
らない場合には、正しく演算を行うことができなくなっ
てしまう。そこで、パイプラインレジスタID/EX の中
の、演算実行制御ブロックSUBALUに値を渡すものに関し
ては、図５に示すように、マルチプレクサMUX6を設け、
保持要求があれば、パイプラインレジスタID/EX 自身に
格納されている値（例えば、S1の内容）を保持できるよ
うにし、演算実行制御ブロックSUBALUがそのための保持
要求信号を発生するように構成する。これにより、後続
命令がパイプラインレジスタID/EX に投入されても、演
算実行制御ブロックSUBALUが処理している該当命令の引
数または演算モードなどの制御信号を必要なだけ保持す
ることが可能になり、正しく演算を実行できるようにな
る。
【００４２】なお、実施形態には、乗算、除算を行う演
算ブロックを示したが実施形態に限定されるものではな
い。
算ブロックを示したが実施形態に限定されるものではな
い。
【００４３】
【発明の効果】請求項１乃至請求項３記載の５段パイプ
ライン構造のプログラマブルコントローラによれば、先
行するビット処理命令の結果により、後に続く命令を実
行するのかどうかを決定するものにおいて、パイプライ
ンステージ１段の時間内に演算を完了させることが困難
な命令を実装する場合、必要な時間だけパイプラインの
動作を停止させることにより、該当命令を容易に実装す
ることが可能になる。
ライン構造のプログラマブルコントローラによれば、先
行するビット処理命令の結果により、後に続く命令を実
行するのかどうかを決定するものにおいて、パイプライ
ンステージ１段の時間内に演算を完了させることが困難
な命令を実装する場合、必要な時間だけパイプラインの
動作を停止させることにより、該当命令を容易に実装す
ることが可能になる。
【００４４】また、請求項４または６記載の５段パイプ
ライン構造のプログラマブルコントローラによれば、パ
イプライン構造に合わせて演算ブロックを再設計する必
要がなくなり過去の設計資産を有効に活用することが可
能になる。
ライン構造のプログラマブルコントローラによれば、パ
イプライン構造に合わせて演算ブロックを再設計する必
要がなくなり過去の設計資産を有効に活用することが可
能になる。
【００４５】また、請求項５記載の５段パイプライン構
造のプログラマブルコントローラによれば、通常のパイ
プラインの動作では見られないような複数の書き戻し動
作を必要とする命令を実装することが可能になる。
造のプログラマブルコントローラによれば、通常のパイ
プラインの動作では見られないような複数の書き戻し動
作を必要とする命令を実装することが可能になる。
【００４６】また、請求項６記載の５段パイプライン構
造のプログラマブルコントローラによれば、パイプライ
ンレジスタ上に演算の引数を保持させることが可能にな
り、演算ブロックの小型化を図ることも可能になる。
造のプログラマブルコントローラによれば、パイプライ
ンレジスタ上に演算の引数を保持させることが可能にな
り、演算ブロックの小型化を図ることも可能になる。
【００４７】さらに、請求項７記載の５段パイプライン
構造のプログラマブルコントローラによれば、パイプラ
インステージ１段の時間内に演算を完了させることが困
難な命令の実行条件が成立しないような場合にも、無駄
にパイプラインを止めることを防止することができる。
構造のプログラマブルコントローラによれば、パイプラ
インステージ１段の時間内に演算を完了させることが困
難な命令の実行条件が成立しないような場合にも、無駄
にパイプラインを止めることを防止することができる。
【図１】本発明の５段パイプライン構造のプログラマブ
ルコントローラの一実施形態を示すブロック図である。
ルコントローラの一実施形態を示すブロック図である。
【図２】本発明の５段パイプライン構造のプログラマブ
ルコントローラの動作タイミングの一実施形態を示すタ
イミングチャートである。
ルコントローラの動作タイミングの一実施形態を示すタ
イミングチャートである。
【図３】本発明の５段パイプライン構造のプログラマブ
ルコントローラの演算実行制御ブロックSUBALU内部のス
テートマシンの状態遷移の一実施形態を示す状態遷移図
である。
ルコントローラの演算実行制御ブロックSUBALU内部のス
テートマシンの状態遷移の一実施形態を示す状態遷移図
である。
【図４】本発明の５段パイプライン構造のプログラマブ
ルコントローラの演算実行制御ブロックSUBALU内部のス
テートマシンの状態遷移の異なる実施形態を示す状態遷
移図である。
ルコントローラの演算実行制御ブロックSUBALU内部のス
テートマシンの状態遷移の異なる実施形態を示す状態遷
移図である。
【図５】本発明の５段パイプライン構造のプログラマブ
ルコントローラの異なる実施形態を示すブロック図であ
る。
ルコントローラの異なる実施形態を示すブロック図であ
る。
【図６】本発明の５段パイプライン構造のプログラマブ
ルコントローラの概略構成の一実施形態を示すブロック
図である。
ルコントローラの概略構成の一実施形態を示すブロック
図である。
【図７】従来の５段パイプライン構造のプログラマブル
コントローラの一例を示すブロック図である。
コントローラの一例を示すブロック図である。
３ レジスタファイル（汎用レジ
スタ） IF，ID，EX，MEM ， WB パイプラインレジスタ MULT，DIV 演算ブロック PC プログラムカウンタ
スタ） IF，ID，EX，MEM ， WB パイプラインレジスタ MULT，DIV 演算ブロック PC プログラムカウンタ
フロントページの続き (56)参考文献 特開 平７−244588（ＪＰ，Ａ) 特開 平４−130537（ＪＰ，Ａ) 特開 平５−189015（ＪＰ，Ａ) 特開 平４−363704（ＪＰ，Ａ) ヘネシー＆パターソン「コンピュー タ・アーキテクチャ −設計・実現・評 価の定量的アプローチ−」、日経ＢＰ 社、平成５年（1993年）５月31日、ｐ. 277−284 武良丈治外３名「ＰＣ（ＦＰ10，ＦＰ 10Ｓ）の高速処理技術」松下電工技報51 巻（1995年）ｐ．40−45 尾崎伸治外９名「Ａ 100ＭＨｚ Ｅ ｍｂｅｄｄｅｄ ＲＩＳＣ Ｍｉｃｒｏ ｃｏｎｔｒｏｌｌｅｒ」電子情報通信 学会技術研究報告94巻243号（ＩＣＤ94 96−110）（1994年）ｐ．25−30 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38 G05B 19/05
Claims (7)
- 【請求項１】 基本的なビット演算処理と、複数ビ
ットの応用処理を行うプログラマブルコントローラであ
って、パイプライン処理の各命令実行ステージに対応し
たハードウェアとして、命令メモリとプログラムカウン
タとを備えたIF部と、命令デコーダと汎用レジスタとを
備えたID部と、算術論理演算ユニットを備えたEX部と、
データメモリとそのデータメモリへのアクセス制御を行
うメモリアクセスインターフェースとを備えたMEM 部
と、ビット演算処理を行うBPU を備えたWB部とを備え、
命令実行ステージを、命令メモリから命令を取り出す命
令フェッチ処理を行う第１ステージと、命令デコード、
及び、汎用レジスタから値を取り出すレジスタフェッチ
処理を行う第２ステージと、算術論理演算またはデータ
アドレス計算または分岐先の実効アドレスを計算する分
岐先計算を行う第３ステージと、データメモリへのメモ
リアクセス処理を行う第４ステージと、ビット演算また
は前記汎用レジスタへの書き込み処理または分岐処理を
行う第５ステージとで構成し、先行するビット処理命令
の結果により、後に続く命令を実行するのかどうかを決
定するものにおいて、パイプラインステージ１段の時間
内に演算を終了することができない命令を実行する際、
設定した前記命令の演算終了に必要な時間だけプログラ
ムカウンタのインクリメントを停止させ、レジスタ書き
戻し、データメモリ書き込み等の制御信号を無効にする
ことで、パイプラインを停止させて前記命令を実行する
ように構成されていることを特徴とする５段パイプライ
ン構造のプログラマブルコントローラ。 - 【請求項２】 パイプラインステージ１段の時間内
に演算を終了することができず演算時間が一定ではない
命令を実行する際、前記命令を実行する演算ブロックか
ら演算終了信号が到着するまでの間、プログラムカウン
タのインクリメントを停止させ、レジスタ書き戻し、デ
ータメモリ書き込み等の制御信号を無効にして、パイプ
ラインを停止させて前記命令を実行するように構成され
ていることを特徴とする請求項１記載の５段パイプライ
ン構造のプログラマブルコントローラ。 - 【請求項３】 パイプラインステージ１段の時間内
に演算を終了することができない複数の命令を実行する
際、前記命令の種類に適した演算終了の判定方法を用い
て、プログラムカウンタのインクリメントを停止させ、
レジスタ書き戻し、データメモリ書き込み等の制御信号
を無効にすることで、パイプラインを停止させて前記命
令を実行するように構成されていることを特徴とする請
求項２記載の５段パイプライン構造のプログラマブルコ
ントローラ。 - 【請求項４】 前記演算ブロックが、複数種類のデ
ータ幅の演算に対応可能に構成されており、入力の所定
のビット位置に値をセットして前記演算ブロックに与
え、必要に応じて未使用のビット位置をクリアするよう
に構成されていることを特徴とする請求項２又は３のい
ずれかに記載の５段パイプライン構造のプログラマブル
コントローラ。 - 【請求項５】 パイプラインステージ１段の時間内
に演算を終了することができない命令を実行する際、前
記命令が複数の汎用レジスタに演算結果を格納する場合
は、必要なレジスタ書き戻しを全て実行するまで、前記
複数の汎用レジスタの各汎用レジスタに格納されるべき
演算結果を保持するように構成されていることを特徴と
する請求項１乃至４のいずれかに記載の５段パイプライ
ン構造のプログラマブルコントローラ。 - 【請求項６】 パイプラインステージ１段の時間内
に演算を終了することができない命令を実行する際、命
令解読を行うステージと、命令実行を行うステージ間に
設けられたパイプラインレジスタ上の前記命令の引数ま
たは制御信号を、前記命令が終了するまで保持するよう
に構成されていることを特徴とする請求項１乃至５のい
ずれかに記載の５段パイプライン構造のプログラマブル
コントローラ。 - 【請求項７】 パイプライン１段の時間内に演算を
終了することができない命令を実行するか非実行にする
かを決定するフラグが設けられており、非実行の場合に
は、前記演算命令が演算実行状態に遷移しない構成とし
ていることを特徴とする請求項１乃至６いずれかに記載
の５段パイプライン構造のプログラマブルコントロー
ラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28377795A JP3206394B2 (ja) | 1995-10-31 | 1995-10-31 | ５段パイプライン構造のプログラマブルコントローラ |
| US08/721,181 US5933651A (en) | 1995-09-29 | 1996-09-27 | Programmable controller |
| CNB961211032A CN1137421C (zh) | 1995-09-29 | 1996-09-29 | 可编程控制器 |
| DE69621091T DE69621091T2 (de) | 1995-09-29 | 1996-09-30 | Programmierbare Steuerung |
| KR1019960042852A KR100260012B1 (ko) | 1995-09-29 | 1996-09-30 | 프로그래머블 컨트롤러 |
| EP96115647A EP0766155B1 (en) | 1995-09-29 | 1996-09-30 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28377795A JP3206394B2 (ja) | 1995-10-31 | 1995-10-31 | ５段パイプライン構造のプログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128235A JPH09128235A (ja) | 1997-05-16 |
| JP3206394B2 true JP3206394B2 (ja) | 2001-09-10 |
Family
ID=17669997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28377795A Expired - Fee Related JP3206394B2 (ja) | 1995-09-29 | 1995-10-31 | ５段パイプライン構造のプログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206394B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3089427B2 (ja) * | 1990-09-20 | 2000-09-18 | 松下電器産業株式会社 | データ処理装置 |
| JPH07244588A (ja) * | 1994-01-14 | 1995-09-19 | Matsushita Electric Ind Co Ltd | データ処理装置 |
-
1995
- 1995-10-31 JP JP28377795A patent/JP3206394B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| ヘネシー＆パターソン「コンピュータ・アーキテクチャ −設計・実現・評価の定量的アプローチ−」、日経ＢＰ社、平成５年（１９９３年）５月３１日、ｐ．２７７−２８４ |
| 尾崎伸治外９名「Ａ １００ＭＨｚ Ｅｍｂｅｄｄｅｄ ＲＩＳＣ Ｍｉｃｒｏ ｃｏｎｔｒｏｌｌｅｒ」電子情報通信学会技術研究報告９４巻２４３号（ＩＣＤ９４ ９６−１１０）（１９９４年）ｐ．２５−３０ |
| 武良丈治外３名「ＰＣ（ＦＰ１０，ＦＰ１０Ｓ）の高速処理技術」松下電工技報５１巻（１９９５年）ｐ．４０−４５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09128235A (ja) | 1997-05-16 |
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