JPH08137751A

JPH08137751A - プロセッサ装置及びその制御方法

Info

Publication number: JPH08137751A
Application number: JP6277287A
Authority: JP
Inventors: Shoji Tenma; 尚二天満; Atsushi Funaki; 淳船木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-11
Filing date: 1994-11-11
Publication date: 1996-05-31
Anticipated expiration: 2020-12-07
Also published as: US5796996A; JP3723243B2

Abstract

(57)【要約】【目的】ＣＰＵに対する外部割込みを禁止することな
く、外部ターゲットの書込命令を出力バッファに対する
書込みで実行完了とした場合のターゲット書込み異常発
生に適切に対応できる。【構成】外部メモリ３４のメモリマップドレジスタ６８
に対する制御プログラムの書込命令をＣＰＵ２２が実行
した場合、書込アドレス及び書込データを出力バッファ
２４に書き込んで書込命令を完了させる。書込命令に続
く読出命令の実行に先立って出力バッファ２４，２６の
書込アドレス及びデータを同期バッファ３２に転送して
レジスタ５６、レジスタ５８に格納し、レジスタ５４を
保持状態にセットする。ＣＰＵ２２の読出命令を実行す
ると、書込データ保持レジスタ５８の書込データをメモ
リマップドレジスタ６８に書き込み、書込終了を読出命
令の終了に同期させる。同期バッファユニット３２が保
持状態で割込命令を受けると、割込復帰の命令アドレス
を、保持状態にあるデータの書込命令のアドレスに戻
し、割込終了で制御プログラムによるメモリマップドレ
ジスタの書込命令から再開させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵの外部メモリ等
に対する書込命令の実行結果を格納して命令を終了させ
る出力バッファを備えたプロセッサ装置とその制御方法
に関し、特に外部メモリ上のメモリマップドレジスタに
対するＣＰＵの書込命令で、外部出力バッファに格納さ
れた書込アドレスと書込データのビットマップドレジス
タに対する書込動作を、後続するＣＰＵの読出命令に同
期して終了させるためのプロセッサ装置及びその制御方
法に関する。

【０００２】

【従来の技術】近年、メモリの階層化によるＣＰＵの高
速化技術の１つに、ＣＰＵによる書込命令の実行で外部
メモリや外部メモリ上に形成されたメモリマップドレジ
スタなどに出力されるデータを、ＣＰＵ内部バッファ及
びＣＰＵ外部のバッファに格納し、書込命令を終了させ
る命令処理方法がある。このバッファを出力バッファと
いう。

【０００３】出力バッファとしては、通常、ＣＰＵ内部
に設けた１次キャッシュ部のキャッシュメモリをストア
バッファとして使用した内部出力バッファと、ＣＰＵ外
部の２次キャッシュ部のキャッシュメモリを使用した外
部出力バッファがある。この命令処理方法は、ＣＰＵが
実行した外部のメモリへのデータ出力（書込アドレスと
書込データ）を伴う書込命令を、出力バッファにデータ
を格納した時点で終了させ、これによって実際のメモリ
への書込時間、即ちＣＰＵが拘束される時間の短縮を図
るものである。

【０００４】図１９は従来の出力バッファを用いた命令
処理方法である。まずＣＰＵ７００が制御プログラムに
従って外部メモリ７４０に対する書込命令８００を実行
する。この書込命令８００の実行はＣＰＵ７００の内部
出力バッファ７１０に対する書込アドレスと書込データ
の格納で正常終了となり、ＣＰＵ７００は開放される。

【０００５】内部出力バッファ７１０から２次キャッシ
ュユニット７２０の外部出力バッファ７３０への転送書
込み８１０は、ＣＰＵ７００の命令実行とは非同期に順
次行われる。また外部出力バッファ７３０からアクセス
対象である外部メモリ７４０への書込みも、同様にＣＰ
Ｕ７００の命令実行とは非同期に順次行われる。ここで
内部出力バッファ７１０から外部出力バッファ７３０へ
の書込み、又は外部出力バッファ７３０から外部メモリ
７４０への書込みにおいて異常が発生した場合、内部出
力バッファ７１０及び外部出力バッファ７３０は、格納
済みのアドレス及びデータを保持した状態で凍結され、
以降、ＣＰＵ７００プログラムが凍結解除指令を行うま
で凍結状態を継続させる。

【０００６】この間、外部メモリ７４０への書込動作を
伴うＣＰＵ７００の命令の実行は、内部出力バッファ７
１０及び外部出力バッファ７３０を使用せず、直接、外
部メモリ７４０に対し書込動作が行われる。またＣＰＵ
７００は、凍結状態で書込み回復処理を実行する。この
書込み回復処理は、内部出力バッファ７１０及び外部出
力バッファユニット７３０の凍結で保持されている書込
アドレスと書込データをＣＰＵ７００が認識し、外部メ
モリ７５０に対し直接にＣＰＵ７００自身が再書込みす
る回復処理を行う。

【０００７】書込回復処理が終了したら、ＣＰＵ７００
は内部出力バッファ７１０及び外部出力バッファユニッ
ト７３０の凍結状態を解除し、内部出力バッファ７１０
及び外部出力バッファユニット７３０を使用したアクセ
ス状態に復帰する。ところで、このような出力バッファ
を使用したＣＰＵの外部メモリの書込動作と、書込み異
常が発生した時の回復処理は、書込先が外部メモリ７４
０のような受動素子である場合は問題ない。しかし、書
込先がメモリマップドレジスタ７５０のような能動素子
の場合、即ち書込みによって動作する例えば外部記憶装
置の制御レジスタなどの場合、異常発生時に出力バッフ
ァを凍結してＣＰＵ７００でメモリマップドレジスタ７
５０に直接書込むという単純な再書込みでは、回復する
ことができない。

【０００８】通常、制御レジスタとして機能するメモリ
マップドレジスタ７５０は、図２０のように、ＣＰＵ７
００による複数の書込命令、例えば書込命令８０１，８
０２，８０３を順次実行し、３回の書込動作８１１，８
１２，８１３で必要なレジスタ書込みを完了し、書込完
了後のＣＰＵ７００の読出動作でレジスタ内容に従った
動作を行う。

【０００９】このメモリマップドレジスタ７５０の書込
動作８１１，８１２，８１３において異常が発生した場
合、後続する書込命令のシーケンスが異なるようにして
いる。例えば書込異常がないときの書込命令のシーケン
スは、図２１のステップＳ１〜Ｓ７のように「書込命令
１」「書込命令２」「書込命令３」の順番となる。これ
に対し、例えば「書込命令１」の書込動作に異常がある
と、ステップＳ２からステップＳ８に進み、後続する命
令シーケンスは「書込命令４」「書込命令３」と異な
る。

【００１０】このように複数の書込動作でレジスタ内容
が決まるメモリマップドレジスタ７５０の場合、書込異
常に対する回復処理として、内部出力バッファ７１０及
び外部出力バッファ７３０を凍結し、ＣＰＵ７００で凍
結した書込アドレス及びデータを認識して直接にメモリ
マップドレジスタ７５０に再書込みしても、レジスタ内
容を回復することはできない。これは書込異常で後続す
る書込命令のシーケンスが異ならせているにも係わら
ず、異常無しの命令シーケンスに戻した書込みとなり、
再書込みそのものが誤りとなる。

【００１１】このようにメモリマップドレジスタ７５０
の書込異常の回復処理に関する問題は、メモリマップド
レジスタ７５０への書込動作の完了を、従来の非同期か
ら、ＣＰＵ命令の実行完了に同期させることで、解決で
きる。具体的には、出力バッファを通過しないアクセス
命令を設け、回復処理を行えばよい。しかし、このアク
セス方法は、ＣＰＵ７００の内部にある直接アクセスで
きる内部出力バッファ７１０には有効であるが、二次キ
ャッシュ部７２０等のＣＰＵ７００外部にある外部出力
バッファ７３０に対しては、一般的には有効ではなく、
出力バッファに強制吐出し機能を持たせたアクセス方法
が使用される。

【００１２】この出力バッファに強制吐出し機能を持た
せたアクセス方法は、メモリマップドレジスタ７５０に
対するを外部割込みをＣＰＵ７００が受け付けない状
態、即ち割込マスク状態にしてメモリマップドレジスタ
７５０に対する出力バッファからの書込み動作を、次の
手順で行う。ＣＰＵを割込マスク状態に設定する。

【００１３】ＣＰＵでメモリマップドレジスタの書込
命令を実行し、出力バッファに格納する。ＣＰＵ命令の実行に同期し、出力バッファの強制吐出
しにより、メモリマップドレジスタの書込動作を行う。ＣＰＵの割込マスク状態を解除する。

【００１４】メモリマップドレジスタ７５０の書込アク
セスで、ＣＰＵ７００を割込マスク状態に設定する理由
は、次のとおりである。外部出力バッファ７３０に書込
データと書込アドレスが保持された吐出し前の状態で、
メモリマップドレジスタ７５０を割込先とした外部割込
みが発生すると、出力バッファ吐き出し機能を使用した
メモリマップドレジスタ７５０の書込動作が割込処理に
より行われる。

【００１５】このとき書込異常が起きると、書込命令シ
ーケンスの変更に伴い同様に書込回復ができなくなる問
題を生ずる。そこで、メモリマップドレジスタ７５０を
書込命令を実行する間は、ＣＰＵ７００を割込マスク状
態とし、外部割込みを受け付けないようにする。また出
力バッファの強制吐出し機能は、ＣＰＵの通常動作で
は、マップドレジスタ７５０の書込命令（複数命令）に
続きその読出命令を実行することから、ＣＰＵの読出命
令の実行時に吐出し動作を行い、吐出し完了と同期して
ＣＰＵの読出命令の実行を完了させる。これ以外に、Ｃ
ＰＵに強制吐出しの専用命令をもたせる方法もあるが、
一般には使用されない。

【００１６】図２２は出力バッファの強制吐出し機能に
よるメモリマップドレジスタの書込動作である。まずＣ
ＰＵ７００が割込みマスク状態で、メモリマップドレジ
スタ７５０の書込命令実行８２１を行い、内部出力バッ
ファ７１０に書込アドレスと書込データを格納して命令
実行を終了する。次にメモリマップドレジタ７５０の読
出命令をＣＰＵ７００が実行するが、この読出命令の実
行に先立ち内部出力バッファ７１０から外部出力バッフ
ァ７３０への転送書込動作８２２が行われる。例えばＣ
ＰＵ７００における次の読出命令を取出す命令フェッチ
サイクルで転送書込動作８２２を行う。

【００１７】続いてＣＰＵ７００が読出命令を実行する
と、この読出命令の実行によるバス動作を２次キャッシ
ュ部７２０で検出し、外部出力バッファ７３０の保持デ
ータをメモリマップドレジスタ７５０に書き込むアクセ
ス対象への書込動作８２３を実行する。このメモリマッ
プドレジスタ７５０の書込動作８２３が正常に終了する
と、吐出し完了の報告が読出命令の実行による読出デー
タの応答と共にＣＰＵ７００に対し行われる。

【００１８】一方、メモリマップドレジスタ７５０の書
込動作に異常があると、読出命令の実行による読出デー
タの応答に同期して書込異常がＣＰＵ７００に報告され
る。そこでＣＰＵ７００はメモリマップドレジスタ７５
０に対する書込異常をリアルタイムで認識し、異常回復
の再書込みを行う。このため複数の書込命令に対応した
書込動作の途中で書込異常が報告されると、後続する命
令シーケンスを変更してメモリマップドレジスタ７５０
に確実に書込みを行うことができる。

【００１９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の出力バッファの吐出し機能を利用したメモリ
マップドレジスタの書込命令の処理にあっては、書込命
令の対象となるメモリマップドレジスタのアクセス頻度
が非常に高いため、メモリマップドレジスタをアクセス
するたびに、ＣＰＵで割込マスク状態の設定と解除の処
理を伴い、書込オーバヘッドが大きいという問題があ
る。

【００２０】またメモリマップドレジスタの書込異常の
頻度は低いにも係わらず、ＣＰＵの割込マスク状態が頻
繁に設定されるため、外部割込みの応答性能が低下する
という問題もあった。本発明の目的は、ＣＰＵに対する
外部割込を禁止することなく、外部ターゲットの書込命
令を出力バッファに対する書込みで実行完了とした場合
のターゲット書込み異常発生に適切に対応できるプロセ
ッサ装置及びその制御方法を提供する。

【００２１】

【課題を解決するための手段】図１は本発明の原理説明
図である。ＣＰＵ２２には、制御プログラムに従った命
令を実行する制御プログラム処理部６２と、外部割込み
の発生で制御プログラム処理部６２の実行を中断して割
込プログラムの命令を実行する割込プログラム処理部６
４が設けられる。ＣＰＵ２２の外部メモリ３４上にはタ
ーゲットとしてメモリマップドレジスタ６８が設けられ
る。

【００２２】出力バッファ部（内部出力バッファ２４と
外部出力バッファ２６）は、ＣＰＵ２２の書込命令の実
行よるメモリマップドレジスタ６８に対する書込アドレ
ス及び書込データを受信格納してＣＰＵ２２の書込命令
を終了させる。同期バッファ回路部３２には、書込アド
レス及び書込データの保持状態を示す使用状態表示レジ
スタ５４、書込アドレスを保持する書込アドレス保持レ
ジスタ５６、及び書込データを保持する書込データ保持
レジスタ５８が設けられる。

【００２３】同期バッファ回路部３２は、ＣＰＵ２２の
メモリマップドレジスタ６８に対する書込命令に続く読
出命令の実行に先立って、出力バッファ部から転送され
た書込アドレス及び書込データを書込アドレス保持レジ
スタ５６と書込データ保持レジスタ５８の各々に格納す
ると共に、使用状態表示レジスタ５４をデータ保持状態
にセットする。

【００２４】次に、ＣＰＵ２２の読出命令の実行に伴っ
て、書込データ保持レジスタ５８の書込データをメモリ
マップドレジスタ６８に書込み、この書込み終了を読出
命令による読出データの応答に同期させる。具体的に
は、メモリマップドレジスタ６８への書込動作が正常に
終了した際に、書込データ保持レジスタ５８のデータを
ダミーの読出データとしてＣＰＵ２２に応答する。

【００２５】またメモリマップドレジスタ６８への書込
動作で異常が発生した場合、ＣＰＵ２２の読出命令によ
る読出データの応答に同期して、ＣＰＵ２２に書込動作
の異常終了を報告する。更に、同期バッファ回路部３２
は、必要ならば、メモリマップドレジスタ６８に対する
データ書込みを行った後に、使用状態表示レジスタ５４
をクリアして非保持状態とする。

【００２６】ＣＰＵ２２の割込プログラム処理部６４
は、メモリマップドレジタ６８に対する外部割込みの発
生時、同期バッファ回路部３２の使用状態表示レジスタ
５４を参照してデータ保持状態を判別した場合、割込終
了時の制御プログラムへの復帰命令アドレスを、保持状
態にある書込アドレス及び書込データの書込命令のアド
レスに戻し、割込処理の終了で、戻した書込命令アドレ
スから制御プログラムを実行させる。

【００２７】具体的には、割込プログラム処理部６４
は、制御プログラム処理部６２でメモリマップドレジス
タ６８の書込命令を終了してから、次の読出命令に先立
って出力バッファユニットの書込データ及び書込アドレ
スを同期バッファ回路部３２に転送した後の読出命令の
実行までの間に外部割込みが発生した場合、同期バッフ
ァ回路部３２の使用状態表示レジスタ５４を読出し、同
期バッファ回路部３２が保持状態にある場合は、割込み
復帰の命令アドレスを１命令戻してメモリマップドレジ
スタ６８に対する割込み処理を実行し、割込終了でメモ
リマップドレジスタの書込命令から再開させる。

【００２８】ＣＰＵ２２の制御プログラム処理部６２
は、通常、メモリマップドレジスタ６８に対する複数の
書込命令を実行した後に、メモリマップドレジスタ６８
の読出命令を実行する。またＣＰＵ２２の制御プログラ
ム処理部６２は、メモリマップドレジスタ６８に対する
複数の書込命令に続く読出命令の実行終了に伴って同期
バッファ回路部３２から書込動作の異常報告を受信した
場合、異なる書込命令列の実行でメモリマップドレジス
タ６８に対する後続する書込動作を行う。メモリマップ
ドレジスタ６８は、例えば入出力制御装置の制御レジス
タである。

【００２９】出力バッファ部は、ＣＰＵ２２の内部に設
けた内部出力バッファ（ストアバッファ）２４と、ＣＰ
Ｕ２２の外部に設けた外部出力バッファ２６で構成され
る。ＣＰＵ２２の制御プログラム処理部６２は、内部出
力バッファ２４に対する書込動作でメモリマップドレジ
スタ６８に対する書込命令を終了させる。内部出力バッ
ファ２４に格納された書込アドレス及び読出アドレス
は、書込命令に続く読出命令の実行に先立って外部出力
バッファユニット２６を経由して、同期バッファ回路部
３２に転送される。

【００３０】内部出力バッファ２４は、ＣＰＵ２２の内
部に設けた１次キャッシュ部のキャッシュメモリであ
る。外部出力バッファユニット２６は、ＣＰＵ２２の外
部に設けた２次キャッシュ部２８のキャッシュメモリで
ある。また本発明は、プロセッサの制御方法を提供す
る。書込過程では、外部メモリ３４上にマッピングされ
たメモリマップドレジスタ６８に対する書込命令をＣＰ
Ｕ２２が実行した場合、メモリマップドレジスタ６８に
対する書込アドレス及び書込データをＣＰＵ２２から出
力バッファ（例えばＣＰＵ内部出力バッファ２４）に書
込んで書込命令を終了させる。

【００３１】次のバッファ転送過程では、ＣＰＵ２２の
メモリマップドレジスタ６８に対する書込命令に続く読
出命令の実行に先立って、出力バッファ部の書込アドレ
ス及び書込データを同期バッファ回路部３２に転送し、
その書込アドレス保持レジスタ５６と書込データ保持レ
ジスタ５８の各々に格納し、使用状態表示レジスタ５４
にデータ保持状態にセットする。

【００３２】次の同期過程では、ＣＰＵ２２の読出命令
の実行に伴って書込データ保持レジスタ５８の書込デー
タをメモリマップドレジスタ６８に書き込み、この書込
終了を読出命令による読出データの応答に同期させる。
更に、割込処理過程が設けられ、メモリマップドレジス
タ６８に対する外部割込みの発生時、同期バッファ回路
部３２の使用状態表示レジスタ５４を参照してデータ保
持状態を判別した場合、割込終了時の制御プログラムへ
の復帰命令アドレスを、割込発生時にデータ保持状態に
ある書込アドレス及び書込データの書込命令のアドレス
に戻し、割込処理の終了で、戻した書込命令アドレスか
ら制御プログラムを実行させる。

【００３３】

【作用】このような本発明のプロセッサ装置及びその制
御方法によれば、メモリマップドレジスタのアクセスを
実行する制御プログラムには、メモリマップドレジスタ
に対する外部割込みを禁止する割込マスク状態を設定す
る機能は設ける必要はなく、外部割込みはそのまま受け
付けて実行させる。

【００３４】制御プログラムでＣＰＵに割込マスクを設
定する代わりに本発明は、外部割込みの発生によるメモ
リマップドレジスタの割込プログラムに、対応する機能
を設ける。割込プログラムは、割込処理に先立ち同期バ
ッファ回路部がデータ保持状態にあるか否かチェックす
る。データ保持状態にあった場合にはメモリマップドレ
ジスタを対象とした割込処理によって同期バッファ回路
部に滞留中の書込データ及び書込アドレスが破壊されて
しまうことから、割込終了で復帰する制御プログラムの
復帰命令アドレスを、破壊される書込アドレスと書込デ
ータの書込命令のアドレスに戻しておく。

【００３５】このため割込処理が終了すると、ＣＰＵで
書込命令は実行されたが、メモリマップドレジスタに対
して未書込みとなっている書込命令が、再度、ＣＰＵで
実行され、外部割込みが発生しても制御プログラムによ
るメモリマップドレジスタの書込動作を確実に行うこと
ができる。このため制御プログラムによるメモリマップ
ドレジスタのアクセスでＣＰＵを割込マスク状態に設定
する必要がなくなり、これに伴う書込オーバヘッドをな
くすことができる。

【００３６】また制御プログラムによるメモリマップド
レジスタのアクセス中であっても、外部割込みの発生時
には、メモリマップドレジスタの割込プログラムによる
割込処理が直ちに実行され、本来の割込応答性能を維持
することができる。

【００３７】

【実施例】図２は本発明のプロセッサ装置の動作環境と
なる計算機システムである。この計算機システムでは、
４台のプロセッサマシン１０−１〜１０−４を設けてい
る。各プロセッサマシン１０−１〜１０−４のＩＤは、
＃００〜＃０３となる。プロセッサマシン１０−１〜１
０−４に対しては、システムバス１４−１，１４−２に
よってシステム記憶装置１２−１，１２−２が接続され
る。

【００３８】またプロセッサマシン１０−１〜１０−４
に対しては、入出力バス１６−１，１６−２を介して、
例えば４台の入出力制御装置１８−１〜１８−４が接続
される。入出力制御装置１８−１〜１８−４のそれぞれ
は、入出力装置２０−１〜２０−４を接続している。入
出力装置２０−１〜２０−４としては、磁気ディスク装
置、光ディスク装置、磁気テープ装置、プリンタ、キー
ボード、マウス、タブレットなどのマンマシンインタフ
ェース、他の計算機システムとの通信制御装置などが設
けられ、入出力制御装置１８−１〜１８−４はそれぞれ
の入出力装置に対応した入出力制御モジュールとなる。
例えば入出力制御装置が磁気ディスク装置の場合は、入
出力制御装置は磁気ディスク制御装置となる。

【００３９】この計算機システムにあっては４台のプロ
セッサマシン１０−１〜１０−４を例にとっているが、
最大構成として８台までプロセッサマシンを設けること
ができる。また、入出力制御装置は必要に応じて適宜に
増設できる。図３は、図２のプロセッサマシン１０−１
のハードウェア構成である。他のプロセッサマシン１０
−２〜１０−４についても同様である。

【００４０】このプロセッサマシンにはＣＰＵ２２−１
が設けられる。ＣＰＵ２２−１には１次キャッシュ機構
が設けられており、この１次キャッシュ機構のキャッシ
ュメモリはストアバッファ２４−１として示されてい
る。図４はＣＰＵ２２−１の内部構成である。ＣＰＵ２
２−１には、浮動小数点演算制御ユニット１２８、浮動
小数点演算実行ユニット１３０、整数演算制御ユニット
１３２、スーパースカラ整数演算実行ユニット１３４、
命令キャッシュメモリユニット１３６、データキャッシ
ュメモリユニット１３８、メモリ管理ユニット（ＭＭ
Ｕ）１４０およびバスインタフェースユニット１４２が
設けられる。

【００４１】浮動小数点演算実行ユニット１３０は浮動
小数点演算制御１２８の制御のもとに浮動小数点演算を
実行する。スーパースカラ整数演算実行ユニット１３４
は整数演算制御ユニット１３２の制御のもとに、動的に
並列実行可能な整数演算命令を判別し、並列的に整数演
算を実行する。命令キャッシュメモリユニット１３６
は、例えば２０キロバイトであり、メモリ管理ユニット
１４０によりキャッシュ制御を受ける。命令キャッシュ
メモリユニット１３６には、浮動小数点演算制御１２８
および整数演算制御ユニット１３２で使用する共有部の
ＥＥＰＲＯＭ１４からフェッチしたプログラムコードが
格納される。一度、プロクラムコードが命令キャッシュ
メモリユニット１３６に格納されると、その後、浮動小
数点演算制御１２８および整数演算制御ユニット１３２
は命令キャッシュメモリユニット１３６のプログラムコ
ードを使用した演算動作を実行する。

【００４２】データキャッシュメモリユニット１３８
は、例えば１６キロバイトの容量をもち、浮動小数点演
算実行ユニット１３０およびスーパースカラ整数演算実
行ユニット１３４の演算に使用する外部メモリから読み
出したデータを格納する。データキャッシュメモリユニ
ット１３８のキャッシュ制御もメモリ管理ユニット（Ｍ
ＭＵ）４０により行われる。データキャッシュメモリユ
ニット１３８は内部出力バッファとなるストアバッファ
２４−１として機能する。

【００４３】再び図３を参照するに、ＣＰＵ２２−１の
外部には２次キャッシュメモリ２６−１が設けられる。
２次キャッシュメモリ２６−１は、２次キャッシュコン
トローラ２８により制御される。ＣＰＵ２２−１，２６
−１に対し、必要に応じてＣＰＵ２２−２と２次キャッ
シュメモリ２６−２を増設することができる。２次キャ
ッシュコントローラ２８に続いては、メモリアクセスユ
ニット３０を介してローカルストレージユニット３４が
設けられる。ローカルストレージユニット３４は、ＣＰ
Ｕ２２−１に対する外部メモリとなる。更に、ＣＰＵ２
２−１で実行する各種の制御プログラムを格納したＲＯ
Ｍ３６が設けられる。

【００４４】ローカルストレージユニット３４には、Ｃ
ＰＵ２２−１に対応してメモリマップドレジスタ６８が
設けられている。メモリマップドレジスタ６８は、図２
の入出力制御装置１８−１〜１８−４の制御レジスタと
して使用される。ＣＰＵ２２−１は、制御プログラムの
メモリマップドレジスタ書込命令を実行することによ
り、ローカルストレージユニット３４のメモリマップド
レジスタ６８に対するデータ書込みを行う。通常、メモ
リマップドレジスタ６８に対する書込命令は、複数の書
込命令を順次実行することで行われる。メモリマップド
レジスタ６８をターゲットとした書込命令が複数回実行
されて書込動作が完了すると、続いてＣＰＵ２２−１は
メモリマップドレジスタ６８の読出命令を実行し、この
読出データに基づいて入出力制御装置に対する制御動作
を実行することになる。

【００４５】ＣＰＵ２２−１におけるメモリマップドレ
ジスタ６８の書込命令の実行は、内部出力バッファとし
て機能するストアバッファ２４−１に対し書込アドレス
と書込データを格納することで終了する。ストアバッフ
ァ２４−１に格納された書込アドレスおよび書込データ
は、次のＣＰＵ２２−１によるメモリマップドレジスタ
６８に対する読出命令の実行に先立ち、２次キャッシュ
メモリ２６−１に転送され、更に本発明で新たに設けて
いるメモリアクセスユニット３０内の同期バッファ回路
部３２に転送される。

【００４６】同期バッファ回路部３２は、図５の回路構
成をもつ。まずレジスタ回路５２には、使用状態表示レ
ジスタ５４、書込アドレス保持レジスタ５６および書込
データ保持レジスタ５８が設けられている。使用状態表
示レジスタ５４は、例えば図６（Ａ）に示す３２ビット
のレジスタであり、第１ビット目に同期バッファ回路部
３２の使用状態の有無を表示するビジィビット５５を設
けている。

【００４７】ビジィビット５５は、書込アドレス保持レ
ジスタ５６および書込データ保持レジスタ５８にデータ
が格納されるとビット１にセットされる。データが格納
されていないとき、ビジィビット５５はビット０となっ
ている。書込アドレス保持レジスタ５６および書込デー
タ保持レジスタ５８も、図６（Ｂ）（Ｃ）に示すよう
に、３２ビットのレジスタを使用している。

【００４８】再び図５を参照するに、同期バッファ回路
部３２には、転送回路４６，６０、ＣＰＵ命令検出解読
回路４８およびレジスタ制御回路５０が設けられる。転
送回路４６は、プロセッサマシンの内部バスを介して２
次キャッシュコントローラ２８との間でアドレスおよび
データの転送を行う。ＣＰＵ命令検出解読回路４８は、
転送回路４６に対する２次キャッシュコントローラ２８
からの内部バスの状態を監視しており、ＣＰＵ２２−１
によるメモリマップドレジスタの書込命令の実行に伴う
バス動作を検出してレジスタ制御回路５０に出力する。

【００４９】レジスタ制御回路５０は、転送回路４６で
受信した２次キャッシュコントローラ２８からのメモリ
マップドレジスタに対する書込アドレスおよび書込デー
タを受けて、レジスタ回路５２の書込アドレス保持レジ
スタ５６および書込データ保持レジスタ５８に受信アド
レスおよび受信データを格納する。また、書込アドレス
および書込データの格納後に、使用状態表示レジスタ５
４のビジィビット５５をビット１にセットする。

【００５０】またレジスタ制御回路５０は、メモリマッ
プドレジスタの書込アドレスおよび書込データの保持状
態でＣＰＵ命令検出解読回路４８より読出命令の実行に
伴うバス動作の検出出力を受けると、レジスタ回路５２
の書込アドレス保持レジスタ５６の書込アドレスと書込
データ保持レジスタ５８の書込データを読み出し、転送
回路６０を介してローカルストレージユニット３４のメ
モリマップドレジスタ６８に対する書込動作を行う。

【００５１】レジスタ回路５２に設けている各レジスタ
５４，５６，５８の内容は、メモリマップドレジスタ６
８に対する書込終了でクリアしてもよいし、クリアせず
にそのまま放置しておくことで、次のデータ転送の際に
レジスタ書替えを行うだけであってもよい。更に、必要
ならば、各レジスタにバリッドビットを設け、バリッド
ビットによってレジスタの書込みと書込禁止を制御する
ようにしてもよい。

【００５２】再び図３を参照するに、メモリアクセスユ
ニット３０に続いては割込コントローラ３８が設けられ
る。割込コントローラ３８は、各種の外部割込みを検出
し、ＣＰＵ２２−１に対し外部割込みの判別結果に応じ
た割込処理を指示する。更に、入出力バス１６−１，１
６−２に対してはメッセージコントローラ４０−１，４
０−２と入出力バスコントローラ４２−１，４２−２を
１つとしたユニットが設けられる。更に、システムバス
１４−１，１４−２のそれぞれに対しては、システムバ
スコントローラ４４−１，４４−２が設けられる。

【００５３】ここでプロセッサマシンには、ＣＰＵ２２
−２及び次キャッシュメモリ２６−２を増設することが
できる。ＣＰＵ２２−２を増設した場合、ローカルスト
レージユニット３４には専用のメモリマップドレジスタ
が設けられる。図７は、本発明のプロセッサマシンによ
るローカルストレージユニット３４に設けているメモリ
マップドレジスタ６８に対するアクセス機能である。ま
ずＣＰＵ２２には、通常の制御プログラムを実行する制
御プログラム処理部６２が設けられる。この制御プログ
ラム処理部６２の処理には、ローカルストレージユニッ
ト３４に設けているメモリマップドレジスタ６８の各々
に対するアクセス命令の実行も含まれる。以下の説明で
は、メモリマップドレジスタ６８に対する制御プログラ
ムのアクセス命令のみを例にとる。

【００５４】またＣＰＵ２２には、割込プログラム処理
部６４が設けられる。割込プログラム処理部６４は、制
御プログラム処理部６２による制御プログラムの実行中
に割込コントローラ３８（図３参照）より外部割込みの
発生に基づく割込起動の指示を受けると、制御プログラ
ム処理部６２による制御プログラムを中断して、割込ゲ
インに対応した割込プログラムを実行する。

【００５５】この割込プログラム処理部６４による割込
処理には、ローカルストレージユニット３４に設けてい
るメモリマップドレジスタ６８をターゲットとしたアク
セス命令を行う割込処理プログラムも含まれる。制御プ
ログラム処理部６２で例えばローカルストレージユニッ
ト３４のメモリマップドレジスタ６８の書込命令を実行
すると、内部出力バッファとなるストアバッファ２４に
対する書込アドレスおよび書込データの格納で書込命令
が終了する。通常、メモリマップドレジスタ６８に対す
る書込みは、複数の書込命令の実行で完了する。したが
って、ストアバッファ２４には書込命令の数に応じた書
込アドレスおよび書込データが格納されることになる。

【００５６】複数の書込命令の実行が終了すると、制御
プログラム処理部６２はメモリマップドレジスタ６８の
読出命令を実行する。この読出命令の実行に先立って、
ストアバッファ２４に格納された書込アドレスおよび書
込データが２次キャッシュコントローラ２８のキャッシ
ュメモリで実現される外部出力バッファ２６を経由し
て、メモリアクセスコントローラ３０に設けている同期
バッファ回路部３２に転送される。

【００５７】ストアバッファ２４から転送された書込ア
ドレスおよび書込データは、レジスタ制御回路５０によ
り書込アドレス保持レジスタ５６および書込データ保持
レジスタ５８に格納される。このとき使用状態表示レジ
スタ５４のビジィビット５５がビット１にセットされ、
同期バッファ回路部３２が使用状態にあることを表わ
す。

【００５８】ストアバッファ２４からのデータ転送のき
っかけは、制御プログラム処理部６２における次に実行
する読出命令のフェッチサイクル動作を検出して行えば
よい。続いて読出命令は実行サイクルに移行して、読出
命令が実行される。この読出命令の実行は、内部バスを
介してメモリアクセスコントローラ３０に読出コマンド
および読出アドレスを転送することで実現される。ＣＰ
Ｕ２２による読出命令の実行に対し、同期バッファ回路
部３２にあっては、そのＣＰＵ命令検出解読回路４８
（図５参照）によって読出命令に伴う内部バスのバス動
作を検出し、これに基づきレジスタ制御回路５０が書込
アドレス保持レジスタ５６の書込アドレスおよび書込デ
ータ保持レジスタ５８の書込データを読み出して、ロー
カルストレージユニット５４に対し書込動作を指示す
る。

【００５９】これによって、書込アドレスで指定された
メモリマップドレジスタ６８−１に転送された書込デー
タの書込動作が行われる。同時に、メモリアクセスコン
トローラ３０に対しては、ＣＰＵ２２よりメモリマップ
ドレジスタ６８−１の読出コマンドが送られてきている
ため、読出データを応答しなければならない。通常の読
出動作はローカルストレージユニット３４のメモリマッ
プドレジスタ６８−１から読み出すが、このときメモリ
マップドレジスタ６８−１に書き込まれたデータは同期
バッファ回路部の書込データ保持レジスタ５８の書込デ
ータである。そこで、メモリマップドレジスタ６８−１
の読出しは行わず、書込保持レジスタ５８の書込データ
の書込動作の終了後に書込データ保持レジスタ５８の書
込データを読み出して、ダミーの読出データとして内部
バスによりＣＰＵに応答する。

【００６０】図８は、図７においてＣＰＵ２２の制御プ
ログラム処理部６２がメモリマップドレジスタ６８に対
する書込命令を実行して正常に書込動作が終了するまで
を表わす。まずＣＰＵ２２は、ブロック１００でメモリ
マップドレジスタの書込命令を実行し、ブロック１０２
で、内部のストアバッファ２４に書込アドレスと書込デ
ータを格納して命令を終了する。次にＣＰＵ２２は、ブ
ロック１０４で読出命令の取出し即ちフェッチ動作を行
う。

【００６１】この読出命令の取出しを契機に、ストアバ
ッファ２４から２次キャッシュメモリ２８にブロック２
００に示すようにストアバッファ２４の滞留データを同
期バッファ回路部３２に転送するためのバッファ転送を
行い、更に２次キャッシュメモリ２８より同期バッファ
回路部３２に転送して、転送されたデータ（書込アドレ
スと書込データ）を対応するレジスタに格納し、更に使
用状態表示レジスタ（ステータスレジスタ）５４をデー
タ保持状態にセットする。

【００６２】次にＣＰＵ２２は、ブロック１０５で読出
命令を実行する。この読出命令は、ブロック２０１に示
すように、２次キャッシュメモリ２８を経由して同期バ
ッファ回路部３２に通知される。具体的には、読出命令
に対し２次キャッシュのヒット判定を行うが、ミスヒッ
トとなることから、同期バッファ回路部３２を設けてい
るメモリアクセスユニット３０に対し読出コマンドおよ
び読出アドレスのバス転送を行う。

【００６３】このような読出命令の実行に伴うバス動作
に対し、同期バッファ回路部３２で読出命令の実行を検
出すると、ブロック３０１で、現在保持している保持ア
ドレスとＣＰＵから通知された読出アドレスとを比較す
る。ブロック３０２でアドレス一致が得られると、ブロ
ック３０３で、保持データを外部メモリとなるローカル
ストレージユニット３０４の書込アドレスで指定される
メモリマップドレジスタに書き込む。これが外部メモリ
３４のブロック４００のデータ書込動作である。

【００６４】外部メモリ３４のメモリマップドレジスタ
に対するデータ書込動作が正常に終了すると、同期バッ
ファ回路部３２はレジスタに保持している書込データを
読み出してダミーの読出データとしてＣＰＵ２２に転送
し、読出命令の実行終了とする。図９，図１０，図１１
は、図８のメモリマップドレジスタに対する書込命令の
実行からデータ書込みの正常終了までの処理を分けて示
している。まず図９は、ＣＰＵ２２におけるメモリマッ
プドレジスタに対する書込命令の実行処理である。制御
プログラム処理部６２は、外部メモリ３４のメモリマッ
プドレジスタ６８に対する書込命令実行７０を行う。こ
の書込命令実行７０は、ＣＰＵ２２の内部に設けている
ストアバッファ２４に書込アドレスおよび書込データを
格納することで正常終了となる。

【００６５】図１０は、書込命令の実行に続いて、ＣＰ
Ｕ２２の制御プログラム処理部６２が次に実行する読出
命令取出し７２を行った場合である。この読出命令取出
し７２を契機として、ストアバッファ２４に格納された
メモリマップドレジスタ６８に対する書込アドレスと書
込データは、２次キャッシュコントローラ２８のキャッ
シュメモリ２６である外部出力バッファを経由して同期
バッファ回路部３２に転送され、書込アドレス保持レジ
スタ５６および書込データ保持レジスタ５８に格納さ
れ、更に使用状態表示レジスタ５４のビジィビットを１
にセットする。

【００６６】図１１は、読出命令取出し７２に続くＣＰ
Ｕ２２の制御プログラム処理部６２による読出命令実行
７８の処理である。この読出命令実行７８に伴い、２次
キャッシュコントローラ２８を経由してメモリアクセス
ユニットの同期バッファ回路部３２に内部バスによって
読出コマンドおよび読出アドレスが転送され、このバス
動作を検出することでＣＰＵ２２の読出命令実行７８を
同期バッファ回路部３２で検出できる。

【００６７】読出命令の実行を同期バッファ回路部３２
で検出すると、書込アドレス保持レジスタ５６のアドレ
スとＣＰＵ２２から指示された読出アドレスとを比較す
る。アドレスが一致すれば、同期バッファ回路部３２よ
り現在保持している書込アドレスと書込データを書込コ
マンドと共にローカルストレージユニット３４である外
部ユニットに転送する書込動作８０を行い、メモリマッ
プドレジスタ６８に書き込む。

【００６８】メモリマップドレジスタ６８の書込みが正
常にできると、正常終了のステータス応答８２が得られ
る。この終了応答８２を受けると、同期バッファ回路部
３２はＣＰＵ２２の読出命令実行７８に対する応答とし
て書込データ保持レジスタ５８の書込データを読み出し
て、ダミーの読出データとしてバス転送する。なお、Ｃ
ＰＵ２２の読出命令実行７８で受信された読出アドレス
が同期バッファ回路部３２の保持アドレスと不一致の場
合は、同期バッファ回路部３２を内蔵しているメモリア
クセスユニット３０（図３参照）による通常のローカル
ストレージユニット３４に対する読出動作が行われる。

【００６９】図１２のタイムチャートは、メモリマップ
ドレジスタに対する書込動作で異常が発生した場合であ
る。ブロック３０３の外部メモリ３４のメモリマップド
レジスタに対する書込動作において、ブロック４０１の
書込み異常が発生すると、これに対しブロック３０５で
ＣＰＵ２２に異常報告を行う。喪私論、異常報告と同時
に読出データ（ダミーデータ）も応答する。

【００７０】図１３のフローチャートは、図７のＣＰＵ
２２に設けた制御プログラム処理部６２によるメモリマ
ップドレジスタのアクセス処理のフローチャートであ
る。まずステップＳ１で、外部メモリに対する書込命令
が実行されると、ステップＳ２でＣＰＵ２２内のストア
バッファ２４に書込アドレスおよびデータを格納して処
理を終了する。次にステップＳ３で、次の命令が外部メ
モリの読出命令であることを判別すると、ステップＳ４
で、ＣＰＵ２２内のストアバッファ２４に滞留している
書込アドレスと書込データを外部出力バッファとしての
２次キャッシュメモリ２６を介して同期バッファ回路部
３２に転送する。

【００７１】続いてステップＳ５で外部メモリの読出命
令を実行し、読出命令の実行に伴い、ステップＳ６で、
同期バッファ回路部に対するバス動作によって読出コマ
ンドおよび読出アドレスを通知する。続いてステップＳ
７で、外部メモリからのステータスコマンドに対するス
テータス応答の受信をチェックしており、ステータス応
答を受信すると、ステップＳ８でステータスを解読す
る。

【００７２】このステータス解読で外部メモリから正常
に読出データが応答され、且つ外部メモリに対する同期
バッファ回路部３２からの書込動作の正常終了であった
場合には一連の処理を終了する。一方、外部メモリから
読出データの応答はあったが、これに同期して同期バッ
ファ回路部より外部メモリに対する書込動作の異常報告
があった場合には、ステップＳ１０に進み、外部メモリ
のメモリマップドレジスタの書込動作で異常を起こした
書込命令を再度実行するリトライ処理を行って、再度書
込動作を行う。

【００７３】図１４のフローチャートは、図７の同期バ
ッファ回路部の処理動作である。本発明の実施例にあっ
ては、図５に示したように、同期バッファ回路部はハー
ドウェアで構成しており、したがって図１４のフローチ
ャートはハードウェアの動作手順を示すことになる。ま
た、同期バッファ回路部３２をマイクロプロセッサによ
るソフトウェアで実現する場合には、図１４のフローチ
ャートに従ったプログラム処理とすればよい。

【００７４】図１４において、同期バッファ回路部３２
は、ステップＳ１で上位の出力バッファ部からのデータ
転送の有無をチェックしており、外部メモリのメモリマ
ップドレジスタに対する書込アドレスと書込データのデ
ータ転送を受けると、ステップＳ２で、受信したアドレ
スとデータをそれぞれ書込アドレス保持レジスタ５６と
書込データ保持レジスタ５８に格納し、使用状態表示レ
ジスタ５４のビジィビット５５をオンする。

【００７５】続いてステップＳ３で、ＣＰＵ２２の読出
動作を監視している。ＣＰＵ２２で読出命令が実行され
て内部バスに読出コマンドおよび読出アドレスが表示さ
れるバス動作からＣＰＵの読出動作を検出すると、ステ
ップＳ４で、書込アドレス保持レジスタ５６の保持アド
レスとＣＰＵの読出アドレスを比較する。ステップＳ５
でアドレス一致を判別すると、ステップＳ６で、保持デ
ータを外部メモリのメモリマップドレジスタに書き込む
書込動作を行う。この書込動作が正常に行われると、ス
テップＳ７からステップＳ８に進み、同期バッファ回路
部３２の書込データ保持レジスタ５６の保持データを読
み出して、ダミーの読出データとしてＣＰＵ２２に転送
して終了応答とする。

【００７６】一方、メモリマップドレジスタの書込動作
で異常が発生した場合には、ステップＳ９に進み、ステ
ップＳ８と同様、保持データのダミー読出データとして
の応答に同期してＣＰＵに書込動作の異常報告を応答す
る。この書込動作の異常報告を受けたＣＰＵは、図１３
のステップＳ１０に示したように直ちにリトライ処理に
よる書込動作の回復を図る。

【００７７】一方、ステップＳ５で保持アドレスとＣＰ
Ｕの読出アドレスが一致しなかった場合には、同期バッ
ファ回路部３２に保持しているデータの読出命令でない
ことから、ステップＳ１０に進み、通常通り外部メモリ
の読出動作を実行してＣＰＵ２２に転送する。これは同
期バッファ回路部３２を設けているメモリアクセスユニ
ット３０の機能で実現される。

【００７８】次に、ＣＰＵ２２に設けた制御プログラム
処理部６２により、メモリマップドレジスタ６８に対す
る書込命令と読出命令の実行中に同じメモリマップドレ
ジスタ６８に対する外部割込みが発生した場合の割込プ
ログラム処理部６４の処理を説明する。図１５は、制御
プログラム処理部６２がブロック５００で他の命令動作
を行い、次にメモリマップドレジスタに対する書込命令
動作をブロック５０２で行う前にブロック５０１の外部
割込みが発生した場合のタイムチャートである。このよ
うにブロック５０２のメモリマップドレジスタに対する
書込命令動作の前にブロック５０１の外部割込みが発生
すると、割込プログラム処理部６４は、まずブロック６
００で同期バッファ回路部３２の使用状態表示レジスタ
（ステータスレジスタ）５４を読み出す。

【００７９】このときブロック５０２のメモリマップド
レジスタに対する書込命令動作およびブロック５０３の
読出命令動作は行われていないため、同期バッファ回路
部３２はブロック６０１のようにデータ非保持状態にあ
る。即ち、使用状態表示レジスタ５４の読出しでビジィ
ビット５５をチェックするとビット０となっている。こ
の場合には、ブロック６０２で、割込復帰命令アドレス
をブロック５０１の外部割込発生の次のブロック５０２
の書込命令動作の命令アドレスのまま維持して、ブロッ
ク６０３で割込処理を行う。ブロック６０３の割込処理
は、制御プログラム処理部６２による処理と同様、図９
のように、ＣＰＵ２２の割込プログラム処理部６４がメ
モリマップドレジスタ６８の書込命令を実行してストア
バッファ２４に書込データおよび読出データを格納す
る。

【００８０】次のメモリマップドレジスタ６８の読出命
令に先立って、図１０のようにストアバッファ２４から
２次キャッシュメモリ（外部出力バッファ）２６を介し
て同期バッファ回路部３２に書込アドレスおよび書込デ
ータが転送され、書込アドレス保持レジスタ５６および
書込データ保持レジスタ５８に格納した後、使用状態表
示レジスタ５４のビジィビット５５をビット１にオンす
る。

【００８１】次に図１１のように、制御プログラム処理
部６２によりＣＰＵ２２でメモリマップドレジスタ６８
の読出命令が実行されると、これに伴うバスの読出動作
を同期バッファ回路部３２で検出して保持アドレスと読
出アドレスを比較し、アドレス一致が得られることか
ら、保持データのメモリマップドレジスタ６８に対する
書込みを行う。

【００８２】このようなブロック６０３のメモリマップ
ドレジスタ６８に対する割込処理が終了すると、ブロッ
ク６０２でセットした割込復帰命令アドレスにブロック
６０４で復帰し、割込終了で、制御プログラム処理部６
２はブロック５０２のメモリマップドレジスタに対する
命令動作を行う。図１６は、制御プログラム処理部６２
でメモリマップドレジスタに対する書込命令動作をブロ
ック５１０で行い、続いてブロック５１１で、メモリマ
ップドレジスタの読出命令の取出しを行い、次にブロッ
ク５１３で読出命令を実行するまでの間にブロック５１
２の外部割込みが発生した場合の処理である。

【００８３】ブロック５１２の外部割込みが発生した状
態では、ブロック５１０の書込命令動作でＣＰＵ２２が
ストアバッファ２４に格納した書込アドレスおよび書込
データが、ブロック５１１の読出命令の取出しを契機に
して同期バッファ回路部３２に転送され、同期バッファ
回路部３２はデータ保持状態となっている。この状態で
ブロック５１２の外部割込みの発生で割込プログラム処
理部６４が起動すると、まずブロック６１０で、同期バ
ッファ回路部３２の使用状態表示レジスタ（ステータス
レジスタ）５４を読み出す。このときデータ書込みが行
われていることから、ビジィビット５５はビット１とな
っており、ブロック６１１でデータ保持状態を認識す
る。

【００８４】データ保持状態を認識すると、現在行って
いる割込処理により同期バッファ回路部３２の保持デー
タは破壊されてしまうことから、ブロック６１２で、現
在保持状態にあるデータの書込みを行った書込命令に復
帰命令アドレスを戻す処理を行う。即ち、ブロック５１
２の外部割込みの発生で本来の割込復帰命令アドレスは
次のブロック５１３で実行される読出命令の命令アドレ
スとなっているが、ブロック６１２では、この読出命令
の割込復帰命令アドレスを１命令戻したブロック５１０
の書込命令の命令アドレスとする。

【００８５】続いてブロック６１３で、メモリマップド
レジスタに対する書込命令と読出命令の実行を伴う割込
処理を行い、割込終了によるブロック６１４の復帰処理
はブロック６１２で戻した外部割込み発生前の書込命令
の命令アドレスとし、制御プログラム処理部５２はブロ
ック５１０から再度書込命令動作を行う。この割込終了
後のブロック５１０の書込命令動作により、外部割込み
の発生で破壊された同期バッファ回路部３２のデータが
次のブロック５１１の読出命令取出しを通じて回復し、
もし外部割込みが続いて発生しなければ、ブロック５１
３で、ＣＰＵの読出命令の実行に伴い、メモリマップド
レジスタに同期バッファ回路部３２に保持していたデー
タの書込動作が行われる。このため、外部割込みの発生
により同期バッファ回路部３２に保持したデータが破壊
されても、割込終了後に正しいメモリマップドレジスタ
に対する書込動作を行うことができる。

【００８６】図１７は、ブロック５２１で書込命令動作
を行い、次のブロック５２２で読出命令動作を行った後
にブロック５２３で外部割込みが発生した場合の割込処
理である。ブロック５２２の読出命令動作の終了後のブ
ロック５２３の外部割込み発生にあっては、同期バッフ
ァ回路部３２の保持データは既にメモリマップドレジス
タ６８に書き込まれていることから、同期バッファ回路
部の格納データが破壊されても問題はなく、割込復帰命
令アドレスを維持したまま割込処理を行う。この場合の
割込処理プログラム処理部６４によるブロック６２０〜
６２４までの処理は、図１５の書込命令動作前の割込処
理と同じである。

【００８７】図１８のフローチャートは、本発明の割込
プログラム処理部６４の割込処理である。外部割込みで
割込処理が起動すると、ステップＳ１で、同期バッファ
回路部の使用状態表示レジスタ（ステータスレジスタ）
５４を読み取り、ビジィビット５５の状態でデータ保持
状態か否かチェックする。ステップＳ２でデータ保持状
態を判別すると、ステップＳ３で、制御プログラムの割
込復帰アドレスを１命令戻す処理を行い、ステップＳ５
で割込処理を実行し、ステップＳ４でセットした制御プ
ログラムの割込復帰アドレスにリターンする。

【００８８】一方、ステップＳ２で、ビジィビットがビ
ット０でデータ保持状態にないときには、ステップＳ３
の割込復帰アドレスを１命令戻す処理を行わず、割込発
生が起きた次の命令アドレスを割込復帰アドレスとして
維持したまま、ステップＳ４の割込処理を行って、制御
プログラムにリターンする。尚、上記の実施例は、ＣＰ
Ｕ外部のアクセスターゲットとして外部メモリ上のメモ
リマップドレジスタを例にとっているが、本発明はこれ
に限定されず、ＣＰＵの外部に存在する適宜のアクセス
対象となるターゲットについて同様な処理を適用するこ
とができる。更に本発明は実施例に示した数値による限
定は受けない。

【００８９】

【発明の効果】以上説明してきたように本発明によれ
ば、外部割込みの発生による割込処理において、同期バ
ッファ回路部にアクセスターゲットとなるメモリマップ
ドレジスタに書き込むデータが保持状態にあるか否かチ
ェックし、データ保持状態にあるときには、割込処理の
実行で保持データが破壊される可能性があることから、
制御プログラムの動作を保持データの書込動作以前の状
態に復帰させることで、制御プログラムにおけるＣＰＵ
のマスク制御処理を不要とし、制御プログラムのオーバ
ヘッドを低減すると共に、割込応答性を低下させること
なく、出力バッファを用いた外部ターゲットに対する書
込動作を確実に行うことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の動作環境となるシステム構成図

【図３】図２のプロセッサマシンのブロック図

【図４】図３のＣＰＵのブロック図

【図５】図３の同期バッファ回路部の回路ブロック図

【図６】図３の同期バッファ回路部に設けたレジスタの
説明図

【図７】本発明の処理機能のブロック図

【図８】書込命令の実行から書込動作が正常に行われる
までのタイムチャート

【図９】書込命令の実行サイクルの説明図

【図１０】読出命令に先立って行われる転送サイクルの
説明図

【図１１】読出命令の実行に同期した書込サイクルの説
明図

【図１２】書込動作で異常が起きたときのタイムチャー
ト

【図１３】ＣＰＵの制御プログラム処理のフローチャー
ト

【図１４】同期バッファ回路部の処理動作のフローチャ
ート

【図１５】書込命令の実行前に外部割込みが発生した時
のタイムチャート

【図１６】書込命令の実行後で読出命令の実行前に外部
割込みが発生した時のタイムチャート

【図１７】読出命令の終了後に外部割込が発生した時の
タイムチャート

【図１８】割込処理のフローチャート

【図１９】従来の出力バッファを用いた外部メモリのア
クセス機能のブロック図

【図２０】メモリマップドレジスタに対する複数の書込
命令による書込動作の説明図

【図２１】メモリマップドレジスタに対するアクセス命
令シーケンスのフローチャート

【図２２】ＣＰＵの命令実行に書込動作を同期させたア
クセス方法の説明図

【符号の説明】

１０−１〜１０−４：プロセッサマシン１２−１，１２−２：システム記憶装置（システムスト
レージユニット；SSU ）１４−１，１４−２：システムバス１６−１，１６−２：入出力バス１８−１〜１８−４：入出力制御装置（入出力制御モジ
ュール）２０−１〜２０−４：入出力装置２２，２２−１，２２−２：ＣＰＵ２４，２４−１，２４−２：ストアバッファ（内部出力
バッファ）２６，２６−１，２６−２：２次キャッシュメモリ（外
部出力バッファ）２８：２次キャッシュコントローラ３０：メモリアクセスコントローラ３２：同期バッファ回路部３４：ローカルストレージユニット（外部メモリ）３６：ＲＯＭ３８：割込みコントローラ４０−１，４０−２：メッセージコントローラ４２−１，４２−２：入出力バスコントローラ４４−１，４４−２：システムバスコントローラ４６，６０：転送回路４８：ＣＰＵ命令検出解読回路５０：レジスタ制御回路５２：レジスタ回路５４：使用状態表示レジスタ５５：ビジィビット５６：書込アドレス保持レジスタ５８：書込データ保持レジスタ６２：制御プログラム処理部６４：割込プログラム処理部

Claims

【特許請求の範囲】

【請求項１】制御プログラムに従った命令を実行する制
御プログラム処理部を備えたＣＰＵと、前記ＣＰＵの外部メモリ上にマッピングされたメモリマ
ップドレジスタと、前記制御プログラム処理部によるメモリマップドレジス
タ書込命令の実行による書込アドレス及び書込データを
受信格納して前記書込命令の実行を終了させる出力バッ
ファ部と、書込アドレスと書込データの保持状態を示す使用状態表
示レジスタと、書込アドレスを保持する書込アドレス保持レジスタと、書込データを保持する書込データ保持レジスタと、を有し、前記メモリマップドレジスタ書込命令に続く読
出命令の実行に先立って前記出力バッファ部から転送さ
れた書込アドレス及び書込データを、前記書込アドレス
保持レジスタと書込データ保持レジスタに格納すると共
に、前記使用状態表示レジスタをデータ保持状態にセッ
トし、前記読出命令の実行に伴って前記書込データ保持
レジスタの書込データを前記メモリマップドレジスタに
書込んで該書込み終了と前記読出命令による読出データ
の応答を同期させる同期バッファ回路部と、を備えたこ
とを特徴とするプロセッサ装置。
【請求項２】請求項１記載のプロセッサ装置に於いて、
前記同期バッファ回路部は、前記メモリマップドレジス
タへの書込動作が正常に終了した場合、前記書込動作の
終了後に前記書込データ保持レジスタのデータをダミー
の読出データとして前記ＣＰＵに応答することを特徴と
するプロセッサ装置。
【請求項３】請求項１記載のプロセッサ装置に於いて、
前記同期バッファ回路部は、前記メモリマップドレジス
タへの書込動作で異常が発生した場合、前記書込データ
保持レジスタのデータをダミーの読出データとして前記
ＣＰＵに応答し、該読出データの応答に同期して前記Ｃ
ＰＵに書込動作の異常終了を報告することを特徴とする
プロセッサ装置。
【請求項４】請求項１記載のプロセッサ装置に於いて、
前記同期バッファ回路部は、前記メモリマップドレジス
タに対する書込動作を行った後に、前記使用状態表示レ
ジスタを非保持状態にクリアすることを特徴とするプロ
セッサ装置。
【請求項５】請求項１記載のプロセッサ装置に於いて、
前記ＣＰＵは外部割込の発生で前記プログラム処理部の
処理を中断して割込プログラムの命令を実行する割込プ
ログラム処理部を備え、前記割込プログラム処理部は、
前記メモリマップドレジスタに対する外部割込みの発生
時、前記同期バッファ回路部の使用状態表示レジスタを
参照してデータ保持状態を判別した場合、前記制御プロ
グラムへの復帰命令アドレスを、データ保持状態にある
書込アドレス及び書込データの書込命令のアドレスに戻
し、割込処理の終了で前記書込命令アドレスから前記制
御プログラムを実行させることを特徴とするプロセッサ
装置。
【請求項６】請求項５記載のプロセッサ装置に於いて、
前記割込プログラム処理部は、前記制御プログラムによ
るメモリマップドレジスタ書込命令の実行から、次の読
出命令に先立って前記出力バッファ部の書込データ及び
書込アドレスを前記同期バッファ回路部に転送した後の
前記読出命令の実行までの間に外部割込みが発生した場
合、前記同期バッファ回路部の使用状態表示レジスタを
参照してデータ保持状態にあるときは、前記制御プログ
ラムへの復帰命令アドレスを１命令戻し、割込処理の終
了で前記同期バッファ部に保持していた書込アドレスと
書込データの書込命令のアドレスから前記制御プログラ
ムを実行させることを特徴とするプロセッサ装置。
【請求項７】請求項１記載のプロセッサ装置に於いて、
前記ＣＰＵの制御プログラム処理部は、前記メモリマッ
プドレジスタに対する複数の書込命令を実行した後に、
前記メモリマップドレジスタの読出命令を実行すること
を特徴とするプロセッサ装置。
【請求項８】請求項７記載のプロセッサ装置に於いて、
前記ＣＰＵの制御プログラム処理部は、前記メモリマッ
プドレジスタに対する複数の書込命令に続く読出命令の
実行終了に伴って前記同期バッファ回路部から書込動作
の異常報告を受信した場合、異なる書込命令列の実行で
前記メモリマップドレジスタに対し後続する書込動作を
行うことを特徴とするプロセッサ装置。
【請求項９】請求項８記載のプロセッサ装置に於いて、
前記メモリマップドレジスタは入出力制御装置の制御レ
ジスタであることを特徴とするプロセッサ装置。
【請求項１０】請求項１記載のプロセッサ装置に於い
て、前記出力バッファ部は、前記ＣＰＵに内蔵した内部
出力バッファと前記ＣＰＵの外部に設けた外部出力バッ
ファで構成され、前記制御プログラム処理部は、前記内部出力バッファに
対する書込動作で前記メモリマップドレジスタに対する
書込命令を終了し、前記内部出力バッファに格納された
書込アドレス及び読出アドレスは、前記書込命令に続く
読出命令の実行に先立って前記外部バッファを経由して
前記同期バッファ回路部に転送されることを特徴とする
プロセッサ装置。
【請求項１１】請求項１０記載のプロセッサ装置に於い
て、前記内部出力バッファは、前記ＣＰＵの内部に設け
た１次キャッシュ部のキャッシュメモリであり、前記外
部出力バッファは、前記ＣＰＵの外部に設けた２次キャ
ッシュ部のキャッシュメモリであることを特徴とするプ
ロセッサ装置。
【請求項１２】外部メモリ上にマッピングされたメモリ
マップドレジスタに対する書込命令をＣＰＵが実行した
場合、前記メモリマップドレジスタに対する書込アドレ
ス及び書込データを前記ＣＰＵから出力バッファに書込
んで前記書込命令を終了させる書込み過程と、前記ＣＰＵの書込命令に続く読出命令の実行に先立っ
て、前記出力バッファ部の書込アドレス及び書込データ
を同期バッファ回路部に転送してその書込アドレス保持
レジスタと書込データ保持レジスタの各々に格納すると
共に、使用状態表示レジスタをデータ保持状態にセット
するバッファ転送過程と、前記ＣＰＵの読出命令の実行に伴って前記書込データ保
持レジスタの書込データを前記メモリマップドレジスタ
に書込み、該書込終了を前記読出命令による読出データ
の応答に同期させる同期過程と、を備えたことを特徴と
するプロセッサ制御方法。
【請求項１３】請求項１２記載のプロセッサ制御方法に
於いて、前記同期過程は、前記メモリマップドレジスタ
への書込動作が正常に終了した場合、前記ＣＰＵの読出
命令の終了に同期して前記書込データ保持レジスタのデ
ータをダミーの読出データとして前記ＣＰＵに応答する
ことを特徴とするプロセッサ制御方法。
【請求項１４】請求項１２記載のプロセッサ制御方法に
於いて、前記同期過程は、前記メモリマップドレジスタ
への書込動作で異常が発生した場合、前記書込データ保
持レジスタのデータをダミーの読出データとして前記Ｃ
ＰＵに応答し、該読出データの応答に同期して前記ＣＰ
Ｕに書込動作の異常終了を報告することを特徴とするプ
ロセッサ制御方法。
【請求項１５】請求項１２記載のプロセッサ制御方法に
於いて、前記同期過程は、前記メモリマップドレジスタ
に対するデータ書込みを行った後に、前記使用状態表示
レジスタを非保持状態にクリアすることを特徴とするプ
ロセッサ装置。
【請求項１６】請求項１２記載のプロセッサ制御方法に
於いて、外部割込みの発生時、前記同期バッファ回路部
の使用状態表示レジスタを参照してデータ保持状態を判
別した場合、前記制御プログラムへの復帰命令アドレス
を、前記データ保持状態にある書込アドレス及び書込デ
ータの書込命令のアドレスに戻し、割込処理の終了で前
記書込命令アドレスから前記制御プログラムを実行させ
る割込処理過程を備えたことを特徴とするプロセッサ制
御方法。
【請求項１７】請求項１６記載のプロセッサ装置に於い
て、前記割込処理過程は、前記制御プログラムによる書
込命令の実行から、次の読出命令に先立って前記出力バ
ッファユニットの書込データ及び書込アドレスを前記同
期バッファに転送した後の前記読出命令の実行までの間
に外部割込みが発生した場合、前記同期バッファ回路部
の使用状態表示レジスタを参照してデータ保持状態にあ
るときは、前記制御プログラムへの復帰命令アドレスを
１命令だけ戻し、割込処理の終了で前記同期バッファ部
に保持されていた書込アドレスと書込データの書込命令
アドレスから前記制御プログラムを実行させることを特
徴とするプロセッサ制御方法。