DE19929419C2 - Synchroner Kommunikationsbus und Verfahren zur synchronen Kommunikation zwischen Schaltungsmodulen - Google Patents

Abstract

Ein synchroner Kommunikationsbus zur Übertragung von Daten zwischen Schaltungsmodulen (2), die an den Kommunikationsbus angeschlossen sind, hat mindestes einen Datenbus (1, 3), einen Steuerbus (4) und eine Bus-Steuerung (5), wobei die Schaltungsmodule zur Anforderung von Daten bzw. zum Signalisieren der Datensendebereitschaft ein Interrupt-Signal an die Bus-Steuerung (5) senden. In jedem Schaltungsmodul (2) ist ein Speicher (6) zum Zwischenspeichern von Daten vorgesehen, wobei die Speicher (6) an den Datenbus (1, 3) angeschlossen sind, und die Bus-Steuerung (5) ist zur Freischaltung definierter Speicher (6) ausgebildet, um Daten von ausgewählten Speichern (6) auf den Datenbus (1, 3) bzw. von dem Datenbus (1, 3) in die Speicher (6) zu leiten.

Description

Die Erfindung betrifft einen synchronen Kommunikationsbus zur Übertragung von Daten zwischen Schaltungsmodulen, die an den Kommunikationsbus angeschlossen sind, mit einem herkömmlichen Registersteuerbus, bestehend aus einem Adressbus, einem Datenbus und einem Steuerbus, wobei die Schaltungsmodule zur Anforderung von Daten bzw. Signalisieren der Datensendebereitschaft ein In­ terrupt-Signal senden und wobei jedes Schaltungsmodul eine syn­ chrone Registerschnittstelle hat.

Bus-Architekturen zur Kommunikation zwischen Schaltungsmodulen sind insbesondere von Mikrocomputern hinreichend bekannt. Ein typischer Systembus für einen Mikro-Computer ist in Scholze/Rei­ ne: Einführung in die Mikrocomputer-Technik: Grundlagen, Pro­ grammierung, Schaltungstechnik, Teubner-Studienskripten, Teub­ ner-Verlag, Stuttgart 1985, Seiten 34 bis 37, beschrieben. Ein typischer Systembus besteht aus einem Datenbus, einem Adressbus und einem Steuerbus, die an einen Mikroprozessor angeschlossen sind und von diesem gesteuert werden. An dem Bus sind weitere Schaltungsmodule, wie z. B. Hauptspeicher, Ein-/Ausgabekanäle etc. angeschlossen. Über den Datenbus werden Daten von bzw. zu dem Mikroprozessor bidirektional übertragen. Über den Adressbus überträgt der Mikroprozessor die aktuelle Adresse an ein Schaltungsmodul, z. B. eine Speicheradresse, die Adresse eines Ein-/Ausgabekanals oder eines Ergänzungsbausteins. Die Adressen sind hierbei kaskadiert, so daß ein Teil der digitalen Adresse zur Selektion des Schaltungsmoduls verwendet werden kann. An den Steuerbus werden Steuersignale, wie z. B. Schreib- und Lese-Si­ gnale etc. übertragen, um die Schaltungsmodule anzusteuern. Die Steuerung des Bussystems erfolgt durch den Mikroprozessor, der die Adressen und Steuersignale festlegt und die an den Bus ange­ schlossenen passiven Schaltungsmodule ansteuert.

Ferner sind Multimikroprozessorsysteme bekannt, bei denen mehre­ re aktive Mikroprozessoren bzw. Schaltungsmodule auf den System­ bus zugreifen. Hierbei ist eine zentrale Bus-Zuteilungslogik vorgesehen, die den Zugriff auf den Systembus steuert, da zu einer Zeit nur ein Schaltungsmodul jeweils auf den Systembus zugreifen kann. Die Bus-Zuteilungslogik ist auch als Interrupt- Controller bekannt. Die Schaltungsmodule senden Interrupt-Sig­ nale, um einen Zugriff auf den Systembus anzufordern. Die Inter­ rupt-Signale sind prioritätsgesteuert und je nach Priorität des Interrupt-Signals erhält das jeweilige Schaltungsmodul für die Dauer eines Datenaustauschs die Regie über den Systembus.

In Meiling, Fülle: Mikroprozessoren und Mikrorechner, Akademie- Verlag Berlin 1988, 193 bis 197 ist ein Kommunikationsbus beste­ hend aus Steuer-, Adress- und Datenbus beschrieben, bei dem die Schaltungsmodule jeweils einen Datenpuffer als Zwischenspeicher und programmierbare Steuerregister für die Kommunikation mit einem zentralen Mikroprozessor haben. Die Schaltungsmodule sen­ den Interrupt-Signale an den zentralen Mikroprozessor, der den Kommunikationsbus synchronisiert und die Ein- oder Ausgabeopera­ tionen der Schaltungsmodule steuert.

Zur Übertragung großer Datenblöcke von einem Schaltungsmodul zu einem Speicherelement sind sogenannte DMA-Steuerungen bekannt, bei denen die Bus-Steuerung mit Hilfe eines DMA-Controllers ohne Zwischenschaltung des Mikroprozessors erfolgt. Die DMA-Steuerung ist z. B. in Rainer Scholze "Einführung in die Mikrocomputertech­ nik" - Grundlagen, Programmierung, Schaltungstechnik - Teubner Verlag Stuttgart, 1985, Seiten 274 bis 277 beschrieben. Ein DMA- Controller dient lediglich zur Steuerung der Kommunikation von Schaltungsmodulen mit einem einzigen festgelegten Speicherbau­ stein. Die übergeordnete Steuerung des Kommunikationsbusses er­ folgt weiterhin.

Bei der Entwicklung und der Programmierung von modular aufgebau­ ten integrierten Schaltungen besteht das Problem, die Module mit einem möglichst universellen Bussystem so zusammenzuschalten, daß der Bus möglichst gut ausgelastet ist und eine hohe Daten­ rate der Datenübermittlung über den Bus ermöglicht. Hierbei muß die Steuerung der Schaltungsmodule möglichst einfach sein, so daß der Kommunikationsbus durch einfache Programmierung modifizierbar ist. Weiterhin müssen die Schaltungsmodule ohne großen Aufwand synchronisiert werden können.

Erfindungsgemäß ist somit über die herkömmlichen asynchronen Prozessorbussysteme bestehend aus Adressbus, Datenbus und Steuerbus ein zusätzlicher Datenbus und Steuerbus vorgesehen. Der zusätzliche Daten- und Steuerbus wird durch eine Bus- Steuerung synchronisiert, in dem die Registerschnittstellen mit Freischaltsignalen über den zusätzlichen Steuerbus angesteuert werden. Das herkömmliche asynchrone Prozessorbussystem wird le­ diglich nur noch zur Steuerung der Schaltungsmodule, nicht je­ doch des Datentransfers zwischen Steuermodulen verwendet.

Es ist weiterhin vorteilhaft, wenn in der Bus-Steuerung ein Be­ fehlsspeicher vorgesehen ist, indem eine Tabelle von Befehlsab­ folgen abgelegt ist. Hierbei sollte dann für jeden Interrupt jeweils eine Befehlsabfolge definiert sein, wobei die Befehls­ folgen mindestens die auszuwählenden Speicher, die Anzahl der zu übertragenen Daten und die Auswahl des Lese- bzw. Schreibmodus umfassen. Es wird somit vorgeschlagen, daß der Bus-Zugriff von der Bus-Steuerung in Abhängigkeit von dem Interrupt automatisch gesteuert wird. Mit den Befehlsfolgen wird das Auslesen von Da­ ten aus definierten Schaltungsmodulen und das Schreiben der Da­ ten auf andere definierte Schaltungsmodule bzw. den Mikroprozes­ sor gesteuert. Dadurch kann der Bus auf einfache Weise mit Soft­ ware an die jeweiligen speziellen Schaltungsanforderungen ange­ paßt werden, nachdem die Schaltungsmodule mit dem Standard-Bus zu einer gewünschten Schaltung zusammengeschaltet sind. Hierbei sollte für jeden Interrupt eine Priorität festgelegt werden, so daß die Ausführung der Interrupts bzw. der zugehörigen Befehls­ abfolgen in der Reihenfolge der Prioritäten erfolgen kann. Dies hat den Vorteil, daß die Bus-Steuerung nachträglich durch Ver­ änderung der Prioritäten einfach modifiziert werden kann, ohne die Befehlsabfolgen ändern zu müssen. Dies kann z. B. dann not­ wendig sein, wenn sich im Testbetrieb herausstellt, daß ein Speicher überläuft bzw. leerläuft.

Der Kommunikationsbus wird erfindungsgemäß durch die Signale zur Freischaltung der Speicher synchronisiert, indem die Freischalt- Signale zusätzlich zur Taktung des Kommunikationsbusses dienen. Weiterhin ist es vorteilhaft, wenn der zusätzliche Datenbus ei­ nen Lese-Datenbus zum Lesen von Daten aus einem Schaltungsmodul und einem Schreib-Datenbus zum Schreiben von Daten auf ein Schaltungsmodul hat. Dann können Daten mit Hilfe eines Pipeline­ verfahrens mit Ausnahme des ersten und letzten Taktes ohne wei­ tere Taktverluste direkt von einem Schaltungsmodul auf ein ande­ res Schaltungsmodul geschrieben werden. Hierzu ist vorteilhaf­ terweise ein Zwischenspeicher zwischen dem Lese-Datenbus und dem Schreib-Datenbus vorgesehen, so daß ein Datum in einem ersten Schritt zunächst über den Lese-Datenbus in den Zwischenspeicher geschrieben und in einem zweiten Schritt von dem Zwischenspei­ cher über den Schreib-Datenbus in mindestens ein anderes Schal­ tungsmodul geschrieben wird. Der Zwischenspeicher ist vorteil­ hafterweise ein Multiplexer. Das Multiplexen kann auch über ei­ nen Bus Tristatefähigen erfolgen.

In der Bus-Steuerung ist vorteilhafterweise ein Befehlskurzspei­ cher und eine Interrupt-Leitung zwischen der Bus-Steuerung und einem Mikroprozessor vorgesehen, so daß der Mikroprozessor Be­ fehlsabfolgen in dem Befehlskurzspeicher schreiben kann, wenn ein Interrupt an den Mikroprozessor gesendet wird. Hierdurch können kurzfristig aktive Befehlsfolgen für die Interrupts der Schaltungsmodule festgelegt werden. Damit ist die Bus-Steuerung auch während des Betriebs modifizierbar.

Weiterhin ist der Mikroprozessor mit den Schaltungsmodulen ge­ koppelt und so ausgebildet, daß ein Füllstandsgrad der FIFO- Speicher mit Daten durch den Mikroprozessor festgelegt wird, wobei bei Erreichen des festgelegten Füllstandsgrades ein Inter­ rupt gesendet wird. Dadurch können die Schaltungsmodule zentral durch den Mikroprozessor bzw. durch ein Programm, das von dem Mikroprozessor ausgeführt wird, durch einfaches Parametrieren der Speicher gesteuert werden.

Der synchrone Kommunikationsbus bietet eine gute Auslastung der Taktzyklen. Durch die Konzeption des Kommunikationsbus können modular aufgebaute Halbleiter-Schaltungen mit Standardmitteln einfach entwickelt und angepaßt werden.

Die Erfindung wird nachfolgend anhand der beigefügten Zeichnun­ gen näher erläutert. Es zeigen:

Fig. 1 Wirkschaltbild des synchronen Kommunikationsbus;

Fig. 2 Wirkschaltbild eines Schaltungsmoduls mit FIFO- Speichern;

Fig. 3 Ausgangssignale eines FIFO-Speichers;

Fig. 4 Timing-Diagramm des Kommunikationsbus.

Die Fig. 1 läßt ein Blockschaltbild für eine Ausführungsform des synchronen Kommunikationsbus erkennen. Der Kommunikationsbus hat einen Lese-Datenbus 1 zum Lesen von Daten aus einem Schal­ tungsmodul 2 und einen Schreib-Datenbus 3 zum Schreiben von Da­ ten auf ein Schaltungsmodul 2. Weiterhin ist ein Steuerbus 4 vorgesehen, an den die Schaltungsmodule 2 und eine Bus-Steuerung 5 geschaltet sind. Über den Steuerbus 4 werden Interrupt-Signale von den Schaltungsmodulen 2 an die Bus-Steuerung 5 übertragen und Befehlsfolgen von der Bus-Steuerung 5 an die Schaltungsmodu­ le 2 zurückübertragen. Die Befehlsfolgen dienen zum Auswählen bzw. Aktivieren von FIFO-Speichern (First-IN-First-OUT) 6. Fer­ ner wird über den Steuerbus 4 festgelegt, wieviel Daten pro In­ terrupt-Signal bzw. Aktivierungssignal nacheinander übertragen werden. Weiterhin wird über den Steuerbus 4 festgelegt, ob von den Schaltungsmodulen 2 gelesen bzw. geschrieben wird, d. h. es wird ein Lese- oder Schreibmodus festgelegt.

In den Schaltungsmodulen 2 sind FIFO-Speicher 6 vorgesehen, wo­ bei jeweils ein Lese-FIFO 6a und ein Schreib-FIFO 6b vorhanden ist. Die Schaltungsmodule 2 beinhalten weiterhin An­ wendungsschaltungen 7 zum Ausführen definierter Anwendungen, wie z. B. ETHERNET-INTERFACE, UARTS, DIGITALE SIGNALPROZESSOREN (DSP), etc.

Zwischen dem Lese-Datenbus 1 und dem Schreib-Datenbus 3 ist mindestens ein Zwischenspeicher 8 vorgesehen, der als Multiplexer ausgeführt sein kann. Der Zwischenspeicher 8 wird durch eine Steuerleitung 9 von der Bus-Steuerung 5 angesteuert, so daß Da­ ten in einem ersten Schritt von einem Schaltungsmodul 2 über den Lese-Datenbus 1 auf den Zwischenspeicher 8 geschrieben werden können und in einem zweiten Schritt die Daten von dem Zwischen­ speicher 8 über den Schreib-Datenbus 3 auf mindestens ein weite­ res Schaltungsmodul 2 geschrieben werden können. Wenn eine Ab­ folge von Daten auf diese Weise übertragen wird, ist es möglich pro Takt ein Datum zu lesen und zu schreiben. Lediglich am An­ fang und am Ende eines Übertragungszyklusses wird ein Takt nicht zum Schreiben bzw. Lesen ausgenutzt. Auf diese Weise kann der Kommunikationsbus sehr effektiv betrieben werden.

Die Bus-Steuerung 5 hat Elemente 10a, 10b, zum Freischalten der FIFO-Speicher 6a, 6b. Hierbei ist für das Lesen und das Schrei­ ben jeweils ein Element 10a, 10b, vorgesehen. Die Bus-Steuerung 5 hat weiterhin eine interne Steuerungsschaltung 11 sowie einen Befehlsspeicher 12, in dem Befehlsabfolgen für die Interrupts festgelegt und gespeichert sind. Der Befehlsspeicher 12 hat zu­ dem einen Befehlskurzspeicher, um kurzzeitig aktivierbare Be­ fehlsfolgen über einen Registersteuerbus 13 von einem Mikroprozes­ sor 14 zu empfangen und abzuspeichern. An dem Registersteuerbus 13 sind weiterhin der Mikroprozessor 14 und Steuerungsregister 15 der Schaltungsmodule 2 geschaltet.

Die Bus-Steuerung 5 ist mit einer Interrupt-Leitung 16 mit dem Mikroprozessor 14 verbunden, so daß eine Anforderung von Be­ fehlsabfolgen mit einem Interrupt an dem Mikroprozessor 14 ge­ schickt werden kann und der Mikroprozessor 14 daraufhin kurzfri­ stig aktivierbare Befehlsfolgen festlegt und in dem Befehlskurz­ speicher ablegt. Auf diese Weise kann der Mikroprozessor 14 die Steuerung über den Kommunikationsbus übernehmen. Der Mikropro­ zessor 14 verfügt hierfür über einen Adress-Decoder 17, um Adressen über den Registersteuerbus 13 an die Steuerregister 15 der Schaltungsmodule 2 zu schicken und damit einen gezielten Daten­ zugriff auf die Schaltungsmodule 2 zu ermöglichen.

Der Datenzugriff erfolgt bei dem synchronen Kommunikationsbus derart, daß von einem Schaltungsmodul 2 ein Interrupt über den Steuerbus 4 an die Bus-Steuerung 5 geschickt wird. Diese stellt daraufhin die Priorität des Interrupts fest und führt Befehls­ abfolgen der nach Priorität geordnet vorliegenden Interrupts aus. Hierzu werden Lese- und Schreib-Freigabesignale an die FI­ FO-Speicher 6a, 6b der Schaltungsmodule 2 geschickt, die darauf­ hin Daten von dem Lese-FIFO 6a auf den Lese-Datenbus 1 legen bzw. Daten von dem Schreib-Datenbus 3 in die Schreib-FIFOS 6b einschreiben. Die Übertragung von Datenzyklen erfolgt hierbei über den Zwischenspeicher 8, so daß die Daten pipelineartig von dem Lese-Datenbus 1 auf den Schreib-Datenbus 3 gelenkt werden.

Die Fig. 2 läßt ein Blockschaltbild eines Schaltungsmoduls 2 er­ kennen. Das Schaltungsmodul 2 hat eine Anwendungsschaltung 7, d. h. eine Applikationsfunktion. Zudem sind FIFO-Speicher 6a, 6b vorgesehen, wobei ein Lese-FIFO 6a mit dem Lese-Datenbus 1 und ein Schreib-FIFO 6b mit dem Schreib-Datenbus 3 verbunden ist. Die FIFO-Speicher 6a, 6b werden über den Steuerbus 4 geschaltet. Die FIFO-Speicher sind weiterhin so ausgebildet, daß sie Inter­ rupt-Signale auf den Steuerbus 4 legen können.

Die Schaltungsmodule 2 haben zudem Steuerregister 15, um Steuer­ signale über einen Multiplexer 17 auf den Registersteuerbus 13 zu legen. Die Steuerregister 15 werden über den Registersteuerbus 13 angesteuert. Hierbei werden Adressen PROC_ADDR, ein Lese- /Schreibmodus PROC_R_WN und Programmdaten PROC_DATA_IN an die Schaltungsmodule 2 übertragen, so daß die Schaltungsmodule 2 mit Hilfe der Programmdaten über den Registersteuerbus 13 gesteuert werden können.

Die Fig. 3 läßt ein Blockschaltbild eines FIFO-Speichers 6 er­ kennen, daß als Lese-FIFO-Speichers 6a ausgebildet ist. Auf der Anwenderseite des FIFO-Speichers 6a ist ein Dateneingang WR_DATA für Daten vorgesehen, die auf den FIFO_Speicher 6a geschrieben werden. Weiterhin wird von der Anwendungsschaltung 7 ein Schreib-Freigabesignal (WR_ENA) und ein Datenendesignal (Frame- End) an den FIFO-Speicher 6a geschickt.

Über den Registersteuerbus 13 werden Steuerungsdaten (CTRL_DATA) an den FIFO-Speicher 6a geschickt. Dies können die Werte für die Füllstände der Speicher, d. h. die Werte der Füllstandsregister sein.

Mit dem Kommunikationsbus ist der FIFO-Speicher 6a über einen Datenausgang verbunden, der mit dem Lese-Datenbus 1 verschaltet ist. Leitungen zur Lese-Freigabe (RD-ENA) und zur Interrupt- Steuerung sind mit dem Steuerbus 4 verbunden. Die Interrupt- Steuerung erfolgt durch mehrere Leitungen, die den Füllstands­ grad des FIFO-Speichers 6a angeben. Dies sind Signale, die einen leeren FIFO-Speicher 6a (Empty-INT) einen vollen FIFO-Speicher 6a (Full-INT), einen halbvollen FIFO-Speicher 6a (half-full-INT) einen nahezu vollen FIFO-Speicher 6a (almost-full-INT) anzeigen. Zudem ist ein Steuersignal für das Ende eines Datenzyklusses (Frame-End-Int) vorgesehen. Über den Steuerbus 4 können somit Interrupt-Signale mit verschiedener Priorität verschickt werden, wobei die Priorität in dem Prioritätsregister in der Bussteue­ rung festgelegt wird. Der Schreib-FIFO-Speicher 6b ist ähnlich hierzu aufgebaut.

Die Fig. 4 läßt ein Timing-Diagramm für den Kommunikationsbus erkennen. Der Kommunikationsbus wird durch ein Taktsignal getak­ tet bzw. synchronisiert. Zum Auslesen von Daten aus einem Schal­ tungsmodul 2 wird ein Lese-FIFO-Speicher 6a freigeschaltet (RD_FIFO_ENA). Anschliessend werden von dem Lese-FIFO-Speicher 6a Daten auf den Lese-Datenbus 1 geschickt (COM_BUS_IN). Sobald die Daten auf den Lese-Datenbus 1 geschickt werden, wird ein Si­ gnal zur Freischaltung des Zwischenspeichers 8 von der Bus- Steuerung 5 an den Zwischenspeicher 8 geschickt (COM-BUS-ENA). Hierdurch werden die Daten in dem Zwischenspeicher 8 zwischenge­ speichert. Nachdem das erste Datum D_0 zwischengespeichert wur­ de, wird dieses auf den Schreib-Datenbus 3 geschickt (COM_BUS_OUT) und mit Hilfe eines Freischalt-Signals für einen Schreib-FIFO-Speicher 6b eines ausgewählten Schaltungsmoduls 2 übertragen. Das Lesen der Daten aus einem Schaltungsmodul 2 er­ folgt so lange, wie das Freischalt-Signal (RD_FIFO_ENA) anliegt und die Daten werden pipelineartig aus dem Zwischenspeicher 8 so lange in ein Schaltungsmodul 2 geschrieben, wie dort ebenfalls ein Freischalt-Signal (WR_FIFO_ENA) anliegt. Auf diese Weise ist es möglich, ohne Taktverluste Daten kontinuierlich von einem Schaltungsmodul 2 auf mindestens ein weiteres Schaltungsmodul 2 zu übertragen. Hierbei können auch mehrere Schaltungsmodule 2 gleichzeitig angesteuert werden, so daß Daten von dem Schreib- Datenbus 3 gleichzeitig auf mehrere Schaltungsmodule 2 geschickt werden können. Hierdurch können z. B. ATM-Schalter (Asynchron- Transfer-Mode-Switch) realisiert werden.

Der Kommunikationsbus eignet sich vor allem für modulartig auf­ gebaute Halbleiterschaltungen und insbesondere für hochkomplexe integrierte Systeme mit einer Vielzahl von internen Schaltungs­ modulen. Die Schaltungsmodule 2 können z. B. arithmetische Co- Prozessoren, Decoder wie z. B. Audio- und Videodecoder, interne digitale Signalprozessoren (DSP), ETHERNET-Interfaces, HDLC-In­ terfaces, Utopia-Interfaces, parallele Interfaces, UARTS etc. sein.

Claims (8)

1. Synchroner Kommunikationsbus zur Übertragung von Daten zwi­ schen Schaltungsmodulen (2), die an den Kommunikationsbus angeschlossen sind, mit einem herkömmlichen Registersteuer­ bus (13), bestehend aus einem Adressbus (PROC_ADDR), einem Datenbus (PROC_DATA_IN) und einem Steuerbus (PROC_R_WN), wobei die Schaltungsmodule (2) zur Anforderung von Daten bzw. zum Signalisieren der Datensendebereitschaft ein In­ terrupt-Signal senden und wobei jedes Schaltungsmodul (2) eine synchrone Registerschnittstelle hat, gekennzeichnet durch einen zusätzlichen Datenbus (1, 3), einen zusätz­ lichen Steuerbus (4) und eine Bus-Steuerung (5), wobei die Schaltungsmodule (2) zum Datenaustausch jeweils mit ihrer Registerschnittstelle an den Datenbus (1, 3) angeschlossen sind, die Bus-Steuerung (5) eine von einem zentralen Mikro­ prozessor separate Einheit zur Freischaltung der Register­ schnittstellen ausgewählter Schaltungsmodule (2) ist, um Daten von ausgewählten Schaltungsmodulen (2) auf den Daten­ bus (1, 3) bzw. von dem Datenbus (1, 3) in die Schaltungsmodule (2) zu leiten, und wobei der Kommunika­ tionsbus durch die Signale zur Freischaltung der Registerschnittstellen mittels der Bus-Steuerung (5) synchronisiert wird.

2. Synchroner Kommunikationsbus nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Bus-Steuerung (5) einen Befehlsspei­ cher (12) hat, wobei für die Interrupt-Signale der Schal­ tungsmodule (2) jeweils Befehlsabfolgen festgelegt und in dem Befehlsspeicher (12) abgelegt sind, wobei die Befehlsabfolgen mindestens die auszuwählenden Speicher (6), die Anzahl der zu übertragenden Daten und einen Lese- bzw. Schreibmodus umfassen.

3. Synchroner Kommunikationsbus nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß der zusätzliche Datenbus (1, 3) einen Lese-Datenbus (1) zum Lesen von Daten aus einem Schaltungsmodul (2) und einen Schreib-Datenbus (3) zum Schreiben von Daten auf ein Schaltungsmodul (2) umfasst, und daß zwischen dem Lese-Datenbus (1) und dem Schreib-Da­ tenbus (3) ein Zwischenspeicher (8) vorgesehen ist, um Da­ ten von dem Lese-Datenbus (1) auf den Schreib-Datenbus (3) zu übertragen.

4. Synchroner Kommunikationsbus nach Anspruch 3, dadurch ge­ kennzeichnet, daß der Zwischenspeicher (8) ein Multiplexer ist.

5. Synchroner Kommunikationsbus nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Befehlskurzspeicher in der Bus-Steuerung (5), um kurzzeitig aktivierbare Be­ fehlsabfolgen über den Registersteuerbus (13) zu empfangen und abzuspeichern.

6. Synchroner Kommunikationsbus nach Anspruch 5, gekennzeich­ net durch, eine Interrupt-Leitung (16) zwischen der Bus- Steuerung (5) und einem Mikroprozessor (14), wobei der Mi­ kroprozessor (14) Befehlsabfolgen in dem Befehlskurzspei­ cher schreibt, wenn ein Interrupt von der Bus-Steuerung (5) an dem Mikroprozessor (14) gesendet wird, um kurzzeitig aktive Befehlsabfolgen für Interrupts der Schaltungsmodule (2) festzulegen.

7. Synchroner Kommunikationsbus nach Anspruch 9, dadurch ge­ kennzeichnet, das der Mikroprozessor (14) und die Schaltungsmodule so ausgebildet sind, dass Füllstandsgrade für die Speicher (6) mit Daten festgelegt wird, wobei bei Erreichen des festgelegten Füllstandsgrades ein Interrupt gesendet wird.

8. Synchroner Kommunikationsbus nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Prioritäten für die Interrupt-Signale mit dem Mikroprozessor (14) änderbar sind.