JP2715782B2 - マイクロプログラムメモリ出力回路 - Google Patents
マイクロプログラムメモリ出力回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラムメ
モリ出力回路に関し、特に半導体集積回路のマイクロプ
ログラムメモリ内のデータ検証におけるマイクロプログ
ラムメモリ出力回路に関する。
モリ出力回路に関し、特に半導体集積回路のマイクロプ
ログラムメモリ内のデータ検証におけるマイクロプログ
ラムメモリ出力回路に関する。
【０００２】
【従来の技術】従来のマイクロプログラムメモリに内蔵
されたマイクロ命令を、外部出力端子へ出力する回路
を、図５のブロック図を参照して説明する。この回路
は、４８ビット長のマイクロ命令語を有するマイクロプ
ログラムＲＯＭ１０１（以下ＭＲＯＭという）と、この
ＭＲＯＭ１０１からのＭＲＯＭデータバスＭＤビット
［４７−４０］フィールド信号２１１、ＭＲＯＭデータ
バスＭＤビット［３９−３２］フィールド２１２、ＭＲ
ＯＭデータバスＭＤビット［３１−２４］フィールド信
号２１３、ＭＲＯＭデータバスＭＤビット［２３−１
６］フィールド信号２１４、ＭＲＯＭデータバスＭＤビ
ット［１５−８］フィールド信号２１５、ＭＲＯＭデー
タバスＭＤビット［７−０］フィールド信号２１６を入
力とするバスセレクタ１０７と、ＭＲＯＭ１０１とバス
セレクタ１０７を制御するバスセレクタ／アドレスコン
トローラ１０４ａと、８ビット長の外部出力端子２１０
にバスセレクタ１０７の出力を転送する出力手段１０８
とから構成される。
されたマイクロ命令を、外部出力端子へ出力する回路
を、図５のブロック図を参照して説明する。この回路
は、４８ビット長のマイクロ命令語を有するマイクロプ
ログラムＲＯＭ１０１（以下ＭＲＯＭという）と、この
ＭＲＯＭ１０１からのＭＲＯＭデータバスＭＤビット
［４７−４０］フィールド信号２１１、ＭＲＯＭデータ
バスＭＤビット［３９−３２］フィールド２１２、ＭＲ
ＯＭデータバスＭＤビット［３１−２４］フィールド信
号２１３、ＭＲＯＭデータバスＭＤビット［２３−１
６］フィールド信号２１４、ＭＲＯＭデータバスＭＤビ
ット［１５−８］フィールド信号２１５、ＭＲＯＭデー
タバスＭＤビット［７−０］フィールド信号２１６を入
力とするバスセレクタ１０７と、ＭＲＯＭ１０１とバス
セレクタ１０７を制御するバスセレクタ／アドレスコン
トローラ１０４ａと、８ビット長の外部出力端子２１０
にバスセレクタ１０７の出力を転送する出力手段１０８
とから構成される。
【０００３】ＭＲＯＭ１０１は、バスセレクタ／アドレ
スコントローラ１０４ａから入力されるＭＲＯＭアドレ
ス３０１で選択した４８ビット長のマイクロ命令語を、
マイクロ命令語のビット［４７−４０］，［３９−３
２］，［３１−２４］，［２３−１６］，［１５−
８］，および［７−０］の各フィールドに６分割し、マ
イクロ命令語の各ビットのフィールドをＭＲＯＭデータ
バスＭＤビット［４７−４０］，［３９−３２］，［３
１−２４］，［２３−１６］，［１５−８］および［７
−０］のフィールド信号２１１〜２１６へそれぞれ出力
する機構を有している。
スコントローラ１０４ａから入力されるＭＲＯＭアドレ
ス３０１で選択した４８ビット長のマイクロ命令語を、
マイクロ命令語のビット［４７−４０］，［３９−３
２］，［３１−２４］，［２３−１６］，［１５−
８］，および［７−０］の各フィールドに６分割し、マ
イクロ命令語の各ビットのフィールドをＭＲＯＭデータ
バスＭＤビット［４７−４０］，［３９−３２］，［３
１−２４］，［２３−１６］，［１５−８］および［７
−０］のフィールド信号２１１〜２１６へそれぞれ出力
する機構を有している。
【０００４】バスセレクタ／アドレスコントローラ１０
４ａは図６のブロック図を示される。このユニットは、
アドレスジェネレータ１１０と、制御信号発生ユニット
１１１ａとから構成されている。
４ａは図６のブロック図を示される。このユニットは、
アドレスジェネレータ１１０と、制御信号発生ユニット
１１１ａとから構成されている。
【０００５】アドレスジェネレータ１１０は、１クロッ
ク毎に１インクリメントするアドレスインクリメンタ
と、ＭＲＯＭアドレスを生成しＭＲＯＭアドレス３０１
として出力する手段と、ＭＲＯＭアドレス３０１の最上
位ビットからの繰り上りが生じた時にキャリー信号３０
４を発生する手段を有する。ここでキャリー信号３０４
は、制御信号発生ユニット１１１ａへのトリガー信号と
して供給される。また、リセット信号３０５が有効にな
った時にアドレスジェネレータ１１０はリセットされ、
ＭＲＯＭアドレス３０１は初期化される。
ク毎に１インクリメントするアドレスインクリメンタ
と、ＭＲＯＭアドレスを生成しＭＲＯＭアドレス３０１
として出力する手段と、ＭＲＯＭアドレス３０１の最上
位ビットからの繰り上りが生じた時にキャリー信号３０
４を発生する手段を有する。ここでキャリー信号３０４
は、制御信号発生ユニット１１１ａへのトリガー信号と
して供給される。また、リセット信号３０５が有効にな
った時にアドレスジェネレータ１１０はリセットされ、
ＭＲＯＭアドレス３０１は初期化される。
【０００６】制御信号発生ユニット１１１ａは、３ビッ
ト長組合せ回路１１３を有し、この３ビット長組合せ回
路１１３の出力をバスセレクタ制御信号３０６としてい
る。３ビット長組合せ回路１１３は、リセット信号３０
５が有効になった時にコード“０００”へ初期化され、
アドレスジェネレータ１１０からのキャリー信号３０４
をトリガとし、順次コード“００１”、コード“０１
０”、コード“０１１”、コード“１００”、コード
“１０１”をバスセレクタ制御信号３０６として出力す
る。
ト長組合せ回路１１３を有し、この３ビット長組合せ回
路１１３の出力をバスセレクタ制御信号３０６としてい
る。３ビット長組合せ回路１１３は、リセット信号３０
５が有効になった時にコード“０００”へ初期化され、
アドレスジェネレータ１１０からのキャリー信号３０４
をトリガとし、順次コード“００１”、コード“０１
０”、コード“０１１”、コード“１００”、コード
“１０１”をバスセレクタ制御信号３０６として出力す
る。
【０００７】バスセレクタ１０６は、図７のようにロー
カルデータバス・マルチプレクサ１３１と、バスセレク
タ制御信号・デコーダ１３２から構成されている。入力
したＭＲＯＭデータバスＭＤビット［４７−４０］，
［３１−２４］，［２３−１６］，［１５−８］および
［７−０］のフィールド信号２１１〜２１６はバスセレ
クタ制御信号３０６によって選択され、ローカルデータ
バスＲＤ２０７へ出力される。この回路では、バスセレ
クタ制御信号３０６がコード“０００”の時ＭＲＯＭデ
ータバスＭＤビット［４７−４０］フィールド信号２１
１が、またコード“００１”，“０１０”，“０１
１”，“１００”，“１０１”の時ＭＲＯＭデータバス
ＭＤビットフィールド信号２１２〜２１６がそれぞれ選
択される。また、出力手段１０８は、外部クロック信号
に同期してローカルデータバスＲＤ２０７上のマイクロ
命令語を、外部出力端子２１０に出力する機能を有す
る。
カルデータバス・マルチプレクサ１３１と、バスセレク
タ制御信号・デコーダ１３２から構成されている。入力
したＭＲＯＭデータバスＭＤビット［４７−４０］，
［３１−２４］，［２３−１６］，［１５−８］および
［７−０］のフィールド信号２１１〜２１６はバスセレ
クタ制御信号３０６によって選択され、ローカルデータ
バスＲＤ２０７へ出力される。この回路では、バスセレ
クタ制御信号３０６がコード“０００”の時ＭＲＯＭデ
ータバスＭＤビット［４７−４０］フィールド信号２１
１が、またコード“００１”，“０１０”，“０１
１”，“１００”，“１０１”の時ＭＲＯＭデータバス
ＭＤビットフィールド信号２１２〜２１６がそれぞれ選
択される。また、出力手段１０８は、外部クロック信号
に同期してローカルデータバスＲＤ２０７上のマイクロ
命令語を、外部出力端子２１０に出力する機能を有す
る。
【０００８】リセット信号が有効になると、バスセレク
タ／アドレスコントローラ１０４ａは初期化され、外部
クロックに同期してバスセレクタ１０７は、ＭＲＯＭデ
ータバスＭＤビット［４７−４０］フィールド信号２１
１をローカルデータバスＲＤ２０７へ出力する。ＭＲＯ
Ｍアドレス３０１の最上位ビットからの繰上りで生じる
キャリー信号３０４によって、バスセレクタ１０７は順
次ＭＲＯＭデータバスＭＤビットの各フィールド信号２
１２〜２１６をそれぞれローカルデータバスＲＤ２０７
へ出力する。従って、マイクロ命令語の読出しを外部ク
ロックに同期して行うことにより、ＭＲＯＭに内蔵され
た全てのマイクロ命令語を外部出力端子へ出力できる。
タ／アドレスコントローラ１０４ａは初期化され、外部
クロックに同期してバスセレクタ１０７は、ＭＲＯＭデ
ータバスＭＤビット［４７−４０］フィールド信号２１
１をローカルデータバスＲＤ２０７へ出力する。ＭＲＯ
Ｍアドレス３０１の最上位ビットからの繰上りで生じる
キャリー信号３０４によって、バスセレクタ１０７は順
次ＭＲＯＭデータバスＭＤビットの各フィールド信号２
１２〜２１６をそれぞれローカルデータバスＲＤ２０７
へ出力する。従って、マイクロ命令語の読出しを外部ク
ロックに同期して行うことにより、ＭＲＯＭに内蔵され
た全てのマイクロ命令語を外部出力端子へ出力できる。
【０００９】
【発明が解決しようとする課題】半導体集積回路の多様
化、低コスト化等により、マイクロプログラムメモリに
内蔵されたマイクロ命令語を、ビット長が異なる（例え
ば１６または３２ビット外部データバス端子）外部出力
端子へ出力するマイクロプロセッサが必要とされてい
る。従来例では、マイクロ命令語を外部出力端子のビッ
ト長以下に分割し、バスセレクタ１０７とバスセレクタ
／アドレスコントローラ１０４ａと、分割したマイクロ
命令語に合わせて回路変更すれば対応できる。しかし、
異なるビット長の外部出力端子ごとにマイクロプロセッ
サを製造しなければならないため、余計な製造工数を必
要とし低コスト化に不利となる。
化、低コスト化等により、マイクロプログラムメモリに
内蔵されたマイクロ命令語を、ビット長が異なる（例え
ば１６または３２ビット外部データバス端子）外部出力
端子へ出力するマイクロプロセッサが必要とされてい
る。従来例では、マイクロ命令語を外部出力端子のビッ
ト長以下に分割し、バスセレクタ１０７とバスセレクタ
／アドレスコントローラ１０４ａと、分割したマイクロ
命令語に合わせて回路変更すれば対応できる。しかし、
異なるビット長の外部出力端子ごとにマイクロプロセッ
サを製造しなければならないため、余計な製造工数を必
要とし低コスト化に不利となる。
【００１０】本発明の目的は、これらの問題を解決し、
ビット長が異なる出力端子にマイクロ命令語を出力でき
るようにしたマイクロプログラムメモリ出力回路を提供
することにある。
ビット長が異なる出力端子にマイクロ命令語を出力でき
るようにしたマイクロプログラムメモリ出力回路を提供
することにある。
【００１１】
【課題を解決するための手段】本発明のマイクロプログ
ラムメモリ回路の構成は、ｎビット長のマイクロ命令語
を有するマイクロプログラムメモリと、前記マイクロ命
令語をｍビット長（ｎ≦４ｍ；ｎ，ｍは正数）以下に４
分割した第１から第４のマイクロ命令フィールドから前
記第１，第２のマイクロ命令フィールドを入力しｍビッ
ト長の第１の外部出力手段に出力する第１の選択手段
と、前記第１から第４のマイクロ命令フィールドを入力
しｍビット長の第２の外部出力手段に出力する第２の選
択手段と、前記マイクロプログラムメモリを順次アクセ
スするためのアドレス増加手段と、前記第１の選択手段
に入力した前記第１，第２のマイクロ命令フィールドを
順次出力制御する第１の制御手段と、前記第１の選択手
段に入力した前記第１から第４のマイクロ命令フィール
ドを順次出力制御する第２の制御手段とを有することを
特徴とする。
ラムメモリ回路の構成は、ｎビット長のマイクロ命令語
を有するマイクロプログラムメモリと、前記マイクロ命
令語をｍビット長（ｎ≦４ｍ；ｎ，ｍは正数）以下に４
分割した第１から第４のマイクロ命令フィールドから前
記第１，第２のマイクロ命令フィールドを入力しｍビッ
ト長の第１の外部出力手段に出力する第１の選択手段
と、前記第１から第４のマイクロ命令フィールドを入力
しｍビット長の第２の外部出力手段に出力する第２の選
択手段と、前記マイクロプログラムメモリを順次アクセ
スするためのアドレス増加手段と、前記第１の選択手段
に入力した前記第１，第２のマイクロ命令フィールドを
順次出力制御する第１の制御手段と、前記第１の選択手
段に入力した前記第１から第４のマイクロ命令フィール
ドを順次出力制御する第２の制御手段とを有することを
特徴とする。
【００１２】本発明において、第１の制御手段は、アド
レス増加手段が出力するマイクロプログラムメモリ・ア
ドレスの最上位ビットからのキャリー信号をトリガー
し、第１の選択手段に第１，第２のマイクロ命令フィー
ルドをこの順番で繰返し出力させ、第２の制御手段は前
記キャリー信号により第２の選択手段へ第４，第３，第
２および第１のマイクロ命令フィールドをこの順に出力
させることができる。
レス増加手段が出力するマイクロプログラムメモリ・ア
ドレスの最上位ビットからのキャリー信号をトリガー
し、第１の選択手段に第１，第２のマイクロ命令フィー
ルドをこの順番で繰返し出力させ、第２の制御手段は前
記キャリー信号により第２の選択手段へ第４，第３，第
２および第１のマイクロ命令フィールドをこの順に出力
させることができる。
【００１３】
【実施例】図１は本発明の第１の実施例のブロック図
で、６４ビット長マイクロ命令語を有するＭＲＯＭのマ
イクロ命令語を、３２ビット長の外部データバス端子へ
出力する半導体集積回路の場合を示している。
で、６４ビット長マイクロ命令語を有するＭＲＯＭのマ
イクロ命令語を、３２ビット長の外部データバス端子へ
出力する半導体集積回路の場合を示している。
【００１４】本実施例は、６４ビット長のマイクロ命令
語を有するＭＲＯＭ１０１と、ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド信号２０１、ＭＲＯＭ
データバスＭＤビット［３１−１６］フィールド信号２
０３を入力とする第１のバスセレクタ１０２と、ＭＲＯ
ＭデータバスＭＤビット［６３−４８］，［４７−３
２］，［３１−１６］，［１５−０］の各フィールド信
号２０１〜２０４を入力とする第２のバスセレクタ１０
３と、ＭＲＯＭ１０１、第１のバスセレクタ１０２、第
２のバスセレクタ１０３の３つのユニットを制御するバ
スセレクタ／アドレスコントローラ１０４と、外部デー
タバス端子のビット［３１−１６］２０８に第１のバス
セレクタ１０２の出力を転送する第１の出力手段１０５
と、外部データバス端子のビット［１５−０］２０９に
第２のバスセレクタ１０３の出力を転送する第２の出力
手段１０６とからなる。
語を有するＭＲＯＭ１０１と、ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド信号２０１、ＭＲＯＭ
データバスＭＤビット［３１−１６］フィールド信号２
０３を入力とする第１のバスセレクタ１０２と、ＭＲＯ
ＭデータバスＭＤビット［６３−４８］，［４７−３
２］，［３１−１６］，［１５−０］の各フィールド信
号２０１〜２０４を入力とする第２のバスセレクタ１０
３と、ＭＲＯＭ１０１、第１のバスセレクタ１０２、第
２のバスセレクタ１０３の３つのユニットを制御するバ
スセレクタ／アドレスコントローラ１０４と、外部デー
タバス端子のビット［３１−１６］２０８に第１のバス
セレクタ１０２の出力を転送する第１の出力手段１０５
と、外部データバス端子のビット［１５−０］２０９に
第２のバスセレクタ１０３の出力を転送する第２の出力
手段１０６とからなる。
【００１５】ＭＲＯＭ１０１は、バスセレクタ／アドレ
スコントローラ１０４から入力されるＭＲＯＭアドレス
３０１で選択した６４ビット長のマイクロ命令語を、マ
イクロ命令語のビット［６３−４８］，［４７−３
２］，［７１−１６］，［１５−０］の各フィールドに
４分割し、マイクロ命令語のビット［６３−４８］フィ
ールドをＭＲＯＭデータバスＭＤビット［６３−４８］
フィールド信号２０１へ、マイクロ命令語のビット［４
７−３２］フィールドをＭＲＯＭテータバスＭＤビット
［４７−３２］フィールド信号２０２へ、マイクロ命令
語のビット［３１−１６］フィールドをＭＲＯＭデータ
バスＭＤビット［３１−１６］フィールド信号２０３
へ、マイクロ命令語のビット［１５−０］フィールドを
ＭＲＯＭデータバスＭＤビット［１５−０］フィールド
信号２０４へ出力する機構を有している。
スコントローラ１０４から入力されるＭＲＯＭアドレス
３０１で選択した６４ビット長のマイクロ命令語を、マ
イクロ命令語のビット［６３−４８］，［４７−３
２］，［７１−１６］，［１５−０］の各フィールドに
４分割し、マイクロ命令語のビット［６３−４８］フィ
ールドをＭＲＯＭデータバスＭＤビット［６３−４８］
フィールド信号２０１へ、マイクロ命令語のビット［４
７−３２］フィールドをＭＲＯＭテータバスＭＤビット
［４７−３２］フィールド信号２０２へ、マイクロ命令
語のビット［３１−１６］フィールドをＭＲＯＭデータ
バスＭＤビット［３１−１６］フィールド信号２０３
へ、マイクロ命令語のビット［１５−０］フィールドを
ＭＲＯＭデータバスＭＤビット［１５−０］フィールド
信号２０４へ出力する機構を有している。
【００１６】バスセレクタ／アドレスコントローラ１０
４のブロック図は、図２に示す。このユニットは、従来
例と同様にアドレスジェネレータ１１０と、制御信号発
生ユニット１１１とから構成されている。
４のブロック図は、図２に示す。このユニットは、従来
例と同様にアドレスジェネレータ１１０と、制御信号発
生ユニット１１１とから構成されている。
【００１７】アドレスジェネレータ１１０は、１クロッ
ク毎に１インクリメントするアドレスインクリメンタ
と、１１ビット長のＭＲＯＭアドレス３０１の最上位ビ
ットからの繰上りが生じた時にキャリー信号３０４を発
生する手段を有する。ここでキャリー信号３０４は、制
御信号発生ユニット１１１へのトリガー信号として供給
される。また、リセット信号３０５が有効になった時に
アドレスジェネレーターはリセットされ、ＭＲＯＭアド
レス３０１は初期化される。
ク毎に１インクリメントするアドレスインクリメンタ
と、１１ビット長のＭＲＯＭアドレス３０１の最上位ビ
ットからの繰上りが生じた時にキャリー信号３０４を発
生する手段を有する。ここでキャリー信号３０４は、制
御信号発生ユニット１１１へのトリガー信号として供給
される。また、リセット信号３０５が有効になった時に
アドレスジェネレーターはリセットされ、ＭＲＯＭアド
レス３０１は初期化される。
【００１８】制御信号発生ユニット１１１は、２ビット
長組合せ回路１１２を有し、この２ビット長組合せ回路
１１２の出力を第２のバスセレクタ制御信号３０３とし
ている。また、第２のバスセレクタ制御信号３０３の最
下位ビットを、第１のバスセレクタ制御信号３０２と
し、２ビット長組合せ回路１１２は、リセット信号３０
５が有効になった時にコード“１１”へ初期化され、ア
ドレスジェネレータ１１０からのキャリー信号３０４を
トリガーとし、順次コード“１０”、“０１”、“０
０”を第２のバスセレクタ制御信号３０３として出力す
る。また、第１のバスセレクタ制御信号３０２は、第２
のバスセレクタ制御信号３０３と同時にコード“１”、
“０”、“１”、“０”を順次出力する。
長組合せ回路１１２を有し、この２ビット長組合せ回路
１１２の出力を第２のバスセレクタ制御信号３０３とし
ている。また、第２のバスセレクタ制御信号３０３の最
下位ビットを、第１のバスセレクタ制御信号３０２と
し、２ビット長組合せ回路１１２は、リセット信号３０
５が有効になった時にコード“１１”へ初期化され、ア
ドレスジェネレータ１１０からのキャリー信号３０４を
トリガーとし、順次コード“１０”、“０１”、“０
０”を第２のバスセレクタ制御信号３０３として出力す
る。また、第１のバスセレクタ制御信号３０２は、第２
のバスセレクタ制御信号３０３と同時にコード“１”、
“０”、“１”、“０”を順次出力する。
【００１９】第１のバスセレクタ１０２は、図３（ａ）
に示したように第１のローカルデータバス・マルチプレ
クサ１２１と、第１のバスセレクタ制御信号・デコーダ
１２２とから構成されている。入力したＭＲＯＭデータ
バスＭＤビット［６３−４８］フィールド信号２０１
と、ＭＲＯＭデータバスＭＤビット［３１−１６］フィ
ールド２０３は、第１のバスセレクタ制御信号３０２に
よって選択され、第１のローカルデータバスＲＤ２０５
へ出力される。本実施例では、第１のバスセレクタ制御
信号３０２がコード“０”の時ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド２０１が、コード
“１”の時ＭＲＯＭデータバスＭＤビット［３１−１
６］フィールド２０３が選択される。
に示したように第１のローカルデータバス・マルチプレ
クサ１２１と、第１のバスセレクタ制御信号・デコーダ
１２２とから構成されている。入力したＭＲＯＭデータ
バスＭＤビット［６３−４８］フィールド信号２０１
と、ＭＲＯＭデータバスＭＤビット［３１−１６］フィ
ールド２０３は、第１のバスセレクタ制御信号３０２に
よって選択され、第１のローカルデータバスＲＤ２０５
へ出力される。本実施例では、第１のバスセレクタ制御
信号３０２がコード“０”の時ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド２０１が、コード
“１”の時ＭＲＯＭデータバスＭＤビット［３１−１
６］フィールド２０３が選択される。
【００２０】第２のバスセレクタ１０３は、図３（ｂ）
のように、第２のローカルデータバス・マルチプレクサ
１２３と、第２のバスセレクタ制御信号・デコーダ１２
４から構成されている。入力したＭＲＯＭデータバスＭ
Ｄビット［６３−４８］，［４７−３２］，［３１−１
６］，［１５−０］のフィールド信号２０１〜２０４と
は、第２のバスセレクタ制御信号３０３によって選択さ
れ、第２のローカルデータバスＲＤ２０６へ出力され
る。
のように、第２のローカルデータバス・マルチプレクサ
１２３と、第２のバスセレクタ制御信号・デコーダ１２
４から構成されている。入力したＭＲＯＭデータバスＭ
Ｄビット［６３−４８］，［４７−３２］，［３１−１
６］，［１５−０］のフィールド信号２０１〜２０４と
は、第２のバスセレクタ制御信号３０３によって選択さ
れ、第２のローカルデータバスＲＤ２０６へ出力され
る。
【００２１】本実施例では、第２のバスセレクタ制御信
号３０３がコード“００”の時ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド２０１が、コード“０
１”の時ＭＲＯＭデータバスＭＤビット［３１−１６］
フィールド２０３が、コード“１０”の時ＭＲＯＭデー
タバス−２ビット［４７−３２］フィールド２０２が、
コード“１１”の時ＭＲＯＭデータバスＭＤビット［１
５−０］フィールド２０４がそれぞれ選択される。
号３０３がコード“００”の時ＭＲＯＭデータバスＭＤ
ビット［６３−４８］フィールド２０１が、コード“０
１”の時ＭＲＯＭデータバスＭＤビット［３１−１６］
フィールド２０３が、コード“１０”の時ＭＲＯＭデー
タバス−２ビット［４７−３２］フィールド２０２が、
コード“１１”の時ＭＲＯＭデータバスＭＤビット［１
５−０］フィールド２０４がそれぞれ選択される。
【００２２】また、第１の出力手段１０５は、外部クロ
ック信号に同期して第１のローカルデータバスＲＤ２０
５上のマイクロ命令語を、外部データバス端子のビット
［３１−１６］２０８に出力し、第２の出力手段１０６
も同様にローカルデータバスＲＤ２０６上のマイクロ命
令語を、外部データバス端子のビット［１５−０］２０
９に出力する機能を有する。
ック信号に同期して第１のローカルデータバスＲＤ２０
５上のマイクロ命令語を、外部データバス端子のビット
［３１−１６］２０８に出力し、第２の出力手段１０６
も同様にローカルデータバスＲＤ２０６上のマイクロ命
令語を、外部データバス端子のビット［１５−０］２０
９に出力する機能を有する。
【００２３】次の表１はＭＲＯＭ１０１のマイクロ命令
フィールドの構成を示す表を示す。この表で、Ａはマイ
クロ命令ビット［６３−４８］フィールドＡを、Ｂはマ
イクロ命令ビット［４７−３２］フィールドＢを、Ｃは
マイクロ命令ビット［３１−１６］フィールドＣを、Ｄ
はマイクロ命令ビット［１５−０］フィールドＤを表
し、添え字のＸは、ＭＲＯＭアドレスＸ番地のマイクロ
命令フィールドであることを示す。
フィールドの構成を示す表を示す。この表で、Ａはマイ
クロ命令ビット［６３−４８］フィールドＡを、Ｂはマ
イクロ命令ビット［４７−３２］フィールドＢを、Ｃは
マイクロ命令ビット［３１−１６］フィールドＣを、Ｄ
はマイクロ命令ビット［１５−０］フィールドＤを表
し、添え字のＸは、ＭＲＯＭアドレスＸ番地のマイクロ
命令フィールドであることを示す。
【００２４】
【表１】
【００２５】また表２は、本実施例により６４ビット長
のマイクロ命令語を有するＭＲＯＭのマイクロ命令語
を、３２ビット長の外部データバス端子に出力した結果
を示している。
のマイクロ命令語を有するＭＲＯＭのマイクロ命令語
を、３２ビット長の外部データバス端子に出力した結果
を示している。
【００２６】
【表２】
【００２７】リセット信号が有効になるとバスセレクタ
／アドレスコントローラ１０４は初期化され、外部クロ
ックに同期して第１のバスセレクタ１０２は、マイクロ
命令ビット［３１−１６］フィールドＣを第１のローカ
ルデータバスＲＤ２０５へ出力し、それと同時に第２の
バスセレクタ１０３は、マイクロ命令ビット［１５−
０］フィールドＤを第２ローカルデータバスＲＤ２０６
へ出力する。ＭＲＯＭアドレス３０１の最上位ビットか
らの繰上りで生じるキャリー信号３０４によって、第１
のバスセレクタ１０２は、マイクロ命令ビット［６３−
４８］フィールドＡを第１のローカルデータバスＲＤ２
０５へ出力し、それと同時に第２のバスセレクタ１０３
は、マイクロ命令ビット［４７−３２］フィールドＢを
第２ローカルデータバスＲＤ２０６へ出力する。
／アドレスコントローラ１０４は初期化され、外部クロ
ックに同期して第１のバスセレクタ１０２は、マイクロ
命令ビット［３１−１６］フィールドＣを第１のローカ
ルデータバスＲＤ２０５へ出力し、それと同時に第２の
バスセレクタ１０３は、マイクロ命令ビット［１５−
０］フィールドＤを第２ローカルデータバスＲＤ２０６
へ出力する。ＭＲＯＭアドレス３０１の最上位ビットか
らの繰上りで生じるキャリー信号３０４によって、第１
のバスセレクタ１０２は、マイクロ命令ビット［６３−
４８］フィールドＡを第１のローカルデータバスＲＤ２
０５へ出力し、それと同時に第２のバスセレクタ１０３
は、マイクロ命令ビット［４７−３２］フィールドＢを
第２ローカルデータバスＲＤ２０６へ出力する。
【００２８】従って、表２に示したように、マイクロ命
令語の読出しを外部クロックに同期して２Ｘ回繰返すこ
とによって、ＭＲＯＭに内蔵された全てのマイクロ命令
語を３２ビット長の外部データバス端子へ出力できるこ
とがわかる。
令語の読出しを外部クロックに同期して２Ｘ回繰返すこ
とによって、ＭＲＯＭに内蔵された全てのマイクロ命令
語を３２ビット長の外部データバス端子へ出力できるこ
とがわかる。
【００２９】図４は本発明の第２の実施例のブロック図
で、６４ビット長マイクロ命令語を有するＭＲＯＭのマ
イクロ命令語を、１６ビット長の外部データバス端子へ
出力する場合を示している。本実施例の構成は、図１と
同一であり、第１の出力手段１０５の出力が、外部デー
タバス端子のビット［３１−１６］２０８に接続されて
いないことだけが異なる。この場合に、６４ビット長の
マイクロ命令語を有するＭＲＯＭのマイクロ命令語を、
１６ビット長の外部データバス端子に出力した結果は、
表３に示される。
で、６４ビット長マイクロ命令語を有するＭＲＯＭのマ
イクロ命令語を、１６ビット長の外部データバス端子へ
出力する場合を示している。本実施例の構成は、図１と
同一であり、第１の出力手段１０５の出力が、外部デー
タバス端子のビット［３１−１６］２０８に接続されて
いないことだけが異なる。この場合に、６４ビット長の
マイクロ命令語を有するＭＲＯＭのマイクロ命令語を、
１６ビット長の外部データバス端子に出力した結果は、
表３に示される。
【００３０】
【表３】
【００３１】リセット信号３０６が有効になるとバスセ
レクタ／アドレスコントローラ１０４は初期化され、外
部クロックに同期して第２のバスセレクタ１０３は、マ
イクロ命令ビット［１５−０］フィールドＤを第２のロ
ーカルデータバスＲＤ２０６へ出力する。ＭＲＯＭアド
レス３０１の最上位ビットからの繰上りで生じるキャリ
ー信号３０４によって、第２のバスセレクタ１０３は、
順次マイクロ命令ビット［４７−３２］フィールドＢ、
マイクロ命令ビット［３１−１６］フィールドＣ、マイ
クロ命令ビット［６３−４８］フィールドＡを第２のロ
ーカルデータバスＲＤ２０６へ出力する。従って、表３
に示したように、マイクロ命令語の読出しを外部クロッ
クに同期して４Ｘ回繰り返すことによって、ＭＲＯＭに
内蔵された全てのマイクロ命令語を１６ビット長の外部
データバス端子へ出力できることがわかる。
レクタ／アドレスコントローラ１０４は初期化され、外
部クロックに同期して第２のバスセレクタ１０３は、マ
イクロ命令ビット［１５−０］フィールドＤを第２のロ
ーカルデータバスＲＤ２０６へ出力する。ＭＲＯＭアド
レス３０１の最上位ビットからの繰上りで生じるキャリ
ー信号３０４によって、第２のバスセレクタ１０３は、
順次マイクロ命令ビット［４７−３２］フィールドＢ、
マイクロ命令ビット［３１−１６］フィールドＣ、マイ
クロ命令ビット［６３−４８］フィールドＡを第２のロ
ーカルデータバスＲＤ２０６へ出力する。従って、表３
に示したように、マイクロ命令語の読出しを外部クロッ
クに同期して４Ｘ回繰り返すことによって、ＭＲＯＭに
内蔵された全てのマイクロ命令語を１６ビット長の外部
データバス端子へ出力できることがわかる。
【００３２】
【発明の効果】以上説明したように本発明は、ｎビット
長のマイクロ命令語を有するマイクロプログラムメモリ
において、マイクロ命令語をｍビット等（ｎ≦４ｍ；
ｎ，ｍは正数）以下に４分割し、マイクロプログラムメ
モリの増減を（Ｘ−１）番地とすることで、２ｍビット
長の外部出力端子からマイクロ命令語を４Ｘ回、またｍ
ビット長の外部出力端子からマイクロ命令語を２Ｘ回読
出すことで、すべてのマイクロ命令語を読み出すことが
できる。
長のマイクロ命令語を有するマイクロプログラムメモリ
において、マイクロ命令語をｍビット等（ｎ≦４ｍ；
ｎ，ｍは正数）以下に４分割し、マイクロプログラムメ
モリの増減を（Ｘ−１）番地とすることで、２ｍビット
長の外部出力端子からマイクロ命令語を４Ｘ回、またｍ
ビット長の外部出力端子からマイクロ命令語を２Ｘ回読
出すことで、すべてのマイクロ命令語を読み出すことが
できる。
【００３３】また、本発明の構成は、従来技術よりも回
路規模が大きくなると考えられるが、外部出力端子のビ
ット長ごとに半導体集積回路を開発するよりは、明らか
に少ない工数と低コスト化が図れるという効果がある。
路規模が大きくなると考えられるが、外部出力端子のビ
ット長ごとに半導体集積回路を開発するよりは、明らか
に少ない工数と低コスト化が図れるという効果がある。
【図１】本発明の第１の実施例のブロック図（３２ビッ
ト外部データバス端子）。
ト外部データバス端子）。
【図２】図１のバスセレクタ／アドレスコントローラ部
のブロック図。
のブロック図。
【図３】図１の第１，第２のバスセレクタのブロック
図。
図。
【図４】本発明の第２の実施例のブロック図。
【図５】従来例のマイクロプログラムメモリの出力部の
ブロック図。
ブロック図。
【図６】図５のバスセレクタ／アドレスコントローラの
ブロック図。
ブロック図。
【図７】図５のバスセレクタのブロック図。
１０１ ＭＲＯＭ部 １０２，１０３，１０７ バスセレクタ １０４，１０４ａ バスセレクタ／アドレスコントロ
ーラ １０５，１０６，１０８ 出力手段 １１０ アドレスジェネレータ １１１，１１１ａ 制御信号発生ユニット １１２ ２ビット長組合せ回路 １１３ ３ビット長組合せ回路 １２１，１２３，１３１ ローカルデータバス・マル
チプレクサ １２２，１２４，１３２ バスセレクタ制御信号・デ
コーダ ２０１〜２０４ ＭＲＯＭデータバス（ＭＤ）ビット
［６３−４８］，［３１−１６］，［１６−８］，［７
−０］フィールド信号 ２０５〜２０７ ローカルデータバス ２０８，２０９ 外部データバス端子ビット［３１−
１６］，［１５−０］ ２１０ 外部出力端子 ２１１〜２１６ ＭＲＯＭデータバス（ＭＤ）ビット
［４７−４０］，［３９−３２］〜［７−０］フィール
ド信号 ３０１ ＭＲＯＭアドレス ３０２，３０３，３０６ バスセレクタ制御信号 ３０４ キャリー信号 ３０５ リセット信号
ーラ １０５，１０６，１０８ 出力手段 １１０ アドレスジェネレータ １１１，１１１ａ 制御信号発生ユニット １１２ ２ビット長組合せ回路 １１３ ３ビット長組合せ回路 １２１，１２３，１３１ ローカルデータバス・マル
チプレクサ １２２，１２４，１３２ バスセレクタ制御信号・デ
コーダ ２０１〜２０４ ＭＲＯＭデータバス（ＭＤ）ビット
［６３−４８］，［３１−１６］，［１６−８］，［７
−０］フィールド信号 ２０５〜２０７ ローカルデータバス ２０８，２０９ 外部データバス端子ビット［３１−
１６］，［１５−０］ ２１０ 外部出力端子 ２１１〜２１６ ＭＲＯＭデータバス（ＭＤ）ビット
［４７−４０］，［３９−３２］〜［７−０］フィール
ド信号 ３０１ ＭＲＯＭアドレス ３０２，３０３，３０６ バスセレクタ制御信号 ３０４ キャリー信号 ３０５ リセット信号
Claims (2)
- 【請求項１】 ｎビット長のマイクロ命令語を有するマ
イクロプログラムメモリと、前記マイクロ命令語をｍビ
ット長（ｎ≦４ｍ；ｎ，ｍは正数）以下に４分割した第
１から第４のマイクロ命令フィールドから前記第１，第
２のマイクロ命令フィールドを入力しｍビット長の第１
の外部出力手段に出力する第１の選択手段と、前記第１
から第４のマイクロ命令フィールドを入力しｍビット長
の第２の外部出力手段に出力する第２の選択手段と、前
記マイクロプログラムメモリを順次アクセスするための
アドレス増加手段と、前記第１の選択手段に入力した前
記第１，第２のマイクロ命令フィールドを順次出力制御
する第１の制御手段と、前記第１の選択手段に入力した
前記第１から第４のマイクロ命令フィールドを順次出力
制御する第２の制御手段とを有することを特徴とするマ
イクロプログラムメモリ出力回路。 - 【請求項２】 第１の制御手段は、アドレス増加手段が
出力するマイクロプログラムメモリ・アドレスの最上位
ビットからのキャリー信号をトリガーし、第１の選択手
段に第１，第２のマイクロ命令フィールドをこの順番で
繰返し出力させ、第２の制御手段は前記キャリー信号に
より第２の選択手段へ第４，第３，第２および第１のマ
イクロ命令フィールドをこの順に出力させる請求項１記
載のマイクロプログラムメモリ出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029821A JP2715782B2 (ja) | 1992-02-18 | 1992-02-18 | マイクロプログラムメモリ出力回路 |
| US08/596,700 US5625786A (en) | 1992-02-18 | 1996-02-05 | Microprogram memory output circuit for selectively outputting fields of microinstruction word to a plurality of data terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029821A JP2715782B2 (ja) | 1992-02-18 | 1992-02-18 | マイクロプログラムメモリ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257682A JPH05257682A (ja) | 1993-10-08 |
| JP2715782B2 true JP2715782B2 (ja) | 1998-02-18 |
Family
ID=12286692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029821A Expired - Fee Related JP2715782B2 (ja) | 1992-02-18 | 1992-02-18 | マイクロプログラムメモリ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5625786A (ja) |
| JP (1) | JP2715782B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW482980B (en) * | 1999-05-31 | 2002-04-11 | Ibm | Hardware device for executing base programmable instructions based upon micro-instructions |
| DE19929419C2 (de) * | 1999-06-26 | 2003-08-07 | Sci Worx Gmbh | Synchroner Kommunikationsbus und Verfahren zur synchronen Kommunikation zwischen Schaltungsmodulen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099229A (en) * | 1977-02-14 | 1978-07-04 | The United States Of America As Represented By The Secretary Of The Navy | Variable architecture digital computer |
-
1992
- 1992-02-18 JP JP4029821A patent/JP2715782B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-05 US US08/596,700 patent/US5625786A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05257682A (ja) | 1993-10-08 |
| US5625786A (en) | 1997-04-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |
|
| LAPS | Cancellation because of no payment of annual fees |