JPH10320221A

JPH10320221A - プロセッサ

Info

Publication number: JPH10320221A
Application number: JP9126702A
Authority: JP
Inventors: Yuki Inoue; 由紀井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】巡回符号化処理に必要な剰余の算出処理を高速
化する。【解決手段】ＥＯＲゲート１２０は、６４ビットのレジ
スタ１２１に保持された情報ビット列と、６４ビットの
レジスタ１２２に保持された剰余データの１２２のそれ
ぞれの最下位ビットから条件判定を行う際に使用される
フラグを生成する。このとき、レジスタ１２２内の剰余
データは１ビット右シフトされてバスｂ、バッファ１２
７Ｂを介してＥＯＲ演算回路１１９に供給される。セレ
クタ１２４は、このフラグが１のときに、レジスタ１２
３に保持された６４ビットの生成多項式データを選択
し、フラグが０のときには、データ０を選択する。ＥＯ
Ｒ演算専用回路１１９は、レジスタ１２２から読み出さ
れた剰余データと、セレクタ１２４で選択された生成多
項式データに対して６４ビットの排他的論理和演算を実
行し、新たな剰余データを生成し、レジスタ１２２に書
き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理等における誤り訂正処理で使用される頻度が高い巡回
符号化処理を高速に行うための演算回路を有するプロセ
ッサに関する。

【０００２】

【従来の技術】近年、データ伝送の信頼性を高めるた
め、伝送途中で生じる伝送データの誤りを訂正する誤り
訂正技術が多方面でよく用いられている。誤り訂正符号
としては、巡回符号がよく使用されている。２元（ｎ、
ｋ）巡回符号の符号化では、ｋビットの情報ビットから
ｎビットの符号ビット列が生成される。まず、情報ビッ
ト列を係数とする多項式を生成する。例えば、情報ビッ
ト列の長さｋを４とし、そのビット列を”１１００”と
すると、情報ビット列を係数とする多項式Ｉ（Ｘ）は、

【０００３】

【数１】Ｉ（Ｘ）＝１・Ｘ３↑＋１・Ｘ２↑＋０・Ｘ＋０・１＝Ｘ３↑＋Ｘ２↑ ・・・（１）である。ここで、Ｘ３↑は、Ｘの３乗を表す。Ｘ２↑も
同様である。以下でも、変数ＸのＮ乗をＸＮ↑で表す。
巡回符号化処理では、生成多項式Ｇ（Ｘ）が定義され、
生成多項式Ｇ（Ｘ）の次数はｎ−ｋ次である。上記の例
で、生成多項式Ｇ（Ｘ）の次数を３とすると、符号ビッ
ト列の長さｎは、ｎ＝４＋３＝７となり、（７、４）巡
回符号となる。符号ビット列を係数とする符号多項式Ｗ
（Ｘ）は、情報ビット列を係数とする多項式Ｉ（Ｘ）、
生成多項式Ｇ（Ｘ）および剰余多項式Ｒ（Ｘ）を用いて
次式で表される。

【０００４】

【数２】Ｗ（Ｘ）＝Ｑ（Ｘ）・Ｇ（Ｘ）＝Ｉ（Ｘ）・Ｘ（ｎ−ｋ）↑＋Ｒ（Ｘ）・・・（２）すなわち、剰余多項式Ｒ（Ｘ）はＩ（Ｘ）とＸ（ｎ−
ｋ）↑との積を生成多項式Ｇ（Ｘ）で割っときに得られ
る剰余である。たとえば、生成多項式Ｇ（Ｘ）＝Ｘ３↑
＋Ｘ＋１の場合、剰余多項式Ｒ（Ｘ）＝Ｘとなり、符号
多項式はＷ（Ｘ）は、次式となる。

【０００５】

【数３】Ｗ（Ｘ）＝（Ｘ３↑＋Ｘ２↑）・Ｘ３↑＋Ｘ＝１・Ｘ６↑＋１・Ｘ５↑＋０・Ｘ４↑ ＋０・Ｘ３↑＋０・Ｘ２↑＋１・Ｘ＋０・１・・・（３）つまり、生成多項式Ｇ（Ｘ）＝Ｘ３↑＋Ｘ＋１を用いた
（７、４）巡回符号化処理においては、情報ビット”１
１００”が与えられると、符号ビットは”１１０００１
０”となる。この例からもわかる通り、符号ビット列の
先頭から４番目までのビット列（例では”１１００”）
は、情報ビット列と一致する。また、符号ビット列の５
から７番目のビットは剰余多項式の係数と一致する。す
なわち、情報ビット列から符号ビット列を生成するため
には剰余ビットを算出すればよい。

【０００６】マイクロプロセッサを使用して巡回符号の
符号化を行う場合は、その処理は、（１）剰余多項式の
係数を算出する処理と（２）出力される剰余多項式の係
数をメモリに格納する処理とに分けることができる。巡
回符号の符号化の処理の大半が剰余多項式の係数算出処
理により占められる。

【０００７】

【発明が解決しようとする課題】本発明者は、たとえ
ば、本出願人により開発されたＳＨ７６００マイコンに
おいて上記ＣＲＣ演算処理を実行するプログラムを検討
した。その結果、後に詳しく説明するように、従来の剰
余多項式の係数算出処理では、情報ビット列１ビットあ
たりの処理時間が大きいことを見いだした。

【０００８】特に、生成多項式の次数が汎用レジスタの
長を越える場合には、処理量がさらに増大することを見
いだした。具体的には、ＣＲＣ演算処理の処理量は、生
成多項式の次数が汎用レジスタの長さより短い場合に必
要な処理時間の約２倍程度かかる。

【０００９】本発明の目的は、剰余多項式の係数算出処
理をより高速に実行できるプロセッサを提供することに
ある。

【００１０】本発明のより具体的な目的は、生成多項式
の次数が汎用レジスタの長さを越える場合にも、剰余多
項式の係数算出処理を高速に実行できるプロセッサを提
供することにある。

【００１１】

【課題を解決するための手段】上記問題を解決する為
に、本発明によるプロセッサには、少なくとも１ビット
のデータを保持可能な第１のレジスタと、複数のビット
のデータを保持可能な第２、第３のレジスタとが設けら
れる。第１のレジスタには、巡回符号化すべき情報ビッ
ト列の少なくとも一つの情報ビットが保持され、第２の
レジスタは、剰余データを保持するのに使用され、第３
のレジスタは、生成多項式の係数データを保持するのに
使用される。

【００１２】さらに、第１のレジスタに保持された情報
ビットと、第２のレジスタに保持された剰余データの内
の上記一つのビットと比較されるべき特定の一つのビッ
トが入力される排他的論理和演算ゲートと、排他的論理
和演算を実行可能な演算回路と、更新回路とが設けられ
る。

【００１３】この更新回路は、上記排他的論理和演算ゲ
ートの出力が第１の値のときに、上記第２のレジスタに
保持された剰余データを１ビットシフトしたデータと上
記第３のレジスタに保持された生成多項式の係数データ
とを上記演算回路に供給し、上記第２のレジスタ内の剰
余データを上記二つのデータに対して上記演算回路より
得られる演算結果データにより更新し、上記排他的論理
和演算ゲートの出力が第２の値のときに、上記第２のレ
ジスタに保持された剰余データをそのデータを１ビット
シフトしたデータに更新する。

【００１４】より具体的には、汎用レジスタより長い生
成多項式の係数データを使用して巡回符号を生成するプ
ロセッサの場合には、上記第２、第３のレジスタは汎用
レジスタより長いレジスタであり、上記演算回路もプロ
セッサ内部の汎用の演算回路とは別に設けられる。これ
により、このような長い生成多項式の係数データを使用
したときでも、巡回符号を高速に、典型的には１マシン
サイクルで算出できる。

【００１５】また、汎用レジスタの長さ以下の生成多項
式の係数データを使用して巡回符号を生成するプロセッ
サにおいては、上記第１から第３のレジスタは汎用レジ
スタから選ばれたものが使用される。その場合において
も、巡回符号を高速に、典型的には１マシンサイクルで
算出できる。

【００１６】

【発明の実施の形態】

＜従来の技術とその問題点＞以下、本発明に係わるプロ
セッサを説明する前に、従来の技術とその問題点をさら
に詳しく説明する。以下では、係数算出処理をＣＲＣ演
算処理と呼ぶことがある。剰余多項式の係数を表すビッ
ト列を剰余多項式係数ビット列もしくは剰余多項式係数
データあるいは剰余データと呼ぶことがある。同様に、
生成多項式の係数を表すビット列を生成多項式係数ビッ
ト列あるいは生成多項式係数データあるいは生成多項式
データと呼ぶことがある。

【００１７】図８は、係数算出処理の実行手順を模式的
に示す。図には使用する各多項式に代えてその係数のみ
を示す。なお、今の例では、生成多項式Ｇ（Ｘ）は３次
であるから、剰余多項式Ｒ（Ｘ）の次数は２である。一
般的に、剰余多項式の係数算出処理は次の３つの演算に
分解できる。

【００１８】（演算１）剰余多項式データの最高次のビ
ットと情報ビット列のいずれかのビットとの排他的論理
和演算を行い、フラグビットを生成する。

【００１９】（演算２）剰余多項式データの最高次ビッ
トをシフトアウトするように剰余多項式データを１ビッ
トだけ論理シフトする。

【００２０】（演算３）フラグビットが１である場合
は、剰余多項式データと生成多項式データとの排他的論
理和演算を行う。フラグビットが０である場合は、この
演算を行わない。演算３の結果が新たな剰余多項式デー
タとなる。以上の処理を情報ビット列のビット数、今の
例では４に等しい回数だけ行う。

【００２１】巡回符号化処理を、汎用的に使用されてい
るＣ言語で記述し、処理の内容を詳細に説明する。生成
多項式Ｇ（Ｘ）＝Ｘ３＋Ｘ＋１の（７、４）巡回符号化
処理を行う場合の、巡回符号化処理をＣ言語で記述した
１例が、図９である。命令１１０１は変数を宣言する命
令であり、ｇｅｎｅＲｅｇは生成多項式の係数を格納す
る変数であり、ｐａｒｉｔｙＲｅｇは剰余多項式の係数
を格納する変数であり、ｆｌａｇはフラグを表す変数で
あり、ｃｏｕｎｔｅｒはカウンタを表す変数である。変
数ｇｅｎｅＲｅｇおよび変数ｐａｒｉｔｙＲｅｇの各ビ
ットは、図１１の（ａ）のように、多項式の各々の次数
の係数を格納している。変数ｇｅｎｅＲｅｇには、ＬＳ
Ｂビットから順に生成多項式のＸ２↑、Ｘ、定数項の係
数が格納される。変数ｐａｒｉｔｙＲｅｇについても同
様である。なお、通常、情報ビット列が生成された後符
号化される前に、情報ビット列に対してビット分離処理
が施され、図１１の（ｂ）に示すように、メモリ上のＩ
ｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙという配列の各要素
に１ビットずつに区分して、かつ、各要素のＬＳＢ位置
に格納される。このように１つの情報ビットを含むメモ
リ上のデータを分割情報データと呼ぶことがある。命令
１１０２はメモリに格納されている情報ビット列を指す
ポインタｉｎｆｏ＿ｐｔｒを宣言している命令である。

【００２２】命令１１０３は変数ｇｅｎｅＲｅｇに生成
多項式の係数データを設定する命令であり、今の例で
は、ビット列１１０を設定する。命令１１０４は変数ｐ
ａｒｉｔｙＲｅｇに０を格納し、この変数を初期化して
いる。命令１１０５はポインタｉｎｆｏ＿ｐｔｒを上記
配列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙの先頭に設定
する命令である。命令１１０６は、繰り返し命令であ
り、今の例では命令１１０７から命令１１１０までの命
令が４回繰り返される。命令１１０７は条件判定に使用
するフラグを生成する命令である。フラグを生成する処
理は、情報ビットをメモリから読み出し、メモリから読
み出された情報ビットと変数ｐａｒｉｔｙＲｅｇのＬＳ
Ｂビットとで排他的論理和演算を行う処理であり、フラ
グの値は０または１の２値である。命令１１０８は、変
数ｐａｒｉｔｙＲｅｇを１ビット右にシフトする命令で
ある。命令１１０９は条件判定を行う命令であり、ｆｌ
ａｇの値が１の場合は命令１１１０を実行し、ｆｌａｇ
の値が０の場合は命令１１１０を実行しない。命令１１
１０は変数ｇｅｎｅＲｅｇと変数ｐａｒｉｔｙＲｅｇに
格納されているデータで排他的論理和演算を行い、演算
結果をｐａｒｉｔｙＲｅｇに格納する命令である。

【００２３】図９の巡回符号化処理を汎用マイクロプロ
セッサであるＳＨ７６００上で実行する場合に本発明者
が考えたプログラムの例を図１０に示す。なお、このマ
イクロプロセッサ用の命令の詳細については、たとえ
ば、本出願人発行の”ＳＨ７６００シリーズプログラ
ミングマニュアル”参照。図１０に記述されている、ｒ
０、ｒ１、ｒ２、ｒ３、ｒ６は３２ビットの汎用レジス
タであり、ｒ０は情報ビット列を格納するレジスタであ
る。ｒ１は剰余多項式の係数を格納するレジスタであ
り、図９のＣプログラムのｐａｒｉｔｙＲｅｇに対応す
る。ｒ２は生成多項式の係数データを格納するレジスタ
であり、図９のＣプログラムのｇｅｎｅＲｅｇに対応す
る。レジスタｒ１、ｒ２は、図１１のように、それぞれ
の多項式の係数を格納する。ｒ３はカウンタであり、図
９のＣプログラムのｃｏｕｎｔｅｒに対応する。ｒ６は
情報ビットが格納されているメモリのアドレスを格納す
るレジスタある。命令１２０１はカウンタをクリアする
命令であり命令１１０６に対応する。命令１２０２は命
令１１０３に対応し、命令１２０３は命令１１０４に対
応し、命令１２０４は命令１１０５に対応し、命令１２
０５と命令１２０６と命令１２０７は命令１１０７に対
応し、命令１２０８は命令１１０８に対応し、命令１２
０９および命令１２１０は命令１１０９に対応し、命令
１２１１は命令１１１０に対応し、命令１２１２および
命令１２１３および命令１２１４は命令１１０６に対応
する。

【００２４】”ＳＨ７６００シリーズプログラミング
マニュアル”に記載されているように、条件分岐命令１
２１０および１２１４の実行処理量は、分岐する場合は
３マシーンサイクル、分岐しない場合は１マシーンサイ
クルである。図１０のプログラムに記載されている分岐
命令以外の各命令の実行処理量は１マシーンサイクルで
ある。図１０に示すように、プログラムを初期化処理、
ＣＲＣ算出処理、繰り返し処理の３つのパートに分割す
ると、初期化処理に５マシーンサイクル、１情報ビット
データあたりのＣＲＣ演算処理に８マシーンサイクル
（分岐しない場合は７マシーンサイクル）、１回あたり
の繰り返し処理に５マシーンサイクルを要する。従っ
て、（ｎ、ｋ）巡回符号化処理の処理量Ｍは、情報ビッ
トデータ数がｋであるから、Ｍ＝（８＋５）ｋ＋５マシ
ーンサイクルと見積ることができる。ｋ＝４の場合に
は、この処理量Ｍは５７マシーンサイクルに達する。

【００２５】生成多項式の次数が汎用レジスタの長を越
える場合には、処理量がさらに増大する。例えば、マイ
クロコンピュータＳＨ７６００では汎用レジスタ長は３
２ビットであるが、生成多項式の次数が３２より大きい
場合、例えば４０ビットとすると、生成多項式および剰
余多項式の次数をそれぞれ格納するために二つの汎用レ
ジスタを必要になる。この結果、ＣＲＣ演算処理の処理
量は、生成多項式の次数が汎用レジスタの長さより短い
場合に必要な８サイクルの約２倍程度かかる。したがっ
て、本発明の目的は、ＣＲＣ演算処理を高速化できるプ
ロセッサを提供することである。本発明のより具体的な
目的は、汎用レジスタの長さよりも長い生成多項式係数
データを使用するＣＲＣ演算処理を高速化するプロセッ
サを提供することである。

【００２６】以下、本発明に係るプロセッサを図面に示
したいくつかの実施の形態を参照してさらに詳しく説明
する。以下においては、同じ参照番号は同じものもしく
は類似のものを指す。なお、第２の実施の形態以降にお
いては、第１の実施の形態との相違点を主に記載するに
止める。

【００２７】＜発明の実施の形態１＞図１において、プ
ロセッサ１００は、本実施の形態に特徴的なＣＲＣ演算
専用回路１１２およびその回路１１２に関連して本実施
の形態で新たに使用される複数の命令の実行を制御可能
に構成された制御回路１０５およびその他の回路からな
る。すなわち、プロセッサ１００には、処理を行うため
の命令や演算を行うために必要なデータが格納してある
メモリ１０１と、メモリ１０１から命令をフェッチする
アドレスを示すプログラムカウンタ１０７と、メモリ１
０１から命令をフェッチする命令フェッチ回路１０８
と、フェッチされた命令をデコードするための命令デコ
ーダ回路１０２と、外部のクロック発生回路１０３から
供給される周波数を逓倍するためのタイミング生成回路
１０４と、デコードした命令コードとタイミング生成回
路から出力されるクロック信号からプロセッサ１００を
動作させるための制御信号を出力する制御回路１０５
と、メモリ１０１からデータを読み出すために必要なア
ドレス情報を格納するアドレス・レジスタ１０９と、メ
モリ１０１からデータを読み出すメモリアクセス回路１
１０と、算術演算や論理演算を行う汎用演算器１０６
と、メモリ１０１から読み出したデータもしくは汎用演
算器１０６の演算結果を格納するための複数の汎用レジ
スタ１１１等が設けられる。汎用レジスタ群１１１には
入力バッファ１１３およびセレクタ１１６、１１７が設
けられ、汎用演算器１０６には入力バッファ１１４Ａ、
１１４Ｂが設けられている。なお、図１のプロセッサ１
００は、ＣＲＣ演算専用回路１１２およびは制御回路１
０５以外は、本出願人が開発したＳＨ７６００のアーキ
テクチャをベースにしており、命令長はすべて１６ビッ
ト固定長であり、汎用レジスタはすべて３２ビットであ
る。

【００２８】ＣＲＣ演算専用回路１１２は、本実施の形
態で新設された演算命令に従って、前述の剰余の係数を
算出する演算１から３（ＣＲＣ演算処理）を１マシーン
サイクルで実行するために設けられた回路である。この
回路１１は、分割情報データを格納するレジスタ１２
１、剰余多項式の係数データを格納するレジスタ１２
２、生成多項式の係数データを格納するレジスタ１２３
とを有する。生成多項式の次数は汎用レジスタ１１１の
長さより長くてもよいように、レジスタ１２１，１２
２，１２３のレジスタ長は、汎用レジスタの長さの２倍
の６４ビットとする。レジスタ１２１の上位３２ビット
および下位３２ビットを１２１Ｈ、１２１Ｌと記述す
る。レジスタ１２２、１２３についても同様である。メ
モリ１０１とプロセッサ１００との間のデータ転送は３
２ビット単位で実行される。したがって、レジスタ１２
１から１２３のいずれかの上位側ビット部分と下位側の
ビット部分に対するロードは異なる命令により実行され
る。レジスタ１２１Ｌには、上記係数算出演算が繰り返
されるごとに、本実施の形態で新たに使用されるロード
命令によりメモリ１０１から分割情報データがロードさ
れる。レジスタ１２３Ｌと１２３Ｈの各々には、同様に
新たなロード命令により上記係数算出演算の実行前に生
成多項式の係数データがメモリ１０１からロードされ
る。レジスタ１２２は、同様に新たに設けられたクリア
命令により上記係数算出演算の実行前にクリアされる。

【００２９】１２０は、先に示した演算１を実行するた
めのＥＯＲゲートで、このゲート１２０は、レジスタ１
２１の最下位ビット（ＬＳＢ）とレジスタ１２２の最下
位ビットとに対して排他的論理和演算（以下、ＥＯＲ演
算とも呼ぶ）を行い、前述のフラグｊを生成する。上記
演算２を行うために、レジスタ１２２に保持されたデー
タは１ビットＬＳＢ側にシフトされてバスｂに供給され
る。すなわち、このレジスタ１２２内のＬＳＢのビット
以外のビット列の最上位ビット（ＭＳＢ）の側にさらに
１ビットの０を付加したものをバスｂに供給する。この
シフトしたデータを使用することにより、上記演算２が
実行されたことになる。

【００３０】１１９は、上記演算３を実行するための、
６４ビットの排他的論理和演算を実行可能なＥＯＲ演算
回路である。セレクタ１２４は、ＥＯＲゲート１２０が
生成したフラグｊが１のときには、レジスタ１２３内の
生成多項式データを選択し、バスａ、バッファ１２７Ａ
を介してＥＯＲ演算回路１１９に供給する。レジスタ１
２２に保持された剰余データもバスｂ、バッファ１２７
Ｂを介してＥＯＲ演算回路１１９に供給される。こうし
てフラグｊが１のときには、上記生成多項式データと上
記剰余データとのＥＯＲ演算により６４ビットの新たな
剰余データが生成される。生成された演算結果データは
レジスタ１２２にセットされる。すなわち、その演算結
果データの上位側３２ビットは、制御回路１０５の制御
の元にバスｃ、バッファ１２８Ｈ、セレクタ１２５を介
してレジスタ１２２Ｈにセットされる。これと並行し
て、生成された演算結果データの下位側３２ビットは、
制御回路１０５の制御の元にバスｃ、バッファ１２８
Ｌ、セレクタ１２５を介してレジスタ１２２Ｌにセット
される。こうして、元の剰余データは新たな剰余データ
に更新される。一方、ＥＯＲゲート１２０が生成したフ
ラグが０のときには、上記セレクタ１２４は、６４ビッ
トの０からなるデータ０を選択して、バスｂ、バッファ
１２７Ｂを介してＥＯＲ演算回路１１９に供給する。こ
の結果、ＥＯＲ演算回路１１９は、レジスタ１２２内の
１ビットシフトされた剰余データをそのまま出力し、元
のレジスタ１２２に書き込むことになる。こうして、元
の剰余データは、１ビット右シフトされたデータに更新
される。

【００３１】図２に、図１のプロセッサを使用して生成
多項式Ｇ（Ｘ）＝Ｘ４０↑＋Ｘ３９↑＋Ｘ＋１、情報ビ
ット列”１１１０”の２元（４４，４）巡回符号の符号
化処理を行うプログラムの１例を示す。命令８０１から
命令８０６までは巡回符号化処理の初期化処理であり、
命令８０７および命令８０８はＣＲＣ演算処理であり、
命令８０９および命令８１０は繰り返し処理である。命
令８０１、８０２はレジスタ１２１に格納されているデ
ータを０にクリアする新たに設けられた命令である。Ｃ
ＲＣｒｅｇ０、ＣＲＣｒｅｇ１はこのレジスタ１２１、
１２２に割り当てられたレジスタ番号を表す。命令の実
行は一般に以下のようにしてなされる。まず、プログラ
ム・カウンタ１０７がアドレスをバスｃに出力する。命
令フェッチ回路１０８は、バスｃに出力されたアドレス
に格納されている命令をメモリ１０１からバスｆを介し
てフェッチし、命令デコーダ回路１０２はフェッチされ
た命令をデコードする。制御回路１０２は、デコードさ
れた命令に関して、タイミング生成回路１１６から出力
されるクロック信号に同期しながらこの命令の実行を制
御するいろいろの信号を出力する。命令８０１の場合に
は、制御回路１０５は、レジスタ１２１にクリア信号を
出力する。クリア信号を受信したレジスタ１２１は各ビ
ットのデータを０にクリアし、命令８０１の実行が終了
する。命令８０２も全く同様に実行される。

【００３２】命令８０３、８０４はレジスタ１２３に生
成多項式の係数データをメモリ１０１からロードする命
令である。命令８０３，８０４が指定するＣＲＣｒｅｇ
２Ｌ、ＣＲＣｒｅｇ２Ｈはそれぞれレジスタ１２３の下
位側部分１２３Ｌ、上位側部分１２３Ｈに割り当てられ
たレジスタ番号を表す。命令８０３、８０４が指定する
変数ＧＥＮＥＬ、ＧＥＮＥＨが示すアドレス位置に、命
令列８１１により生成多項式の下位側の３２ビットおよ
び上位側の３２ビットが記憶されている。今の例では、
これらのデータは、それぞれＨ’０００００００１、
Ｈ’００００００Ｃ０である。ここでＨ’はこれらのデ
ータが１６新表示のデータであることを示す。すなわ
ち、メモリ１０１には図１１（ａ）に例示したように、
生成多項式の係数データ１１０が、ＬＳＢ側に最も大き
な次数の係数が位置するように記憶されている。

【００３３】命令８０３は具体的には次のようにして実
行される。命令８０３が、命令デコード回路１０２にて
デコードされると、汎用演算器１０６はデータを格納し
てあるメモリのアドレスを計算し、演算結果のアドレス
はアドレスレジスタ１０９に格納される。次に、アドレ
ス・レジスタ１０９はバスｃにアドレスを出力し、メモ
リアクセス回路１１０はアドレス・レジスタ１０９が指
すメモリ１０１からデータをバッファ１２８Ｌに出力す
る。次に、制御回路１０５から制御信号ｉがセレクタ１
２５に出力され、制御信号ｉを受けたセレクタ１２５は
バッファ１２８とレジスタ１２３Ｌを接続し、メモリか
ら出力されたデータＨ’０００００００１はレジスタ１
２３Ｌに格納される。命令８０４も全く同様に実行され
る。

【００３４】命令８０５は汎用レジスタｒ０に符号化す
べき情報ビット列の長さ４を転送する命令であり、命令
８０６は分割情報データが格納されているメモリ１０１
内の配列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙの先頭ア
ドレスを汎用レジスタｒ６に転送する命令である。メモ
リ１０１には、図１１（ｂ）に示したのと同様に、この
配列Ｉｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙは、４つの要
素からなり、各要素は、情報ビット列の各ビットを最下
位ビット位置に保持している。命令８０５、８０６はＳ
Ｈ７６００の命令であり、この２命令の詳細な動作は”
ＳＨ７６００ハードウェアマニュアル”を参照。

【００３５】次に、命令８０７は、汎用レジスタｒ６に
格納してあるメモリアドレスから、分割情報データをレ
ジスタ１２２Ｌに転送し、その後このアドレスをインク
リメントするための本実施の形態で新たに設けられた命
令である。命令８０７がデコードされると、デコードさ
れた命令からソース・オペランドの汎用レジスタを確定
し、制御回路１０５はセレクタ１１７に制御信号ｇを出
力する。制御信号ｇを受けたセレクタ１１７は汎用レジ
スタｒ６をバスｍに接続し、汎用レジスタｒ６に格納さ
れているアドレスがバッファ１１５を介してバス１１８
に出力される。次に、メモリアクセス回路１１０は、バ
ス１１８に出力されたアドレスに格納されている配列Ｉ
ｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙの最初の要素データ
をメモリ１０１から読み出し、バスｄを介してデータを
バッファ１２８Ｌに送る。さらに制御回路１０５は制御
信号ｉをセレクタ１２５に送る。制御信号ｉを受けたセ
レクタ１２５は、バッファ１２８Ｌとレジスタ１２１Ｌ
を接続し、メモリ１０１から読み出された配列Ｉｎｆｏ
ｒｍａｔｉｏｎ＿ａｒｒａｙの最初の要素データを、レ
ジスタ１２１Ｌに書き込む。一方、汎用演算器１０６
は、汎用レジスタｒ６の値を１インクリメントする。

【００３６】命令８０８は、レジスタ１２１、１２２、
１２３に格納されたデータを使用して前述の演算１から
３を行う命令である。ＥＯＲゲート１２０は、レジスタ
１２１、１２２の最下位ビットに対して排他的論理和演
算を行い、フラグｊを生成する。こうして、演算１が終
了する。レジスタ１２２に格納されている剰余データを
１ビットシフトしたデータがバスｂに出力される。すな
わち、このデータの最下位ビットが捨てられ、その他の
ビット列の最上位側にビット０が付加されたデータがバ
スｂに供給される。生成されたフラグｊが１の場合は、
セレクタ１２４はレジスタ１２３内の生成多項式データ
を選択してバスａに出力する。制御回路１０５は、命令
８０８がデコードされると、これらの２つのデータをそ
れぞれバッファ１２７Ｂ、１２７Ａにセットする。ソー
ス・オぺランドを得たＥＯＲ演算回路１１９は、６４ビ
ットの排他的論理和演算を行い、６４ビットの新たな剰
余データをバッファ１２８Ｈ、１２８Ｌに二分して出力
する。次に、制御回路１０２はセレクタ１２５に制御信
号ｉを送る。制御信号ｉを受けたセレクタ１２５はバッ
ファ１２８Ｈ、１２８Ｌ内のデータをレジスタ１２２
Ｈ、１２２Ｌに書き込む。こうして新たな剰余データは
レジスタ１２２に格納される。フラグが０のときにはセ
レクタ１２４は、６４ビットの０からなるデータ０を選
択する点で以上の動作と異なる。このときには、ＥＯＲ
演算回路１１９は、そこに入力された１ビット右シフト
された剰余データをそのまま出力することになる。した
がって、レジスタ１１２にこのシフトされたデータが格
納されることになる。こうして、先の演算３が終了す
る。このように、命令８０８により上記の演算１から３
が実行され、本実施の形態ではこれらの演算が１マシー
ンサイクルで実行される。

【００３７】命令８０９は、汎用レジスタｒ０内の情報
ビット列の長さを汎用演算器１０６により１デクリメン
トし、その結果を０と比較し、結果が０のときに汎用演
算器１０６の分岐条件フラグを１にセットし、結果が０
以外のときには分岐条件フラグを０にセットするという
命令である。命令８１０は条件付分岐命令であり、汎用
演算器１０６の分岐条件フラグが０のときに分岐すると
いう命令である。なお、命令８０９、８１０の動作の詳
細は、例えば、”ＳＨ７６００ハードウェアマニュア
ル”等を参照のこと。図２のプログラムが示すように、
巡回符号化の処理は情報ビット列の転送命令（命令８０
７）と剰余ビットの算出命令（命令８０８）の繰り返し
となる。なお、生成多項式Ｇ（Ｘ）＝Ｘ４０↑＋Ｘ３９
↑＋Ｘ＋１、情報ビット列”１１１０”の２元（４４，
４）巡回符号の符号化処理を行うと、剰余多項式Ｒ
（Ｘ）は、

【００３８】

【数４】Ｒ（Ｘ）＝Ｘ３９↑＋Ｘ４↑＋Ｘ３↑＋Ｘ２↑＋１・・・（４）となる。したがって、図２のプログラム実行後、レジス
タ１２１には、”０…（２２）…０１０１１１０…（３
２）…０１”という６４ビットの剰余データが格納され
る。なお、（）内の数字は記載を省略している０の個数
である。

【００３９】図２のプログラムには記載されていない
が、上記の巡回符号化処理を実行して得られた演算結
果、すなわち、レジスタ１２２に格納される剰余データ
をメモリ１０１に格納する命令の動作を説明する。な
お、データストアの命令は上記で説明したデータロード
命令と同様に３２ビット単位で行われる。データストア
命令が命令デコーダ回路１０２でデコードされると同時
に、まず、ソース・オぺランドのレジスタが確定され
る。制御回路１０５は、セレクタ１２４に制御信号ｋを
送り、制御信号ｋを受けたセレクタ１２６は、該当する
レジスタをバスｌに接続する。すると、レジスタに格納
されているデータはバスｌに出力され、メモリ１０１に
格納される。

【００４０】図３は、図２のプログラム実行時におけ
る、レジスタ１２１、１２２、フラグｊおよびバスａの
状態を示している。命令８０１から命令８０６までの演
算が実行され、レジスタ１２１，１２２の状態は状態９
００になり、初期化処理が終了する。次に、命令８０７
がメモリ１０２からフェッチされ、レジスタ１２１の値
は”０…（６１）…０１”となる（状態９０１）。次に
命令８０８がメモリ１０２からフェッチされ、制御回路
１０２からレジスタレジスタ１２１、レジスタ１２２に
制御信号が出力されると、レジスタの値は１ビット右に
シフトされ、レジスタ１２１およびレジスタ１２２の値
がそれぞれ”０…（６２）…０”および”０…（６２）
…０”となり、フラグｊの出力が１となる（状態９０
２）。すると、バスａに出力されるデータは”０…（２
２）…０１１０…（３５）…０１”となる。次に、レジ
スタ１２２に格納されているデータ”０…（６２）…
０”とレジスタ１２３に格納されているデータをソース
・オペランドとして、ＥＯＲ回路１１７において、排他
的論理和演算が行われる（状態９０３）。

【００４１】次に、命令８０９がメモリ１０２からフェ
ッチされ、汎用レジスタｒ０の値は１デクリメントされ
て３となり、汎用演算器１０３の条件フラグは０とな
る。次に、命令８１０がメモリ１０２からフェッチさ
れ、汎用レジスタの条件フラグが０であることから、分
岐命令が実行されて、再び命令８０７が実行される。次
に、命令８０７がメモリ１０２からフェッチされ、レジ
スタ１２１の値は”０…（６１）…０１”となる（状態
９０４）。次に、命令８０８がメモリ１０２からフェッ
チされ、制御回路１０２からレジスタ１２１、レジスタ
１２２に制御信号が出力されると、レジスタの値は１ビ
ット右にシフトされレジスタ１２１およびレジスタ１２
２の値がそれぞれ”０…（６２）…０”および”０…
（２３）…０１１０…（３５）…０”となり、フラグｊ
の出力が０となる状態９０５）。すると、バスａに出力
されるデータは”０…（６２）…０”となる。次に、レ
ジスタ１２２に格納されているデータ”０…（２２）…
０１１０…（３５）…０１”と”０…（６２）…０”デ
ータをソース・オペランドとして、ＥＯＲ回路１１７に
おいて排他的論理和演算が行われ、演算結果は再びレジ
スタ１２２に格納される（状態９０６）。次に、命令８
０９がメモリ１０２からフェッチされ、汎用レジスタｒ
０の値は１デクリメントされて２となり、汎用演算器１
０３の条件フラグは０となる。

【００４２】次に、命令８１０がメモリ１０２からフェ
ッチされ、汎用レジスタの条件フラグが０であることか
ら、分岐命令が実行されて、再び命令８０７が実行され
る。次に、命令８０７がメモリ１０２からフェッチさ
れ、レジスタ１２１の値は”０…（６１）…０１”とな
る（状態９０７）。次に、命令８０３がメモリ１０２か
らフェッチされ、制御回路１０２からレジスタレジスタ
１２１、レジスタ１２２に制御信号が出力されるとレジ
スタの値は１ビット右にシフトされ、レジスタ１２１お
よび、レジスタ１２２の値がそれぞれ”０…（６２）…
０”および”０…（２４）…０１１０…（３４）…０”
となり、フラグｊの出力が１となる（状態９０８）。す
ると、バスａに出力されるデータは”０…（２２）…０
１１０…（３５）…０１”となる。次に、レジスタ１２
３に格納されているデータ、”０…（２２）…０１１０
…（３５）…０１”と、レジスタ１２２に格納されてい
るデータ”０…（２４）…０１１０…（３４）…０”を
ソース・オペランドとして、ＥＯＲ回路１１７において
排他的論理和演算が行われ、演算結果は再びレジスタ１
２２に格納される（状態９０９）。次に、命令８０９が
メモリ１０２からフェッチされ、汎用レジスタｒ０の値
は１デクリメントされて１となり、汎用演算器１０３の
条件フラグは０となる。次に、命令８１０がメモリ１０
２からフェッチされ、汎用レジスタの条件フラグが０で
あることから、分岐命令が実行され、再び命令８０２が
実行される。

【００４３】次に、命令８０７がメモリ１０２からフェ
ッチされ、レジスタ１２１の値は”０…（６１）…０
１”となる（状態９１０）。次に、命令８０８がメモリ
１０２からフェッチされ、制御回路１０２からレジスタ
レジスタ１２１、レジスタ１２２に制御信号が出力され
るとレジスタの値は１ビット右にシフトされ、レジスタ
１２１およびレジスタ１２２の値がそれぞれ”０…（６
２）…０”および”０…（２３）…０１１１１０…（３
３）…０”となり、フラグｊの出力が１となる（状態９
１１）。すると、バスａに出力されるデータは”０…
（２２）…０１１０…（３５）…０１”となる。次に、
レジスタ１２３に格納されているデータ”０…（２２）
…０１１０…（３５）…０１”と”０…（２３）…０１
１１１０…（３３）…０”をソース・オペランドとし
て、ＥＯＲ回路１１７において、排他的論理和演算が行
われ、演算結果”０…（２２）…０１０１１１０…（３
３）…０”は再びレジスタ１２２に格納される（状態９
０６）。次に、命令８０９がメモリ１０２からフェッチ
され、汎用レジスタｒ０の値は１デクリメントされて０
となり、汎用演算器１０３の条件フラグは１となる。次
に、命令８１０がメモリ１０２からフェッチされ、汎用
レジスタの条件フラグが１であることから、分岐命令が
実行されず、処理が終了する。そして、レジスタ１２２
に格納されているデータ”０…（２２）…０１０１１１
０…（３２）…０１”が剰余ビットの多項式の係数であ
り、前述の通りのＲ（Ｘ）が得られる。

【００４４】本実施の形態では情報ビットのデータ転送
命令とＣＲＣ演算命令の２命令で実行可能となり、どち
らの命令も１命令あたり１マシーンサイクルで実行可能
であるので、本実施の形態における１情報ビットデータ
あたりのＣＲＣ演算処理は２マシーンサイクルである。
とくに、生成多項式の次数が汎用レジスタ長（３２ビッ
ト）を越える場合、従来、ＣＲＣ演算処理を実行するに
は１情報ビットデータあたり約１６マシーンサイクルか
かっていた。従って、従来に比べ処理量が約１／８にな
る。

【００４５】この巡回符号化処理は音声、データ等の伝
送による劣化を防ぐために施される処理であり、送信す
るデータによって異なる生成多項式を用いて巡回符号化
が行われる場合が多い。本実施の形態では、ＣＲＣ演算
専用回路が生成多項式の係数を格納するレジスタを保持
しており、任意の生成多項式に対して巡回符号化処理が
高速に実行される。また、本実施の形態に記載されてい
るＣＲＣ演算回路は主に３つのレジスタおよびＥＯＲ演
算回路から構成されており回路規模も小さい。＜発明の実施の形態１の変形例＞本実施の形態に対して
いろいろの変形例が実現可能である。たとえば、（１）
実施の形態１では、分割情報データおよび生成多項式係
数データは、最下位ビット部分に整列されたデータであ
った。しかし、実施の形態１の技術は、分割情報データ
および生成多項式係数データが最上位ビットに整列され
ている場合にも適用できるのは言うまでもない。この場
合には、ＥＯＲゲート１２０には、レジスタ１２１と１
２２の最上位ビットが供給される。さらに、剰余データ
をバスｂに供給するときには、この剰余データを１ビッ
ト最上位側に１ビットシフトするように、このレジスタ
１２２内のデータをバスｂに供給する。以上のことは以
下に述べる他の変形例あるいは他の実施の形態でも同様
である。

【００４６】（２）実施の形態１では、レジスタ１２２
とバスａとの結線を工夫してレジスタ１２２内の剰余デ
ータを１ビットシフトしてバスａに供給した。それに代
えて、ＥＯＲ演算回路１１９での演算時に剰余データを
シフトすることも可能である。すなわち、図４におい
て、ＥＯＲ演算回路１１９の一方の入力は、バッファ１
２７Ｂを介してレジスタ１２２の出力に接続され、もう
一方の入力はバッファ１２７Ａに接続されている。レジ
スタ１２２の各ビットをＬＳＢビットからＲ［０］，Ｒ
［１］．．．．．．，Ｒ［６３］とすると、レジスタ１
２２のビットＲ［０］は捨てられ、他のビットＲ
［１］．．．．．．，Ｒ［６３］とデータ０がＥＯＲ演
算回路１１９の各ＥＯＲゲートに入力される。こうし
て、ＥＯＲ演算回路１１９に１ビット右シフトされた剰
余データが供給される。各ＥＯＲゲートには、バッファ
１２７Ａから供給されるデータの対応するビット＃０、
＃１、、、＃６１，＃６２または＃６３が入力される。
ＥＯＲ演算回路１１９による演算結果データは、レジス
タ１２２のＲ［０］，Ｒ［１］．．．．．．，Ｒ［６
３］ビットに格納される。

【００４７】（３）図３のＥＯＲ演算回路１１９内の６
４個のＥＯＲゲートの内、バッファ１２７Ａから供給さ
れるデータの内のビット＃０および上記データ０が入力
されるＥＯＲゲートは省略し、このビット＃０をそのま
ま出力するように、ＥＯＲゲート１１９を構成すること
も可能である。このように変形されたＥＯＲ演算回路も
本発明ではＥＯＲ演算回路とみなす。

【００４８】（４）実施の形態１では、レジスタ１２２
からバスｂに剰余データを供給するときに、レジスタ１
２２とバスａとの結線によりレジスタ１２２内の剰余デ
ータを１ビット右シフトしたが、レジスタ１２２をシフ
トレジスタにて構成し、上記フラグが生成された後に、
制御回路１０５からシフトクロックを供給してこのシフ
トレジスタにより剰余データを１ビットシフトさせても
よい。このためのシフトクロックは制御回路１０５から
供給させる。このときには、ＥＯＲゲート１２０で生成
されるフラグが０のときには、ＥＯＲ演算回路１１９か
ら出力される剰余データによりレジスタ１１２内の剰余
データを上書きする必要はない。

【００４９】（５）実施の形態１では、レジスタ１２
１，１２２，１２３はいずれも汎用レジスタ群１１１よ
りも長いレジスタとした。しかし、分割情報データの
内、有効なデータは１ビットであるので、レジスタ１２
１は、最小限１ビットであればよい。

【００５０】（６）したがって、このレジスタ１２１の
みを、汎用レジスタ群１１１の一つと兼用させることも
可能である。

【００５１】（７）実施の形態１では、情報ビット列が
分割されてメモリ１０１内に保持されていたが、この情
報ビット列がメモリ１０１内にそのまま保持されている
場合には、レジスタ１２１をシフトレジスタにて構成
し、そのシフトレジスタに命令８０７によりその情報ビ
ット列を一度読み込むだけでよい。命令８０８によりＣ
ＲＣ演算を実行するごとに、制御回路１０５からシフト
クロックを供給してこのシフトレジスタを１ビット右に
移動すればよい。

【００５２】＜発明の実施の形態２＞本実施の形態のプ
ロセッサは、生成多項式の次数が汎用レジスタ長よりも
小さい場合の巡回符号化処理を比較的簡単な回路で高速
化するもので、実施の形態１のようなＣＲＣ演算専用回
路をしないで、２つの汎用レジスタのＬＳＢビットを入
力として条件生成を行うＥＯＲゲートを有し、ＣＲＣ演
算処理には汎用の演算器を使用する。すなわち、図５に
おいて、汎用レジスタ群１１１の内の特定の汎用レジス
タ１１１Ａ、１１１ＢのＬＳＢビットを入力として排他
的論理和演算を行うＥＯＲゲート１２０と、ＥＯＲゲー
ト１２０の出力を格納するステータスレジスタ４１７
が、従来のマイクロコンピュータＳＨ７６００に付加さ
れている。汎用の演算器１０６は、ＥＯＲ演算その他の
演算を実行できる演算器であるが、従来の汎用演算器と
異なり、後に説明するＣＲＣ演算用の特定の命令６０６
が実行され、制御回路１０５からＣＲＣ演算の実行を指
示されたときには、ステータスレジスタ４１７に保持さ
れたフラグが１の場合には、バスｍとｌからその演算器
に供給される二つのデータに対してＥＯＲ演算を実行
し、ステータスレジスタ４１７に保持されたフラグが０
の場合には、バスｍから供給されるデータをそのまま出
力するように構成されている。より具体的には、上記命
令が実行されたときには、演算器１０６は、ステータス
レジスタ４１７に保持されたフラグが１の場合には、汎
用レジスタ１１１Ａからバスｍに供給される１ビットシ
フトされた剰余データと汎用レジスタ１１１Ｄからバス
ｌに供給される生成多項式の係数データに対してＥＯＲ
演算を実行し、ステータスレジスタ４１７に保持された
フラグが０の場合には、汎用レジスタ１１１Ａからバス
ｍに供給される１ビットシフトされた剰余データをその
まま出力する。

【００５３】図６に、図５のプロセッサを使用して、生
成多項式Ｇ（Ｘ）＝Ｘ３＋Ｘ＋１、４ビットの情報ビッ
ト列の２元（７，４）巡回符号の符号化処理を行うプロ
グラムの１例を示す。図６に記述されている命令の中
で、命令６０６以外の命令はＳＨ７６００の命令であ
る。たとえば、”ＳＨ７６００シリーズプログラミン
グマニュアル”を参照。図６中のｒ０、ｒ１、ｒ２、ｒ
３、ｒ６は特定の汎用レジスタを指定する。汎用レジス
タｒ０はカウンタとして使用され、図５では、たとえ
ば、汎用レジスタ１１１Ｄである。汎用レジスタｒ１は
剰余多項式の係数を格納するレジスタであり、図５では
特定の汎用レジスタ１１１Ａが使用される。汎用レジス
タｒ２は、生成多項式の係数を格納するレジスタであ
り、図５では、たとえば、汎用レジスタ１１１Ｃが使用
される。汎用レジスタｒ３は、情報ビット列を格納する
レジスタであり、図５では特定の汎用レジスタ１１１Ｂ
が使用される。汎用レジスタｒ６は情報ビットを格納し
ているメモリのアドレスを格納するレジスタであり、図
５ではたとえば汎用レジスタ１１１Ｅが使用される。な
お、汎用レジスタ群１１１には、実際には１６個の汎用
レジスタがあるが、図５には簡単化のために５つの汎用
レジスタのみしか図示していない。プロセッサＳＨ７６
００に含まれた各汎用レジスタは、制御回路１０５から
のシフトクロックにより１ビットの右シフトを実行可能
になっていて、本実施の形態でもその機能を使用する。

【００５４】命令６０１は、汎用レジスタ１１１Ｄにカ
ウンタの初期値として０をセットする命令である。命令
６０２は、汎用レジスタ１１１Ｃに生成多項式の係数デ
ータ１１０をセットする命令である。命令６０３は、汎
用レジスタ１１１Ａに剰余データの初期値として０をセ
ットする命令である。命令６０４は、先の命令８０６と
同じく、汎用レジスタ１１１Ｅに配列Ｉｎｆｏｒｍａｔ
ｉｏｎ＿ａｒｒａｙの最初の要素のアドレスをセットす
る命令である。

【００５５】命令６０５は、先の命令８０７と同様に、
汎用レジスタ１１１Ｅ内アドレスを使用してこの配列の
先頭の要素をメモリ１０１から読み出し、汎用レジスタ
１１１Ｂにセットするとともに、この汎用レジスタ１１
１Ｅ内のアドレスを１カウントアップする命令である。
命令６０６は、汎用レジスタ１１１Ａ、１１１Ｂ、１１
１Ｃに格納された剰余データ、情報ビット列および生成
多項式データを使用してＣＲＣ演算処理を行うための命
令で、本実施の形態のために新設された命令である。Ｅ
ＯＲゲート１２０は、汎用レジスタ１１１Ａ、１１１Ｂ
のＬＳＢビットに対して排他的論理和演算を行い、フラ
グｊを生成する。こうして、先の演算１が実行される。
命令６０６がデコードされると、制御回路１０５は、フ
ラグｊをステータスレジスタ４１７に格納する。汎用レ
ジスタ１１１Ａ、１１１Ｂは制御回路１０５の制御の元
で各々の汎用レジスタのデータを１ビット右にシフトす
る。汎用レジスタ１１１Ａがシフトされたことにより先
の演算２が実行されたことになる。汎用レジスタ１１１
Ａに格納されている１ビットシフトされた剰余データが
バスｍに出力され、汎用レジスタ１１１Ｃのデータがバ
スｌに出力され、バッファ１１４Ｂ、１１４Ａは制御回
路１０５の制御下でこれらの２つのデータをソース・オ
ペランドとして保持する。ステータスレジスタが１の場
合は、汎用演算器１０６は、バッファ１１４Ａ、１１４
Ｂの２データをソース・オぺランドとして排他的論理和
演算を行い、新たな剰余を生成する。演算結果は汎用レ
ジスタ１１１Ａに格納される。こうして、レジスタ１１
１Ａが新たな剰余データにより更新される。ステータス
レジスタが０の場合は、汎用演算器１０６は、汎用レジ
スタ１１１Ａのデータをそのまま出力し、セレクタ１１
６により再び汎用レジスタ１１１Ａに格納される。こう
して汎用レジスタ１１１Ａはシフトされた剰余データに
より更新される。こうして先の演算３が実行される。

【００５６】図７は、図６のプログラム実行時におけ
る、汎用レジスタ１１１Ａ、１１１Ｃおよび、フラグｊ
の状態を示している。なお、生成多項式Ｇ（Ｘ）＝Ｘ３
＋Ｘ＋１、情報ビット列”１１００”の２元（７，４）
巡回符号の符号化処理を行うと、剰余多項式Ｒ（Ｘ）
は、Ｘとなる。したがって、図６のプログラム実行後、
汎用レジスタ１１１Ａには、”０１０”が演算結果とし
て格納される。

【００５７】まず、命令６０１から命令６０４までの初
期化処理が実行され、汎用レジスタ１１１Ａ、１１１
Ｃ、１１１Ｂそれぞれのレジスタの状態は状態１４００
になる。次に命令６０５がデコードされ、メモリ１０１
から最初の分割情報データが読み出され、汎用レジスタ
１１１Ａの値が”００１”となる（状態１４０１）。次
に命令６０６がデコードされ、制御回路１０５から汎用
レジスタ１１１Ａ、１１１Ｃに制御信号が出力される
と、レジスタの値は１ビット右にシフトされ、汎用レジ
スタ１１１Ａ、１１１Ｃの値がそれぞれ”０００”およ
び”０００”となり、フラグｊの出力が１となる（状態
１４０２）。次に汎用レジスタ１１１Ａと１１１Ｃに格
納されている剰余データおよび分割情報データが汎用演
算器１０６に出力される。汎用演算器１０６はステータ
スレジスタ４１７の値が１であるので、排他的論理和演
算を行い、演算結果を再び汎用レジスタ１１１Ａに格納
する（状態１４０３）。次に、命令６０７、命令６０
８、命令６０９の繰り返し処理が実行され、汎用レジス
タ１１１Ｄの値が１であることから、再び命令６０５が
実行される。

【００５８】次に命令６０５がデコードされ、メモリ１
０１から次の分割情報データが読み出され、汎用レジス
タ１１１Ａの値が”００１”となる（状態１４０４）。
次に命令６０６がデコードされ、制御回路１０５から汎
用レジスタ１１１Ａ、１１１Ｃに制御信号が出力される
と、これらの汎用レジスタの値は１ビット右にシフトさ
れ、これらの汎用レジスタ１１１Ａ、１１１Ｃの値がそ
れぞれ”０００”および”０１１”となり、フラグｊの
出力が１となり、ステータスレジスタに格納される（状
態１４０２）。次に、汎用レジスタ１１１Ａと１１１Ｃ
に格納されているデータが汎用演算器１０６に出力され
る。汎用演算器１０６はステータスレジスタ４１７の値
が１であるので、排他的論理和演算を行い、演算結果を
再び汎用レジスタ１１１Ｃに格納する（状態１１０
６）。次に、命令６０７、命令６０８、命令６０９の繰
り返し処理が実行され、汎用レジスタ１１１Ｄの値が２
であることから、再び命令６０５が実行される。

【００５９】次に命令６０５がデコードされ、メモリ１
０１から第３の分割情報データが読み出され、汎用レジ
スタ１１１Ａの値が”０００”となる（状態１４０
７）。次に命令６０６がデコードされ、制御回路１０５
から汎用レジスタ１１１Ａ、１１１Ｃに制御信号が出力
されると、レジスタの値は１ビット右にシフトされ、汎
用レジスタ１１１Ａ、１１１Ｃの値がそれぞれ”００
０”および”０１０”となり、フラグｊの出力が１とな
り、ステータスレジスタ４１７に格納される（状態１４
０８）。次に、汎用レジスタ１１１Ａと１１１Ｃに格納
されているデータが汎用演算器１０６に出力される。汎
用演算器１０６はステータスレジスタ４１７の値が１で
あるので、排他的論理和演算を行い、演算結果を再びレ
ジスタ１１１Ａに格納する（状態１４０９）。次に、命
令６０７、命令６０８、命令６０９の繰り返し処理が実
行され、汎用レジスタ１１１Ｄの値が３であることか
ら、再び命令６０５が実行される。

【００６０】次に命令６０５がデコードされ、メモリか
ら第４の分割情報データが読み出され、汎用レジスタ１
１１Ａの値が”０００”となる（状態１４１０）。次に
命令６０６がデコードされ、制御回路１０５から汎用レ
ジスタ１１１Ａ、１１１Ｃに制御信号が出力されると、
これらのレジスタの値は１ビット右にシフトされ、それ
ぞれに保持されたデータは”０００”および”０１０”
となり、フラグｊの出力が０となり、ステータスレジス
タ４１７に格納される（状態１４１１）。次に、レジス
タｒ１とレジスタｒ２に格納されているデータが汎用演
算器１０６に出力される。汎用演算器１０６はステータ
スレジスタ４１７の値が０であるので、演算を行わず
に、演算結果を再びレジスタ１１１Ａに格納する（状態
１４１２）。次に、命令６０７、命令６０８、命令６０
９の繰り返し処理が実行され、汎用レジスタ１１１Ｃの
値が４であることから、処理が終了し、汎用レジスタ１
１１Ａには、演算結果として”０１０”が得られた。

【００６１】以上述べたことから明らかなように、本実
施の形態によれば図１０に示した命令１２０５から１２
１１までの７命令で８ないし７マシーンサイクル要した
処理を図６に示した二つの命令６０５および６０６によ
り２マシーンサイクルで実行可能である。さらに、本実
施の形態のプロセッサは、基本的に公知のマイクロコン
ピュータにＥＯＲゲート４１７、ステータスレジスタ４
１７という簡単な回路を付加しただけであるから、回路
規模をそれほど大きくしないで実現可能である。

【００６２】＜発明の実施の形態２の変形例＞本実施の
形態２に対してもいろいろの変形例が実現可能である。
たとえば、（１）ステータスフラグが０の場合にも、演
算器１０６によるダミーの演算結果によりレジスタ１１
１Ａを書き換えたが、レジスタ１１１Ａはシフトレジス
タであるから、この書き換え自体を省略できる。

【００６３】（２）レジスタ１１１Ａ、１１１Ｂ等をシ
フトレジスタでないレジスタにより構成したときには、
これらのレジスタに保持されたデータに対して演算２で
必要となるシフト動作は、実施の形態１と同様に行えば
よい。

【００６４】（３）実施の形態１の変形例で記載した変
形例（１）から（３）、（５）、（６）はこの実施の形
態２に対しても適用可能である。

【００６５】本発明は、以上に述べた発明の実施の形態
１および２に限定されるのではなく、すでに述べた発明
の実施の形態１、２の変形例およびそれらの変形例の組
み合わせあるいはその他の変形例によっても実現可能で
ある。

【００６６】

【発明の効果】本発明によれば、巡回符号化処理に必要
な剰余の算出を高速に実行できるプロセッサが得られ
る。

【図面の簡単な説明】

【図１】本発明によるプロセッサの概略回路図。

【図２】図１の装置に使用するプログラムの一部に使用
する命令列を示す図。

【図３】図２のプログラムを実行した場合のレジスタ等
のデータの状態を示す図。

【図４】図１の装置に使用可能な他のＥＯＲ演算回路の
回路図。

【図５】本発明による他のプロセッサの概略回路図。

【図６】図５の装置に使用するプログラムの一部に使用
する命令列を示す図。

【図７】図６のプログラムを実行した場合のレジスタ等
のデータの状態を示す図。

【図８】２元（７、４）巡回符号化処理における剰余デ
ータの係数算出処理の概略説明図。

【図９】２元（７、４）巡回符号化処理をＣ言語で記述
したプログラムの例を示す図。

【図１０】従来のマイクロコンピュータに使用するプロ
グラムに含まれた命令列を示す図。

【図１１】（ａ）は、メモリ上に保持された剰余多項式
の係数データおよび生成多項式の係数データを示す図、
（ｂ）は、メモリ上に保持された情報ビット列を示す
図。

Claims

【特許請求の範囲】

【請求項１】少なくとも一つのビットのデータを保持す
るための第１のレジスタと、複数のビットのデータを保持するための第２、第３のレ
ジスタと、第１のレジスタに保持された上記一つのビットと、第２
のレジスタに保持されたデータの内の上記一つのビット
と比較されるべき一つのビットが入力される排他的論理
和演算ゲートと、排他的論理和演算を実行可能な演算回路と、上記排他的論理和演算ゲートの出力が第１の値のとき
に、上記第２のレジスタに保持されたデータを１ビット
シフトしたデータと上記第３のレジスタに保持されたデ
ータとを上記演算回路に供給し、上記二つのデータに対
して上記演算回路より得られる演算結果データにより上
記第２のレジスタ内のデータを更新し、上記排他的論理
和演算ゲートの出力が第２の値のときに、上記第２のレ
ジスタに保持されたデータをそのデータを１ビットシフ
トしたデータに更新する更新回路とを有するプロセッ
サ。
【請求項２】上記第２のレジスタに保持されたデータの
内の上記一つのビットは、上記第２のレジスタの最下位
ビットと最上位ビットの内のいずれか一方である請求項
１記載のプロセッサ。
【請求項３】命令で指定可能な複数の汎用レジスタをさ
らに有し、上記第２から第３のレジスタは、上記複数の汎用レジス
タの長さより長いレジスタからなる請求項１記載のプロ
セッサ。
【請求項４】上記複数の汎用レジスタの内のいずれか一
つに保持されたデータに対して命令が指定する演算を実
行し、演算結果データを上記複数の汎用レジスタの一つ
に供給する、複数の演算を実行可能な算術論理演算回路
をさらに有し、上記排他的論理和演算を実行可能な演算回路は、上記第
２、第３のレジスタの長さのデータに対する排他的論理
和演算を実行可能な、上記算術論理演算回路とは別に設
けられた演算回路である請求項３記載のプロセッサ。
【請求項５】上記演算回路および上記更新回路は、上記
演算回路による演算を要求する一つの演算命令に応答し
て動作する請求項４記載のプロセッサ。
【請求項６】上記排他的論理和演算ゲートによる演算か
ら上記更新回路による上記第２のレジスタの更新までの
一連の動作は一マシンサイクル内で動作する請求項５記
載のプロセッサ。
【請求項７】上記排他的論理和演算ゲートにそれぞれ供
給されるべき複数のビットの一つをそれぞれ含む複数の
分割データを保持する主記憶と、上記複数の汎用レジスタの内の一つを指定する特定のロ
ード命令に応答して、上記一つの汎用レジスタに保持さ
れた、上記主記憶内のアドレスを使用して上記複数の分
割データの内の一つに含まれた上記排他的論理和演算ゲ
ートに供給されるべき１ビットを上記第１のレジスタに
ロードする回路と、上記ロード命令に応答して上記一つの汎用レジスタに保
持された上記アドレスを更新する回路とをさらに有する
請求項５記載のプロセッサ。
【請求項８】命令で指定可能な複数の汎用レジスタと、上記複数の汎用レジスタの内のいずれか一つに保持され
たデータに対して命令が指定する演算を実行し、演算結
果データを上記複数の汎用レジスタの一つに供給する、
複数の演算を実行可能な算術論理演算回路とをさらに有
し、上記第１から第３のレジスタは、それぞれ上記複数の汎
用レジスタの一つであり、上記排他的論理和演算を実行可能な演算回路は、上記算
術論理演算回路である請求項１記載のプロセッサ。
【請求項９】上記演算回路および上記更新回路は、上記
第２のレジスタに保持されたデータを１ビットシフトし
たデータと上記第３のレジスタに保持されたデータとに
対する排他的論理和演算を要求する一つの演算命令に応
答して動作する請求項８記載のプロセッサ。
【請求項１０】上記排他的論理和演算ゲートによる演算
から上記更新回路による上記第２のレジスタの更新まで
の一連の動作は一マシンサイクル内で動作する請求項９
記載のプロセッサ。
【請求項１１】上記排他的論理和演算ゲートにそれぞれ
供給されるべき複数のビットの一つをそれぞれ含む複数
の分割データを保持する主記憶と、上記複数の汎用レジスタの内の一つと上記第１のレジス
タを指定し、上記一つの汎用レジスタの更新を要求する
特定のロード命令に応答して、上記一つの汎用レジスタ
に保持された、上記主記憶内のアドレスを使用して上記
複数の分割データの内の一つに含まれた上記排他的論理
和演算ゲートに供給されるべき１ビットを上記第１のレ
ジスタにロードする回路をさらに有し、上記算術論理演算回路、上記ロード命令に応答して上記
一つの汎用レジスタに保持された上記アドレスを更新す
る請求項９記載のプロセッサ。
【請求項１２】上記更新回路は、上記排他的論理和演算
ゲートの出力が上記第１の値のときに、上記第２のレジ
スタ内のデータの内の最下位ビットおよび最上位ビット
の一方を除いた他の複数のビットの最上位側および最下
位側の内の他方にデータ０を付加したデータを上記演算
回路に供給する回路を有する請求項１記載のプロセッ
サ。
【請求項１３】上記第２のレジスタはシフトレジスタか
らなり、上記更新回路は、上記第２のレジスタにシフト信号を供給する回路と、上記排他的論理和演算ゲートの出力が上記第１の値のと
きに、上記シフト信号により上記第２のレジスタ内のデ
ータがシフトされた後の、上記第２のレジスタに保持さ
れたデータを上記演算回路に供給する回路とを有する請
求項１記載のプロセッサ。
【請求項１４】上記更新回路は、上記排他的論理和演算
ゲートの出力が上記第２の値のときに、上記第２のレジ
スタに保持されたデータを１ビットシフトしたデータお
よびデータ０を上記演算回路に供給し、上記第２のレジ
スタに保持されたデータを、上記二つのデータに対して
上記演算回路から供給される演算結果データにより更新
する回路を有する請求項１記載のプロセッサ。プロセッ
サ。
【請求項１５】上記更新回路は、上記排他的論理和演算
ゲートの出力が上記第２の値のときに、上記第２のレジ
スタ内のデータの内の最下位ビットおよび最上位ビット
の一方を除いた他の複数のビットの最上位側および最下
位側の内の他方にデータ０を付加したデータを上記演算
回路に供給する回路を有する請求項１４記載のプロセッ
サ。
【請求項１６】上記第２のレジスタはシフトレジスタか
らなり、上記更新する回路は、上記第２のレジスタにシフト信号を供給する回路と、上記排他的論理和演算ゲートの出力が上記第２の値のと
きに、上記シフト信号により上記第２のレジスタ内のデ
ータがシフトされた後の、上記第２のレジスタに保持さ
れたデータを上記演算回路に供給する回路とを有する請
求項１４記載のプロセッサ。プロセッサ。
【請求項１７】上記第２のレジスタはシフトレジスタか
らなり、上記更新する回路は、上記排他的論理和演算ゲートの出力が上記第２の値のと
きに、上記第２のレジスタにシフト信号を供給する回路
を有する請求項１記載のプロセッサ。プロセッサ。
【請求項１８】上記第１のレジスタは、上記排他的論理
和演算ゲートにそれぞれ供給されるべき複数のビットを
保持するシフトレジスタからなり、上記排他的論理和演算ゲートによりいずれか一つのビッ
トが利用されるごとに、上記第１のレジスタにシフトク
ロックを供給する回路をさらに有する請求項１記載のプ
ロセッサ。