JPS6044699B2 - 特殊アドレス発生装置 - Google Patents

Description

【発明の詳細な説明】 以上の問題は、初期アドレス及びクロツク信号一に応
動して一連のアドレスを自動的に発生し、予め定めた数
のアドレスの発生の終了時に初期アドレスから作られる
制御信号に応動して一連のアドレス発生を停止させ、該
予め定めた数が該初期アドレスの一部からデコードされ
る本発明の一実施例によつて解決された。

【図面の簡単な説明】

本発明は、一実施例に関する以下の詳細な説明を以下
に説明する図面とともに読むことによつて完全に理解さ
れるであろう。 第１， ２及び３図は、第４図のように接続した時、マ
イクロコンピユータのブロツク図を示し、第５図はデー
タバス回路の論理回路図を示し、第６図は命令レジスｌ
夕・レコーダ・ラツチの論理回路図を示し、第７図は第
８図及び第９図の接続を示し、これらは第 １， ２及
び３図のマイクロコンピユータで実行される命令の動作
シーケンスを示す状態図を形成し、第１０図は状態カウ
ンタ及びマルチプレクサの論理回路図を示し、第１１図
はデコーダの論理回路図を示し、第１２図は伝送ゲート
マルチプレクサの論理回路図を示し、第１３図及び第１
４図は第１５図のようにつながれてラツチ、バス及びゲ
ートを含むアドレス演算装置の論理回路図を示゛し、第
１６図は第１乃至３図のマイクロコンピユ−夕のタイミ
ング図を示し、第１７図及び第１８図は第１９図のよう
に接続されて特殊アドレス回路及び特殊ラツチ装置の論
理回路を示し、第２０図は比較器の論理回路図を示す。
詳細な説明 第１， ２及び３図において、単一の相補形金属酸化
物半導体／大規模集積回路（ＣＭＯＳ／ＬＳＩ）チツプ
上に製造されたマイクロコンピユータのブロツク図が示
されている。 チツプ上には、読出し専用メモリ２０とランダムアクセ
スメモリ２２が含まれ、これらは４ビツトのチツプ内デ
ータバス２４及び一連の一時レジスタ（ＴＡ．．ＴＢ及
びＡＢ）２６，２７及び２８を介して４ビツトの並列演
算論理装置（ＡＬＵ）３０に接続されている。いくつか
の他のチツプ内レジスタがチツプ内データバス２４に接
続されており、これらは使用者によつてアドレス可能で
ある。マイクロコンピユータの融通性及び効率を上げる
ために、多くの入出力回路及び直接メモリアクセス回路
がチツプ上に含まれている。メモリとレジスタについて
はより詳しく後述する。 主として第２図に示した制御
部は、読出し専用メモリ２０又はランダムアクセスメモ
リ２２から供給される命令の機能に従つて要求されるマ
イクロコンピユータの一連の動作を実行する。 条件レジスタ（ＣＲ）３１の内容は演算論理装置３０で
行われる動作の結果に応じて変えられる。 演算論理装
置３０は４ビツトの並列演算方式を取つているが、単一
の命令に対して、単一又は複数のニブルオペランドに対
する演算又は論理操作を行うことができる。 命令レジスタ（ＩＲ）３２及び処理装置制御レジスタ（
ＰＳＲ）に蓄えられた情報に応じて、第２図の制御部は
単一又は複数のニブルオペランドに対する操作のモード
及び形を決定する。基本的には命令レジスタに蓄えられ
た０Ｐコード語が、指定されたデータに対する処理シー
ケンスを決定する。 このシーケンスは、処理装置制御
レジスタ３３に蓄えられている情報に応じて変えられる
。 特に複数ニブルオペランドに対する操作は、処理シーケ
ンスのこのような変更の結果として行われる。この処理
シーケンスの変更と、処理中に出合う特別のアドレスに
応じて得られる復号された制御信号とにより、制御部は
命令レジスタに蓄えられている命令によつて処理される
データのニブル数を変えることができる。このような特
別のアドレスの生成と、そこから得られる制御信号の復
号については後で詳しく述べる。メモリ メモリは、主としてプログラムの蓄積に用いられる読
出し専用メモリ２０と、主としてデータの蓄積に用いら
れるランダムアクセスメモリ２２とから成る。 読出し専用メモリ２０は、制御部とともに第２図に示
されているが、これは、このメモリが主として機械の動
作の実行を制御するための命令を与えるものであるため
である。 読出し専用メモリのプログラム作成はマスクレベルで行
われ、その後変えることはできない。 ランダムアクセ
スメモリ２２は、入出力回路とともに第１図に示されて
いるが、これはランダムアクセスメモリが、入出力回路
に接続され第１図の左側に示されている複数個の周辺装
置Ａ，Ｂ，Ｃ，Ｄ及びＥとの間でしばしばデータの転送
を行うためである。 アドレス可能レジスタ マイクロコンピユータは異つた構成のレジスタを多数
含み、種々の機能を実行するのに用いられる。 これらのレジスタのいくつかについてはすでに述べたが
、まだ述べていないレジスタもある。すべてのレジスタ
について後で詳しく述べる。第 １， ２及び３図に示
したマイクロコンピユータは、１０ケのユーザアドレス
可能レジスタを含んでいるが、多くのマイクロコンピユ
ータと異り、予め割当てたアキユムレータは無い。ユー
ザアドレス可能レジスタ ユーザアドレス可能レジスタには、次のものがある。 条件レジスタ３１は、条件レジスタ自体が行先きとな
つている時を除き、演算又は論理動作の結果得られるデ
ータの状態、又は条件、を示す信号を蓄えるための４ビ
ツトの双安定ラツチ回路である。条件レジスタと条件ス
テアリング回路５４とが、演算論理装置３０と内部デー
タバス２４との間に挿入されている。演算論理装置及び
内部データバスはともに４ビツトデータを並列に処理す
るように構成されている。条件レジスタはアドレス可能
であり、データバスから置数又は読出しのためにアクセ
スできる。′６フラグ５′と呼ぶ状態信号は、ゼロ、パ
リテイ、桁上げ、及びオーバフローの各フラグから成る
。算術演算動作は、この４つのフラグのすべてに影響を
与えるデータを発生するが、論理動作ではゼロ及びパリ
テイフラグのみに影響するデータを発生し、また条件命
令はどのフラグにも影響を与えない。このマイクロコン
ピユータは種々のニブル数のオペランドに対して動作す
るため、フラグ信号を発生して蓄える時に扉は、誤りの
ある中間のフラグ信号はすてられる。一群のフラグ制御
回路すなわち条件ステアリング回路５４が、マイクロコ
ンピユータで実行されるすべての演算論理動作に対して
、この正しい状態情報を発生する。この状態情報あるい
はプログラム制御によつてデータバス２４から置数され
る情報のいずれかが条件レジスタ３１に蓄えられる。
条件レジスタ内で、ゼロフラグ回路構成は全ゼ 口論理
回路を含み、これは複数ニブルデータを正 しく扱うた
めの帰還路を持つている。ある論理及ノびタイミング信
号が蓄えられた全ゼロ信号をラツチ回路へ印加して蓄積
とデータバス２４への読出 しを可能とするが、他のラ
ツチは後の処理条件によつて状態を変えることができる
。 さらに条件レジスタにおいて、パリテイフラツグ
回路も複数ニブルを扱うための帰還構成を持つている。 ラツチ回路は、保持と、プログラム制御によつてデータ
バス２４へ読み出すためにパリテイ信号を蓄える。 さ
らに条件レジスタにおいて、桁上げフラグ回路は、演算
論理装置３０の算術演算の結果発生する桁上げ信号を受
信して蓄えるためのマスタスレーブラツチ回路を含んで
いる。 プログラム制御に応動して、スレーブラツチに蓄えられ
た桁上げフラグがデータバス２４へ読出される。 さら
に条件レジスタにおいて、オーバフローフラツグ回路は
、演算論理装置３０で発生するオーバーフロー信号によ
つて制御されるラツチ回路である。 前述のように、条件レジスタはマドレス可能であり、
内部データバス２４上の情報を書込むことも可能である
。 逆に、情報が条件レジスタ３１に一担蓄えられると、こ
の情報はプログラム制御の下に内部データバス２４に読
出すことができる。 １２ビツト長のプログラムカウン
タ（ＰＣ）６０は、次に実行すべき命令のアドレスを蓄
える。このカウンタは通常の方法で動作し、その内容は
処理の開始時において托進アドレスＸ（０００）にセツ
トされる。その後、たとえばジヤンプ命令等の命令によ
つてその内容が変えられない限り、アドレス演算装置（
ＡＡＵ）６２によつて各命令ごとにある値だけ増分され
る。この増分は所定のプログラムシーケンスが完了する
まで続けられる。 メモリポインタレジスタ（ＰＯ及び
Ｐ１）６４及び６６は８ビツトのレジスタであり、メモ
リ位置を間接アドレスするのに用いられる。ポインタと
して用いられる時、これらは指されているアドレスの下
位の２ニブルを蓄える。 第２図及び第５図に示したよ
うに、処理装置制御レジスタ（ＰＣＲ）３３は数ビツト
のレジスタであり、その２ビツトＧＢ１とＧＢ２により
プログラマはオペランド長を４、８、１２、又は１６ビ
ツトのいずれかにセツトすることができる。 処理装置制御レジスタ３３はデータバスに接続され、ア
ドレス可能なメモリスペースのアドレスが与えられてい
る。プログラマの要求に従つて時々レジスタ３３に情報
が蓄えられる。典型的なプログラムでは、処理装置制御
レジスタ３３に一度しか数値を入れない。゜“移動゛命
令（ＭＯＶ）がレジスタ３３に置数するのに用いられる
。置数すべきデータは特定のアドレスからレジスタ３３
のアドレスヘ移動される。このデータは、後で別の“゜
移動゛命令によつて変えられるまで、レジスタ３３に蓄
えられている。プログラムによつては、同一のルーチン
内でレジスタ３３を何度も書き変える。 処理装置制御
レジスタに蓄えられた情報は、マイクロコンピユータに
おけるデータ処理の制御を助ける働きをする。 オペランド長を制御するため・に処理装置制御レジスタ
に蓄えられている２ビツトＧＢ１とＧＢ２は、伝送ゲー
トマルチプレクサ６８を介して制御用プログラム論理配
列（ＰＬＡ）・ランダム論理回路７０の入力に印加され
、ここでマイクロコンピユータで実行される動．作シー
ケンスを決定するための助けとして用いられる。 処理装置制御レジスタに蓄えられている２ビツ トの
データは、各命令の実行時にオペランドに含まれるニブ
ル数を決定する。 前述のように、チツ゛プ内データバス２４及び演算論理
装置３０は一度に４ビツトしか扱わないが、このマイク
ロコンピユータは４、８、１２又は１６ビツトのいずれ
かのオペランドを処理できるように構成されている。こ
れは４ビツトを同時に扱う直列方式によつて達成される
。 第３図において、演算論理装置３０は制御部からの
信号に応動して適当な回数のステツプ動作を行つて種々
の長さのオペランドに対処する。 演算処理装置が任意のフラツグの更新を必要とする動“
作を実行する度に、結果としてできる正確な条件情報が
条件レジスタ３１に蓄えられるとともに、動作が制御用
ＰＬＡ・ランダム論理回路７０からの信号によつてカウ
ンタ６９で計数される。制御部では、比較器７１がカウ
ンタ６９の状態を、処理装置制御レジスタ３３に蓄えら
れ特殊アドレスデコーダ４５によつて比較器７１に印加
される２ビツトと比較する。カウンタの状態が処理装置
制御レジスタに蓄えられた数と等しくないと、制御部は
演算処理装置３０を含む処理装置の動作を繰返えさせて
、必要に応じて桁上げを伝搬させると ともにパリテイ
、ゼロ及びオーバーフロー情報を更新させる。カウンタ
６９の状態が処理装置制御レジスタ３３に蓄えられてい
る数と等しくなる と、複数ニブルオペランドに対する
動作が完了したことになり、制御部は命令実行の次のフ
エーズに進む。この時、条件レジスタ３１は、上記の複
数ニブルオペランドに対する処理の結果得られるフラグ
に関する正しい情報を含んでいる。 前述のように、処
理装置制御レジスタ３３の書き替えはひんぱんではなく
、１つのプログラムで１回しか書込まれないことも多い
。 一度書込まれると、その制御データは処理装置制御レジ
スタ内に維持され、処理装置の論理処理の一部を決定す
るのに用いられる。この、処理装置制御レジスタに蓄え
られた制御データは、処理装置制御レジス夕に異つた制
御データが書込まれるまでの間、処理の制御に貢献する
。プログラマは処理問題を解くための必要性に応じて処
理装置制御レジスタヘの制御データの書込みと書替えを
行う。このようにしてマイクロコンピユータの論理は時
々再構成され、その命令セツトの機能が拡張される。
第３図の直接メモリアクセスポインタ（ＤＰ）７８は、
アドレス可能な１２ビツトレジスタであり、これは直接
メモリアクセス動作と、外部事象を計数するための有効
なカウンタとしての動作の両方を行う。直接メモリアク
セス動作に対しては、そこに蓄えられた１２ビツトのデ
ータが、直接メモリアクセス転送における情報の発生源
又は行き先きとなる任意のメモリ位置を指すのに用いら
れる。繰返す外部動作のためのカウンタとして用いられ
る時には、レジスタ７８に１２ビツトのデー夕が置数さ
れ、このデータは外部で発生するクロツクサイクルごと
にアドレス演算装置６２によつて増分される。この外部
動作はアドレス演算装置６２からのオーバーフロー信号
に応動して終了する。 ４ビツトのページポインタレジ
スタ（ＰＧ）８０は、アドレス可能レジスタであり、ラ
ンダムアクセスメモリ２２、他の９ケのアドレス可能レ
ジスタ、及び入出力回路３６， ３７及ひ３８をアドレ
スする時に用いられる１２ビツトのアドレスの中間のニ
ブルを供給する。 このページポインタレジスタ８０に置数し、後でメモリ
の１６ニブルのブロツクを識別するためにこの内容を用
いることにより、メモリのそのブロツク内の任意の位置
が単一の命令によつて極めて効率良くアドレスされる。
下位二ブルは、読出し専用メモリ２０からの命令によつ
て供給される。アドレスの上位二ブルは、 托進のＦで
あり、アドレス演算装置６２のハード ウエア番こよつ
て供給される。 １２ビツトのスタツクポインタレジ
スタ（ＳＰ） ８２はアドレス可能レジスタであり、通
常のプツ シユダウンスクツク動作のために用いられる
。 ス タツクポインタに入れられたデータは、スタツク
に最後に入れられたデータをアドレスするのに用 いる
ことができる。プログラム制御のもとで、ス タツクポ
インタ内のデータは、情報項目がスタツ クに積まれる
か、あるいはスタツクから読み出さ れる度にアドレス
演算装置６２によつて増加ある いは減少させられる。
第１図の入出力制御レジスタ（ＩＯＣＲ）３５ は
、アドレス可能な６ビツトレジスタであり、プ ログラ
ム制御の下で、マイクロコンピユータに対 して入出力
するデータの流れを制御するための情報を蓄える。 制御レジスタ３５に蓄えられた情報 のうち、３ビツト
は入カゲート３７に印加され、 １ビツトはマルチプレ
クサ（ＭＵＸ）５２に印加 されて、ゲート３７及びＭ
ＵＸ５２を流れるデー 夕を制御する。制御レジスタ３
５に蓄えられた情報の残りの２ビツトは、直接メモリア
クセス制御回路（ＤＭＡ）８５に印加され、この回路が
直列又は並列動作のいすれか、及び入力又は出力動作
のいずれかを制御するかを決定する。 アドレス可能ア
キユムレータレジスタ 前述のように、予め割当てられたアキムレータ は存
在しない。 その代り、アドレスモードによつ て、ランダムアクセ
スメモリ２２内のレジスタがノ種々の命令に対してアキ
ユムレータの機能を果す。ランダムアクセスメモリ内の
このようなレジ スタを用いることにより、マイクロコ
ンピユータ は、永久的に割当てられたアキユムレータ
を通る という中間ステツプを用いることなくメモリか
らテメモリへのデータ転送を行うことができる。これ
らのレジスタは多くの算術及び論理機能におい て、デ
ータ源及び行き先きレジスタとしても機能する。 アド
レス方式 フ 読出し専用メモリ２０、ランダムアクセスメモ リ
２２、入出力回路及び前述のアドレス可能レジ スタの
すべての蓄積位置は、アドレス可能なメモ リ空間の位
置に割当てられている。 各アドレスは １ニブル（４ビツト長）を蓄える。アド
レス空間はｗ進アドレスでＯ乃至４０９＼又はｘで托進
数を表わすとき、Ｘ（０００）乃至Ｘ（ＦＦＦ）となる
よう構成されている。読出し専用メモリはアドレスＸ（
０００）で始まる下部アドレスを用い、ランダムアクセ
スメモリは、アドレスＸ（ＦＦＦ）で終る上部アドレス
を用いる。１０ケのアドレス可能レジスタ及び入出力回
路には、ランダムアクセスメモリに割当てられた最低ア
ドレスよりも下位のアドレスが割当てられており、これ
らはランダムアクセスメモリと同じようにアクセスする
ことができる。 レジスタとして用いられる各ランダムアクセスメモリロ
ケーシヨンのアドレスは、最上位桁ニブルが托進のＦに
なつている。 オペランドの有効なアドレスを形成する
のに種々のアドレスモードがある。 データの行き先きアドレスを形成するのに４つのモード
があり、またデータ源のアドレスを形成するのにも４つ
のモ−ドがある。 行き先きアドレスモードは次の通り
である。 モード０−アドレスは１６進数Ｆの４ビツト数値
と、ページポインタレジスタ８０から 取
り出される４ビツトのページポイン タと、命
令により与えられる１ニブル とを連結するこ
とによつて作られる。モード１一直接アドレスモード２
−アドレスはメモリポインタレジスタ６ ４の
内容である。 モード３−アドレスはメモリポインタレジスタ６
６の内容である。 データ源アドレスモードは次の通りである。 モードＯ−アドレスは１６進数Ｆの４ビツト数値
と、ページポインタレジスタ８０から 取
り出される４ビツトのページポイン タと、命
令により与えられる１ニブル とを連結するこ
とによつて作られる。モード１一直接アドレスモード２
−アドレスはメモリポインタレジスタ６ ４の
内容モード３一即値デー夕 特殊アドレスデコーダ４５はアドレスラツチ９９から
アドレスバス４０を介して印加されるアドレスを受信す
る。 このデコーダは、プログラムの実行中に、条件レジスタ
３１、処理装置制御レジスタ３３、入出力制御レジスタ
３５、入出力ラツチ３６、両方向性入出力部３７、入力
部３８、プ ログラムカウンタ６０、メモリポインタレ
ジスタ ６４及び６６、直接メモリアクセスポインタレ
ジ スタ７８、ページポインタレジスタ８０及びスタ
ツクポインタレジスタ８２のために、特殊アドレ スを
、レジスタを識別しまた駆動する信号に変換する。他の
レジスタ マイクロコンピユータの他のレジスタは命
令レつジスタ（ＩＲ）３２と、デスチネーシヨン／ソー
スレジスタ（ＤＳ）８６を含んでいる。 第２図及び第５図において、命令レジスタ３２ は、
４ビツトラツチ回路であり、チツプ内データバス２４に
接続されて、各命令が実行される時に７０Ｐコードの１
ニブルを受信して蓄える。 各命令 の最初のニブルが常に命令レジスタに蓄えられ
る。このＯＰコードのニブルが蓄えられると、命令レ
ジスタ３２はこのコードを制御部内の命令レ ジスタデ
コーダ・ラツチ９０に印加して、現在のノ命令の実行に
おける動作シーケンスの一部を制御 させる。 次に
、第２図及び第６図において、ＯＰコード の第１ニブ
ルの選択されたものに応じて第６図の 回路で作られる
情報が、この命令の間、命令レジ スタデコーダ・ラツ
チ９０内のラツチＥＬＡＴ６７ ０及びＭＤＬＡＴ６１
０に蓄えられ、０Ｐコードの他のニブルも用いられるこ
とが示される。 各命令 の第２のニブルは、常に第２図及び第５図のデ
ス チネーシヨン／ソースレジスタ８６に蓄えられ る
。良く使われる命令群では、この第１及び第２ のニブ
ルによつて、所定の実行シーケンスを記述 するのに十
分の情報が与えられる。 命令レジスタデコーダラツ
チ９０内のラツチＥＬＡＴ及びＭＤＬＡＴに蓄えられた
情報に応動し、 ある命令では命令の第３のニブル（Ｏ
Ｐコードの第２のニブル）がメモリから取り出され、Ｏ
Ｐコ ードの第１のニブルの代りに命令レジスタ３２に
蓄えられる。 このＯＰコードの第２のニブルは、 この命令の間動作
シーケンスの部分的制御を続行 する。このように、第
１のＯＰコードをラツチＥＬＡｒ及びＭＤＬＡＴに蓄え
、続いて命令レジスタ 内の第１のＯＰコードを第２の
０Ｐコードて置きか えて動作シーケンスの部分制御を
続行することを ２重０Ｐコード動作と呼ぶ。２重０Ｐ
コード動作を行う任意の命令では、命令の第３のニブル
が第２のＯＰコードであり、これが第１のＯＰコードの
代りに命令レジスタ３２に蓄えられる。 第６図において、命令レジスタデコーダラツチ９０は
２つのラツチ（ＥＬＡＴ及びＭＤＬＡＴ）６３０及び６
１０を含んでおり、これらは命令レジスタ３２に蓄えら
れている第１のニブルの特定のコ−ドに応動してナンド
ゲート群で作られる情報を蓄える。 ラツチＥＬＡＴ及びＭＤＬＡＴの各々は、２重０Ｐコー
ド動作を示す異つたＯＰコードの組合せに応動してセツ
トされる。これら２つのラツチのいずれかに割当てられ
たＯＰコードが命令の第１ニブルにおいて命令レジスタ
に蓄えられていないと、このラツチは命令終了までリセ
ツトされたままとなる。一方、これらのラツチの１つに
割当てられたＯＰコードが第１ニブルにおいて命令レジ
スタに蓄えられていると、そのラツチは命令の期間中セ
ツトされたままとなる。ラツチＥＬＡＴ又はＭＤＬＡＴ
が一度セツトされると、これによつて制御部はＯＰコー
ドの第２のニブルを読出し専用メモリから取り出して第
１のニブルの代りに命令レジスタ３２に書込む。ラツチ
ＥＬＡＴ又はＭＤＬＡＴのセツト状態は、命令レジスタ
３２に蓄えられているＯＰコードの第２のニブルととも
に、任意のアドレス可能蓄積位置から取り出される任意
のデータ語に対するその後の処理を制御する。命令レジ
スタデコーダラツチ９０内のいずれかのラツチがセツト
されると、制御部は処理装置を特別のステツプへと進ま
せる。 第２図及び第５図に示したように、デスチネー
シヨン／ソースレジスタ８６は４ビツトラツチ回路であ
り、チツプ内データバス２４に接続されて、各命令の実
行時に、アドレスモードデータである１ニブルを受信し
て蓄える。 前述のように、各命令の第２のニブルはデスチネーシヨ
ン／ソースレジスタ８６に蓄えられ、その命令の実行中
伝送ゲートマルチプレクサ６８に印加される。このデー
タのうちの２ビツトはページポインタレジス夕８０に蓄
えられた情報とともに用いられる時に、マルチプレクサ
６８を介して制御用プログラム論理配列７０に印加され
、命令の実行中にブロツク内の１６ケのアドレスのどれ
をデータの行き先きとして用いるかを決定するのに用い
られる。デスチネーシヨン／ソースレジスタ８６からの
デー夕の他の２ビツトは、ページポインタレジスタ８
０からの情報とともに用いられる時にマルチプレクサを
介してプログラム論理配列７０に印加され、命令が２項
演算命令である時にブロツク内の１６ケのアドレスのど
れをデータ源レジスタとして用いるかを決定するのに用
いられる。命令が２項演算形でない時には、後者の２ビ
ツトは制御部のための他の制御情報を与える。 命令レ
ジスタデコーダ・ラツチ９０は２つのフ リツプフロツ
プ６１０及び６３０を含み、命令レジスタ３２に蓄えら
れている特定のコードに応動して論理回路６０３， ６
２３で作られる情報を蓄える。 これらのフリツプフロツプの各々は異つたＯＰコードの
組合せに応じてセツトされる。一方のフリツプフロツプ
６１０はセツトされると、命令が単項形又は２項形のい
ずれかであることを示す。他のフリツプフロツプ６３０
は命令が条件付ぎ飛越し命令であることを示す。制御部 第２図に示すように、このマイクロコンピユー夕の制
御部は、読出し専用メモリ２０及びレジス夕３２，３３
、及び８６を含み、これらはチツプ内データバス２４に
接続されている。 制御部はさらに、制御用プログラム論理配列・ランダム
論理 ７０、状態カウンタ９６、第６図に示されている
ような命令レジスタデコーダラツチ回路９０、及び種々
の他の論理回路を含んでいる。１つの命令に対して実行
される事象のシーケンスは、この制御部によつて制御さ
れる。 制御用プログラム論理・配列の出力は、マスター／スレ
ーブ構成によつてラツチされる。マイクロコンピユータ
は、第７図のように接続される第８図及び第９図に示し
た記号を含む四角によつて表わされる一連の状態ステッ
プを実行する。 第８図及び第９図において、各状態は
、例えば最上部の２つの四角内に“゜０−３゛及び０−
Ｃ゛とあるように、四角形内の上部に記されているコー
ドによつて識別する。 各状態は第２図及び第１ ０図に示した状態カウンタ９
６の出力によつて順ノに決定される。 動作の取り込み
シーケンスにおいて、２つのニブルがメモリから取り出
され、それぞれ状態０ー ３において命令レジスタ３２
に、また状態０−４においてデスチネーシヨン／ソース
レジスタ８６に書込まれる。 第１のニブルはＯＰコードであり、次に続く事象シーケ
ンスの基本的な制御のために用いられる。第２のニブル
は、命令を実行する時に用いられるオペランドの行き先
き及びデー夕源に関するアドレス情報を含んでいる。デ
スチネーシヨン／ソースレジスタ８６が制御信号ＬＤＤ
Ｓによつて置数される度に、レジスタ２８にも置数され
る。一部の動作について前述したように、第３のニブル
が取り出され、状態０−５において同じ命令レジスタに
書込まれ、この後の事象シーケンスの制御のために用い
られる。 取り込みシーケンスが終了すると、命令レジ
スタデコーダ・ラツチ回路９０によつて作られる実行べ
クトルが状態カウンタ９６に入れられ、この後の正しい
処理シーケンスが開始される。第２図及び第１０図のマ
ルチプレクサ（ＭＵＸ）９７は、命令レジスタデコーダ
・ラツチ回路９０からの情報、あるいは制御用プログラ
ム論理配列７０からの情報のいずれを状態カウンタ９６
に印加するかを決定する。 第２図及び第１０図に示し
たように、状態カウンタは６ビツトのマスタースレーブ
ラツチであり、主として制御用プログラム論理配列７０
で作られる状態情報を一時的に保持するが、場合によつ
ては実行べクトル情報が配列７０からの情報の代りに状
態カウンタに入れられる。 この後者の事象は、状態カウンタ９６の状態に応動する
デコーダ９８によつて決定される。状態０−６が生じる
と、デコーダ９８は信号をマルチプレクサ（ＭＵＸ）９
７に印加して、制御用配列７０の通常の４つの出力の代
りに、実行べクトルを状態カウンタに印加させる。 命令が単項又は２項演算形の命令であると、１つ又は
それ以上のアドレスが形成されて、第３図の１対の一時
アドレスレジスタ（ＴＯ及びＴ１）９２及び９３の一方
又は両方に入れられる。 一度アドレスが形成されると、制御部は指定されたオペ
ランドを蓄積装置から取り出し、これらを演算論理装置
レジスタ２６及び２７の一方又は両方に書込む。次に演
算論理装置３０が駆動されて適した機能を実行し、結果
を発生する。演算理論装置の動作の結果に従い、条件ス
テアリング回路５４によつて処理された条件フラグが条
件レジスタ３１にセツトされる。制御部の比較器７１は
演算論理装置３０がオペランドの他のニブルに対して処
理をすべきか否かを決定する。これは、カウンタ６９の
状態を処理装置制御装置３３に蓄えられているオペラン
ド長と比較することによつて行われる。オペランドの他
のニブルの処理を行うべき時には、制御部は別のニブル
を取りこみ、演算論理装置を必要な回数だけ駆動する。
命令の実行中、このような動作が続けられ、処理された
ニブル数が、処理装置制御レジスタ３３に蓄えられたオ
ぺランド長を示す値に等しくなると終了する。制御用プ
ログラム論理配列 第２図の制御用プログラム論理配列
７０は、たとえば１９７詳７月のＳｉｇｎｅｔｉｃＩｎ
ｃ．社のＳｉｇＩ１ｅｔｉＣＳＡｐｐ１１ｃａｔｉｏｎ
ｓＮｏｔｅｓＲＥＰＬＡｓの４乃至２２頁に記されてい
るような公知のプログラマブル論理配列の論理機能を実
行する論理回路である。 第２図及び第１０図に示したように、制御用プログラム
論理配列７０は、状態カウンタ９６をループして該配例
の入力に戻つている２つの出力と、マルチプレクサ９７
及び状態カウンタ９６をループして配列の入力に戻つて
いる４つの出力を持つており、マイクロコンピユータの
動作中配列の状態シーケンスを進めさせる。 第２図及
び第９図に示したように、マルチプレクサ９７は８対４
のマルチプレクサである。 このようなマルチプレクサの構成と動作は公知であり、
例えばＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ．ｓＩｎｃ．
社のＳｕｐｐ１ｅｍｅｎｔ ｔｏ ｔｈｅ ′ＩＴＬ
Ｄａｔａ Ｂｏｏｋ ｆｏｒＤｅｓｉｇｒ１Ｅｎｇｉｎ
ｅｅｒｓ１の初版のＳ−２９６頁及びＳー２９頂に示さ
れている。 第２図及び第１０図に示されたように、状
態カウンタ９６は６ケの入力と６ケの出力とを持つたマ
スタースレーブラツチである。 ２つの入力ＳＣＯＵＴ１及びＳＣＯＵＴ２は制御用プロ
グラム論理配列の出力から直接印加される。 他の４つの入力はＭＵＸ９７から印加される。通常、Ｍ
ＵＸ９７からの４つの入力は、制御用プログラム論理配
列の他の４っの出力ＳＣＯＵＴ３−ＳＣＯＵＴ６である
。状態０−６においてのみ、これら４つの入力は命令レ
ジスタデコーダ●ラツチ９０からの実行べクトル出力Ｅ
■１−Ｅ■４に切り換えられる。 チツプ端子からの別
の入カリードは、外部リセツト信号ＥＸＲＳＴであり、
ユーザがマイクロコンピユータをリセツトする時に印加
される。このリセツト信号が印加されると、状態カウン
タの出力はすべてゼロになる。この出力によりリセツト
ルーチンが開始される。 第２図及び第１１図に示した
ように、マルチプレクサ制御デコーダ回路７７は２組み
の論理ゲー卜を含んでおり、これらは第２図及び第１２
図のマルチプレクサ６８内の２組みの伝送ゲートマルチ
プレクサのための制御信号を発生する。 これら各組のマルチプレクサは、制御信号の状態によつ
て開閉される３つの伝送ゲートを含んでいる。各組の３
つのゲートの１つのみが任意の時刻において情報を伝送
するよう付勢される。マルチプレクサ６８の動作につい
ては後でより詳しく述べるが、以下では簡単にその動作
について述べる。マルチプレクサ６８内の第１の組の伝
送ゲートＡ０，Ａ１及びＡ２の各ゲートは、２ケの情報
をマルチプレクサ６８内の第２の組のゲートの中の１つ
の伝送ゲートＡの１対の入カヘ伝送することを制御する
。第２の組の伝送ゲートＡ，Ｆ１及びＥ２の各々は、３
ケ又は４ケの情報を制御用プログラム論理配列７０の４
つの入カリードヘ伝送することを制御する。実行べクト
ル論理 第２図及び第６図に示したように、命令レジスタデコ
ーダラツチ９０は制御部の命令レジスタ３２と状態カウ
ンタ９６との間に置かれている。 入力は、命令レジスタ、制御用プログラム論理配列及び
実行べクトル状態デコーダ９８から印加される。命令レ
ジスタデコーダラツチ９０から得られる出力の一部を実
行べクトルと呼ぶ。命令べクトルは４ビツトＥ■１−Ｅ
Ｖ４から成り、現在の命令をいかに実行し、現在のオペ
ランドをいかに処理するかを決定する。実行べクトルは
制御用プログラム論理配列７０の出力の一部と合せられ
、命令実行の状態０−６における予め定めた時刻に状態
カウンタに書込まれる。 実行ベクトルは状態カウンタ
に入れられると、第８図及び第９図に定義されている状
態のうちのどれを次に実行すべきかを決定する。 実行べクトルによつて選択される各状態は、第８及び９
図では状態の上部に記号Ｘを付けて示されている。この
ような実行べクトルの動作により、第２図の制御部のた
めに不当に大きいチツプ面積を必要とすることなく、シ
ーケンス図の分岐における大きなフアンアウトを可能と
している。実行ベクトルを状態カウンタに入れることに
より、そうでないと制御用プログラム論理配列７０に多
数必要な入力及び語線を除去することができる。 前述
のように、実行べクトルは制御用プログラム論理配列７
０の出力の一部の代りに状態カウン夕に入れられる。 実行べクトル状態デコーダ９８は、状態カウンタ９６の
状態に応動して、実行べクトルを制御用プログラム論理
配列からの出力の代りに状態カウンタに入れるべき正し
い時刻（状態０−６）を識別する。適当な付勢信号がデ
コーダ９８からマルチプレクサ９７へ印加される。この
ようにして状態カウンタに入れられた状態により、現在
の命令の残りの部分においてシーケンス図のどの分岐を
実行すべきかが決定される。アドレス演算装置、アドレ
スラツチ及びアドレスノくス 第３， １３及び１４図
に示したように、アドレス演算装置６２は１２ビツトの
並列演算装置であり、メモリ位置のアドレス及び特殊ア
ドレスの形式を行うとともに、アドレスラツチ回路９９
からこの入力に印加される任意の情報に１を加算したり
減算したりする。 装置６２はアドレス機能のための組合せ論理回路である
。 基本的な増分及び減算機能の他に、アドレス演算装
置６２は他の３つの機能を達成するよう構成されている
。 これら５つの機能は、制御用ＰＬＡ・ランダム論理回路
７０からの３つの制御信号Ｆ０Ｂ，Ｆ１Ｂ１及びＦ４Ｂ
に応動して制御される。 まず最初に、ＮＯＰコードに応動した時、装置６２は何
もしない。さらに、トラツプ及び割込みコードに応動し
て、それぞれトラツプアドレス又は割込みアドレスが作
られる。これらのトラツプ及び割込みアドレスは、まず
アドレスラツチ９９内のアドレスデータをすべてゼロに
リセツトし、次いで伝送ゲート１１１を消勢したままマ
スタを出力し、次に選択されたビツト位置にビットを挿
入しながらアドレス演算装置を介して全ゼロを通すこと
によつて作られる。このようなビツトの挿入は、リード
Ｆ０Ｂ，Ｆ１Ｂ及びＦ４Ｂに信号を印加することによつ
て行われる。これにより、割込みルーチンに対してアド
レスｘ（０２０）が、またトラツプに対してアドレスＸ
（０１０）が作られる。 第３， １３及び１４図に示すように、アドレスラツ
チ９９は、１２ケの並列になつたマスタースレーブフリ
ツプフロツプから成り、アドレス演算バス１００に現れ
るアドレスデータを受信して一時的にマスターに蓄える
よう構成されている。 このようなアドレスはメモリのためのものと、特殊レジ
スタのためのものがある。バス１００上のデー夕は、（
ａ）データバス２４からマルチプレクサ１０２を介して
、あるいは（ｂ）レジスタ６０， ６４， ６６，７８
，８０，８２，９２、及び９３から、又は（ｃ）アドレ
ス演算装置６２から印加される。アドレスラッチのマス
ターに蓄えられたアドレスは、そのスレーブに転送され
て、アドレスバス４０に印加される。マスタからスレー
ブへのアドレスの転送は各マシンサイクル毎に行われる
。 アドレスバス４０は、１２ビツトの並列バスであり
、アドレスラツチ９９に蓄えられたアドレスを、特殊ア
ドレスデコーダ４５及びアドレス演算装置６２へ印加す
る。 このアドレスは、さらに読出し専用メモリ２０及ランダ
ムアクセスメモリ２２のアドレス入力及び入出力ラツチ
３６に付随した１諸択１デコーダ１０６の１２入力にも
印加される。アドレス演算バスの構造 第３図に示したように、アドレス演算バス１００は１
鉢のリード線から成るバスであり、アドレス演算装置（
ＡＡＵ）６２、アドレスラツチ９９、内部ランダムアク
セスメモリ（ＩＲＡＭ）６１内のレジスタ、一時ランダ
ムアクセスメモリ（ＴＲＡＭ）７３内のレジスタ、及び
マルチプレクサ１０２を相互に接続している。 あるアドレスは、データバス２４からのデータの３つ
のニブルを連接することによつてマイクロコンピユータ
で作られる。 これらのニブルは、読出し専用メモリ２０又はランダム
アクセスメモリ２２から読み出されたものである。これ
らはニブル毎に直列にデータバス２４に現れ、これらを
メモリ６１又は７３のレジスタの１つの対応する二ブル
位置に書込むことによつて連接される。 アドレス演算
バス１００及びこれによつて接続されている回路は、マ
イクロコンピユータでデー夕を処理するのに用いられる
メモリアドレスを発生するために用いられる。一群の伝
送ゲート、１１１， １１２， １１３がバスリード中
に挿入されており、これによつてバスはセグメントに分
離することができる。伝送ゲート１１１，１１２及び１
１３、及びマルチプレクサ１０２に印加される制御信号
に応じてバスセグメント１１５， １１６， １１７及
び１１８は相互に分離され、別のデータ源からの転送を
異つたセグメント毎に同時に行うことができる。このよ
うなデータの同時転送により、処理機能を行う際の動作
時間を短縮できる。特殊アドレスレジスタ 第３図の特殊アドレスレジスタ４５は、アドレス可能
なメモリ空間と連続したアドレスを持つレジスタ３１，
３３，３５， ６０，６４， ６６， ７８， ８０
及び８２のアドレスデコードを行う。 これらのレジスタは異つた長さを持ち、その長さはアド
レスバスより長い。特殊アドレスのすべては、データの
長さを示す情報を含んでいる。これらのアドレスはデコ
ード論理を簡単にするために割当てられている。直接ア
ドレスモードにおいて、レジスタがデータの行き先きと
してアドレスされると、特殊アドレスデコーダ４５は、
アドレスをオペランドのニブル数に変換する。 これら
のレジスタのすべては、メモリ参照命令のすべてを使用
する。 もし特殊アドレスデコード機能がないと、余分のＯＰコ
ードをこのような命令のために用意しなければならない
。 次に第１７図及び第１８図において、特殊アドレス
デコーダ４５の論理回路図が示されている。 アドレスラツチ９９の出力はアドレスバス４０を”介し
て特殊アドレスデコーダ４５の入力に印加されており、
またアドレスの一部は特殊ラツチ４５ １の入力にも印
加されている。アドレス情報は各マシンサイクル毎にク
ロツク信号Ｐ１Ｂによつて特殊ラツチ４５１に取り込ま
れる。アドレス情報の・一部は、このマシンサイクルの
残りの時間これらの特殊ラツチに保持され、このサイク
ル中にアドレスラツチ９９に蓄えられたアドレスが変え
られても、特殊アドレスデコーダは、古い情報に応動し
続けることができる。ノ 特殊アドレスの割当てに従い
、これらのアドレスの上位６ビツトはすべて１１１１０
０になつている。 印加されたアドレスがこのビツトパターンを持つている
と、フリツプフロツプ４５０がセツトされて、このマシ
ンサイクル中に特殊アドレス信号ＳＰＡＤを発生する。
この特殊アドレスが内部ランダムアクセスメモリ内の
レジスタのアドレスであると、このことがアドレスバス
リードＡＤＲ５上の上位から７ビツ卜目のビツトによつ
て示される。 アドレスリードＡＤＲ５上の情報は、ゲート４５２にお
いて信号ＳＰＡＤと結合されて１対のマルチプレクサＭ
ＵＸＡ及びｒＶｉｕｘＢを制御するための信号１ＳＰＡ
Ｄとなる。 マルチプレクサＭＵＸＡは、デコード論理
４５３に対して、３つのアドレスリードＡＤＲ２，．Ａ
ＤＲ３及びＡＤＲ４上の信号か、あるいは制御用プログ
ラム論理配列７０からの３つのリードＣＲＡＭ０，ＣＲ
ＡＭ１、及びＣＲＡＭ２上の信号のいすれを印加するか
を選択する。 デコード論理４５３に印加された信号は、そこでデコー
ドされて、内部ランダムアクセスメモリ内に位置する特
殊レジスタの１つを選択する信号となる。通常の信号源
は、リードＣＲＡＭ０，ＣＲＡＭ１、及びＣＲＡＭ２上
の信号である。 マルチプレクサＭＵＸＢは、マルチプ
レクサ１０２の制御リードヘ印加する信号ＤＡＩ．，Ｄ
ＡＭ１及びＤＡＨとして、アドレスの下位２ビツトをデ
コードして得られる信号か、あるいは制御用プ口グラム
論理配列７０からの信号のいずれかを選択する。 通常の信号源は配列７０からの信号である。信号１ＳＰ
ＡＤは、特殊ラツチ４５１に蓄えられたアドレスが内部
ランダムアクセスメモリ内の６ケの特殊レジスタの１つ
を直接選択するようにマルチプレクサＭＵＸＡ及びＭＵ
ＸＢを切り換える。このような選択は、デコーダ４５３
内の３対６コード変換器によつて行われる。特殊ラツチ
に蓄えられているアドレスの他の部分は、第３図のマル
チプレクサ１０２の３組の伝送ゲートの１つを直接選択
するために用いられる。この３組の伝送ゲートの選択は
２対３コード変換器４５４によつて制御される。 マル
チプレクサＭＵＸＡ及びＭＵＸＢはその出力を常時発生
している。 その入力信号は制御信号ＩＳＰＡＤ及びＩＳＰＡＤＢに
よつて２群のうちの一方に切り変えられる。 第１８図
で、任意の時刻において現在のオペランドの正確なニブ
ル数を決定するためのニブル重畳回路が存在する。 ニブルの正しい数を示す信号はマルチプレクサＭＵＸＣ
の出力リードＮＩＢ１及びＮＩＢ２に現われ、これは比
較器７１の入力に接続されている。マルチプレクサＭＵ
ＸＣへの入力は、処理装置制御レジスタ３３からリード
ＧＢ１及びＧＢ２へ、またフリツプフロツプ４５５から
リードＲＮ１及びＲＮ２へ印加されている。ラツチ４
５６は、これら２つの入力のいずれをマルチプレクサＭ
ＵＸＣの伝送ゲートを介してリードＮＩＢ １及びＮＩ
Ｂ２へ印加するかを決定する。優先論理Ａ回路４５７は
ラツチ４５６をセツトすべきか否かを決定する。このラ
ツチは特殊アドレス信号ＳＰＡＤと、信号ＬＤＴＡと、
信号ＡＤＲ５又はＤＳレジスタからの情報のいずれかと
によつてセツトされる。ラツチ４５６は状態０−６にお
いて信号ＣＬＲＯ−６によつてクリアされる。 ニブル
形成論理回路４５８は、２つのフリツプフロツプ４５５
のいずれを特殊アドレス情報によつてセツトするかを決
定する。 特殊アドレスを持つたレジスタは、この論理回路を最少
とするとと“もに、必要なニブル数がアドレスの一部か
らデコードできるようにアドレスが割当てられている。
各特殊レジスタは、レジスタ内の各ニブルの各々のアド
レスを含むのに十分の長さを持つたアドレスの一連の群
を持つている。上記のようなデコードと論理の最小化を
行うために、すべてのレジス夕について連続したアドレ
スが割当てられていない。アドレスの下位から数えて第
２、第４、第５及び第６のビツトがレジスタに割当てら
れており、各レジスタに対する正しいニブル数がデコー
ドされて２進コードの形でフリツプフロツプ４５５に蓄
えられる。これらのフリツプフロツプは信号ＬＤＴＡが
生じる度にセツトされる。リードＲＮ１及びＲＮ２上の
ニブル信号は、命令の実行中に特殊レジスタが使われる
時にラツチ４５６からの信号ＳＰＲによつて選択される
。 命令によつて与えられる初期特殊アドレスが特殊ラ
ツチ４５０及び４５１にラツチされた後、デコードされ
て信号ＳＰＡＤを発生すべき特殊アドレスであることが
決定される。 この後における演算論理装置の動作において、アドレス
ラツチ９９に蓄えられている特殊アドレスはアドレス演
算装置によつて増分される。増分されたアドレスは、同
じ特殊レジスタの次のニブルをアクセスするためのアド
レスラツチに戻される。このような特殊アドレスの増分
は、カウンタ６９が増分されて比較器７１で一致が取ら
れるまで続けられる。カウンタ６９の増分は演算論理回
路の動作に応動して行われる。 初期特殊アドレスから
ニブル形成論理４５８によつてデコードされてフリツプ
フロツプ４５５に蓄えられたニブル数が演算論理装置に
よつて処理されたニブル数と等しくなつた時に比較器７
１が満足される。 次に第２図及び第２０図において、比較器７１は、リ
ードＮＩＢ１及びＮＩＢ２と、カウンタ６９とから入力
を受信する。 このカウンタは、制御部が演算論理装置をオンにしてデ
ータの１つのニブルに対する動作を行わせる度にクロツ
クを受ける。２進値としてのカウンタ６９の状態がリー
ドＮＩＢ１及びＮＩＢ２に現れている２進値と等しいと
、比較器は満足される。 特殊アドレスの場合には、論理演算装置は初期特殊アド
レスからデコードされた、レジスタ長に等しい数のニブ
ルに対して動作する。比較器７１が一度満足されると、
これは特殊アドレス消去信号ＬＡＳＴＮＩＢを発生し、
この信号により制御部は、特殊アドレスの発生と命令の
残りの部分の実行とを停止させる。 特殊アドレスがそ
の初期特殊アドレスから増分されるとき、レジスタの下
位、中間及び上位二ブルは、第１７図の回路において論
理回路４５４によつて特殊アドレスの最下位２ビツトか
らデコードされる。 これにより、最下位２ビツトが００、０１又は１０であ
ることに応動してそれぞれ信号ＤＡＬ，ＤＡＭ及びＤＡ
Ｈの１っが作られる。 第１８図で、入出力論理回路４
５９は初期特殊アドレスによつてどの入出力回路がアド
レスされているかを決定する。回路４５９からの出力は
第１図の直接メモリアクセス（ＤＭＡ）制御回路８５へ
印加される。入出力回路のアドレスが検出されると、特
殊アドレスデコーダは信号１０−ＣＯ，１０−Ｃ１及び
１０−Ｃ２を付勢し、これによつて直接メモリアクセス
制御回路８５を介しての入出カレジスタの読出し／書込
み動作が制御される。このような構成により、第３，１
７及び１８図のデコーダ４５は第１図の入出力ラツチ３
６、両方向性入出力バス伝送ゲート３７、入力部伝送ゲ
ート３８及びプログラム論理配列３９のアドレスデコー
ドを行うことができる。 特殊アドレスデコーダ４５で
デコードが行われ ると、レジスタ６０，６４，６６，
７８， ８０及び８２はデコーダ４５からの他の信号
によつてア ドレスされる。 第３図及び第１７図の制御線１２ ２上の信号は、任意
の時刻においてマルチプレク サ１０２内の１２ケのゲ
ートのうちのどの４つを付勢するかを決定する。これら
は、データバス２４からのデータをニブルごとに直列に
、アドレス演算バス１００の４本のリード３組のうちの
１組ヘ転送するとともに、その逆の転送を行う。 レ
ジスタ３１，３３，３５，６０， ６４，６ ６， ７
８， ８０及び８２が直接アドレスモードにおいてデー
タの行き先きとしてアドレスされ、ラ ツチ３６及び伝
送ゲート３７及び３８が行き先き としてアドレスされ
ると、特殊アドレスレジスタ ４５は処理装置制御レジ
スタ３３とともに、転送すべきニブル数を制御する。 特殊アドレスデコーダ４５、制御用プログラム論理配
列７０、アドレス演算装置６２、アドレス ラツチ９９
及び中央制御装置の各部が単一の特殊アドレスから引き
出される情報に応動してアドレスシーケンスを作り出す
。 このアドレスシーケンスは、単項及び２項形命令に対し
て複数のデータ行先きを持つ。 次に第１６図のタイミ
ング図は第１， ２及び３図のマイクロコンピユータの
動作中に生じる種々の信号の間の関係を示している。 信号ＣＬＫは外部信号源から第１， ２及び３図の回
路に印加され、このマイクロコンピユータに゛よつて実
行される動作の相対的なタイミングを決定する。 信号ＣＬＫＯＵＴは制御部で作られて、マイクロコン
ピユータ内の種々の回路及びマイクロコンピユータに接
続されたチツプ外の周辺回路を付勢するのに用いられる
。 命令終了信号百有は、制御部で作られる制御信号であ
り、１つの命令に伴う事象シーケンスの終了を示す。 ＡＤＤＲと記した信号は、命令の実行中にアドレスバス
４０上のアドレスが有効であるこ“とを示す。付随する
読出し及び書込み信号ＲＤ及びＷＲもアドレスが有効で
ある適切な時刻に示される。 信号ＲＤは第２図の制御
部で作られ、読出し専用メモリ２０、ランダムアクセス
メモリ２２、入出力ラツチ３６又はＩＲＡＭ６１のいず
れかからの読出し動作を付勢する。 信号ＷＲも制御部で作られ、ランダムアクセスメモリ
２２、入出力ラツチ３６又はＩＲＡＭ６１のいずれかへ
の書込みを付勢する。 信号ＤＡＴＡＩＮは、周辺装置からマイクロコンピユ
ータに読込まれたデータを表わす。 このデータは図示した時間において有効でなければなら
ない。 信号ＤＡＴＡＯＵＴは、マイクロコンピユータ
から周辺装置へ読み出されたデータを表わす。 このデータは波形ＤＡＴＡＯＵＴで示した時間において
有効である。 以上で機械の回路とタイミングについて
述べたが、その有利な動作は以下に述べる動作例から理
解されよう。 これらの動作においては、読出し専用メモリ２０及びラ
ンダムアクセスメモリ２２は、機械に対して適切なプロ
グラムを含む有効な情報を蓄えているものと仮定してい
る。読出し専用メモリ２０は、初期化プログラムシーケ
ンスを１６進アドレスＸ（０００）からはじまるメモリ
のブロツク内に蓄えている。レジスタへの情報の蓄積に
ついては、必要に応じて説明する。また、機械は、アド
レスＸ（０００）をプログラムカウンタ（ＰＣ）及びア
ドレスラツチに入れることによつてリセツトされている
ものと仮定している。動作例 第８図及ひ第９図において、この機械の動作例に対す
るシーケンス図、すなわち状態図が示されている。 シーケンス図の各ブロツクは、主制御論理配列の状態を
示すとともに、図の特定の機械サイクルで生じる機能を
示している。読者は以下に述べる動作例を見ながらシー
ケンス図を参照することにより、処理装置の動作がより
良く理解できるであろう。 最初の動作例として、デー
タを直接メモリアクセスポインタレジスタ７８へ移動さ
せるものを考える。 情報は命令ＭＯ■によつて直接メモリアクセスポインタ
レジスタ７８に蓄えられる。この命令の結果、アドレス
位置Ｘ（１１１）、Ｘ（１１２）及びＸ（１１３）から
のデータがアドレスＸ（ＦＯ８）から始まる直接メモリ
アクセスポインタレジスタに入れられる。後者のアドレ
スはレジスタ７８の下位二ブルのアドレスである。これ
は特殊アドレ スデコーダ４５によつてデコードされる
特殊アド レスであり、このデコーダは即値データの３
ニブルをレジスタ７８へ伝送することを制御する。
このデータは読出し専用メモリ２０から取り出 され、
データバスを介して一時レジスタ２７へ転送される。さ
らに、変更を受けずに演算論理装置 ３０を通過して、
再びデータバスからアドレス演算バス１００に印加され
、ここからレジスタ７８に書込まれる。このデータは直
接メモリアクセス動作が開始するまでこのレジスタに蓄
えられる。詳しい動作シーケンスでは、制御用ＰＬＡが
次の動作に関する正しい情報をデコードするためのい
くつかの待ち状態が入る。 処理装置制御レジスタ３３
に蓄えられた情報は、各命令が２ニブルオペランドの処
理を行うと判断するものと仮定する。 従つて、特殊レジスタアドレスを伴わないすべての命令
は２ニブルのデータの処理をし、データバスは２回使用
される。 初期化プログラムの終了後、マイクロコンピ
ユータは例に上げた命令ＭＯＶを処理できるようになる
。 処理装置の動作の最初の状態は、状態０−３である
。 アドレスラツチのスレーブに保持されているアドレスＸ
（１０Ｄ）からの命令の最初のニブルが読出し専用メモ
リ２０から取り出され、データバス２４を介して命令レ
ジスタ３２へ転送される。命令レジスタに蓄えられた情
報の第１ニブルは命令ＭＯ■のＯＰコードを表わしてお
り、この命令は直接メモリアクセスのための初期アドレ
スを・レジスタ７８へ入れるものである。この状態にお
いて、処理装置はアドレスラツチに蓄えられているアド
レスを増分し、その結果Ｘ（１０Ｅ）をプ口グラムカウ
ンタレジスタ６０及びアドレスラツチ ９９のマスター
へ蓄える。処理装置は次に状態０・−Ｃへ進む。 状態
０−Ｃは待ち状態である。 アドレスラツチのスレーブの情報が単にそのマスターへ
転送され、処理装置は状態０−４へ進む。 状態０−４
において、アドレスラツチのスレーｌブ内のアドレスＸ
（１０Ｅ）からの、命令の第２ニブルが読出し専用メモ
リ２０から取り出され、データバスを介してデスチネー
シヨン／ソースレジスタ８６へ転送される。 同時にＯＰコードがデコードされ、ラツチＭＤＬＡＴ及
びＥＬＡＴが動作する。特殊２項命令である命令ＭＯＶ
に対しては、ＭＤＬＡＴ及びＥＬＡＴはリセツトされた
ままである。ラッチＭＤＬＡＴ及びＥＬＡＴの状態に基
づいて第２のＯＰコードを読み出して来るべきか否かが
決定される。この命令に対しては、第２のＯＰコードは
読み出されない。２ビツトの行き先き・データ源コード
はそれぞれ直接アドレスで、即値データであることを示
している。 アドレスラツチのスレーブ内のアドレスが再び増分され
る。増分されたアドレスはプログラムカウンタレジスタ
６０及びアドレスラツチのマスターに蓄えられる。命令
ＭＯＶでは第２のＯＰコードは不要であるため、処理装
置は状態０−６へ進む。 状態０−６は待ち状態であり
、アドレスラツチのスレーブ内のアドレスがそのマスタ
ーに転送され、処理装置は状態１−Ｆへ進む。 命令実行のこの時点において、０Ｐコードは完全にデ
コードされ、命令は識別されている。 ここでアドレス形成が開始する。２項命令に対しては、
データ行き先きアドレスが先に作られる。 状態１−Ｆにおいて、処理装置は内部ランダムアクセ
スメモリ６１から、直接メモリアクセスポインタレジス
タ７８のアドレスＸ（ＦＯ８）の上位ニブルを読み出す
。このニブルは、一時レジスタ９３の上位二ブルに蓄え
られるが、このレジスタはデスチネーシヨン／ソースレ
ジスタ８６に蓄えらたデータによつて指定されている。
処理装置は次に状態１−Ｂへ進む。 状態１−Ｂにおい
て、プログラムカウンタ６０内のアドレスがアドレスラ
ツチのマスタに入れられて、プログラムの次のニブルを
指すが、これは行き先き、すなわちレジスタ７８のアド
レスｘ（Ｆ０８）の下部二ブルである。 ステツプは次に状態１−７へ進む。 状態１−７におい
て、命令の第３のニブル、すなわちアドレスＸ（ＦＯ８
）の下位二ブルが読出し専用メモリから読出され、デー
タバス２４及びアドレス演算バスのセグメント１１８を
介して一時レジスタ９３の下位二ブルヘ入れられる。 アドレスラツチのスレーブ内のアドレスがアドレス演算
装置６２で増分され、増分されたアドレスはプログラム
カウンタ及びアドレスラツチのマスタに蓄えられる。処
理ステツプは状態１−９へ進む。 状態１−９では、命
令の第４ニブル、すなわちアドレスＸ（Ｆ０８）の中位
二ブルが読み出され、レジスタ９３の中位二ブルに蓄え
られる。これで行き先きアドレスの形成が終了する。す
なわち、直接メモリアクセスポインタレジスタ７８のア
ドレスが一時レジスタ９３に入れられる。アドレスラツ
チのスレーブのアドレスがアドレス演算装置で増分され
、その結果がプログラムカウンタとアドレスラツチのマ
スターへ蓄えられる。処理装置は状態１−Ａへ進む。
状態１−Ａでは、一時レジスタ９２の内容がアドレスラ
ツチのマスターへ転送される。 このアドレスは現在実行しているプログラムでは無意味
である。命令レジスタが、この命令が２項命令であるこ
とを示す情報を含んでおり、フリツプフロツプＤ（第６
図）がリセツトされてゼロになつているために、処理装
置は状態１−Ｄへ進み、一時レジスタ９２内にデータ源
アドレスを形成することを開始する。このデータ源アド
レスは、読出し専用メモリ内の即値データの直接アドレ
スである。 状態１−Ｄでは、一時レジスタ９２内のア
ドレスがアドレスラツチのマスタヘ転送されるとともに
、フリツプフロツプＤ（第６図）がセツトされる。従つ
て処理装置が次に状態１−Ａを通る時に状態１−Ｄを介
してループすることはない。状態１−Ｄは待ち状態であ
り、処理装置は状態１−Ｆヘ進む。 データ源アドレス
のモードが即値モードであるため、プログラムカウンタ
に蓄えられているアドレスが一時レジスタ９２へ転送さ
れる。 このアドレスは、命令の第５ニブルを指しており、これ
はデータ源オペランドの第１ニブルである。この源オペ
ランドは直接メモリアクセスポインタレジス夕７８に蓄
えるべきアドレスであり、このアドレスは直接メモリア
クセス動作における最初のメモリ位置を示すものである
。これは即値データに対するデータ源アドレスの形成で
あるため、処理装置は状態１−Ａへ進む。 この時点で
処理装置はデータ源オペランドの読出しを開始すること
が可能となる。 状態１−Ａで一時レジスタ９２に蓄えられていたアドレ
スがアドレスラツチのマスターに転送される。これは命
令の第５ニブルのアドレス、すなわち即値データの第１
ニブルのアドレスである。このアドレスＸ（１１１）は
、直接メモリアクセスのための初期アドレスがここから
取り出されるアドレスである。０Ｐコードは２項命令で
あることを示しており、またフリツプフロツプＤ（第６
図）がセツトされているため、このデータを得ることが
できる。 処理装置は状態３−９へ進む。 状態３−９では、アド
レスＸ（１１１）の内容が読出し専用メモリから取り出
され、データバスを介して一時データレジスタ２７へ転
送される。 データ源アドレスは特殊アドレスではないために、第１
７図及び第１８図の特殊アドレス回路及びニブル重畳回
路は動作していない。レジスタ３３内のデータは処理す
べきニブル数を決定する。アドレスラツチのスレーブ内
のアドレスはアドレス演算装置を介してマスタヘ転送さ
れる。処理装置は状態３−０へ進む。 状態３−０では
、アドレス演算装置６２が付勢されてスレーブ内のアド
レスを増分し、その結果を一時レジスタ９２及びマスタ
ーに蓄える。 この増分は、複数ニブルオペランドを予想して行われる
。処理装置は状態２−２へ進む。 状態２−２では、増
分されてアドレスラツチのスレーブに蓄えられていたア
ドレスが、ブログラムカウンタ６０とマスターへ転送さ
れる。 これは、現在の命令に対する演算論理装置の動作が完了
したかも知れないことに対する準備である。この時には
プログラムカウンタ内のアドレスは、次に続く命令の第
１ニブルを指すことになる。処理装置は状態２−３へ進
む。 状態２−３では、直接メモリアクセスポインタレ
ジスタ７８の下位二ブルアドレスであり、一時レジスタ
９３に蓄えられていた１２ビツトアドレスＸ（Ｆ０８）
がバス１００を介して一度にアドレスラツチ９９のマス
タヘ転送される。 このアドレスはレジスタ７８の下位二ブルのアドレスで
あるため特殊アドレスであり、第１７図のフリツプフロ
ツプ４５０がセツトされて第１７図及び第１８図の特殊
アドレス回路が駆動される。レジスタ７８の下位二ブル
は制御線ＤＰ及びＤＡＬによつてアドレスされる。制御
線ＳＰＡＤは高レベルであり、デスチネーシヨン／ソー
スレジスタ８６からの信号はデータ行き先きモードは直
接アドレスであることを示している。この時点で第１８
図のニブル重畳回路は、リードＧＢ１及びＧＢ２から印
加されるレジスタ３３のニブル設定値の用意を開始する
が、制御線ＬＤＴＡ上の付勢信号を必要とする。制御器
７０からの信号が制御器カウンタ６９を増分させて、オ
ペランドの１つのニブルに対する演算論理装置の動作が
ほぼ終了したことが示される。処理装置は状態２−４へ
進む。 状態２−４では、行き先きオペランドがレジス
夕７８の下位二ブルから取り出され、バス１００及びデ
ータバス２４を介して一時データレジスタに転送されて
信号ＬＤＴＡを付勢する。 これによつて第１８図のニブル重畳回路が駆動される。
マルチプレクサＭＵＸＣは、その入力ＧＢ１及びＧＢ２
から、特殊アドレス入力ＲＮ１及びＲＮ２へ切換えられ
る。この特殊アドレスはレジスタ７８であり、これは３
ニブルから成るため、ニブル重畳マルチプレクサＭＵＸ
Ｃはこの命令の実行終了まで上記のように切り換えられ
たままとなつている。終了すると制御用ＰＬＡからの信
号ＣＬＲＯ−６によつてラツチ回路４５６がクリアされ
る。アドレスラツチのスレーブにあるレジスタ７８の下
位ニブルのアドレスは、そのマスタヘ転送され、処理装
置は状態２−０へ進む。 状態２−０では、アドレスラ
ツチのスレーブに蓄えられている行き先きアドレスが増
分されてＸ（ＦＯ９）になり、複数ニブル操作の場合に
備えて一時アドレスレジスタ９３に蓄えられる。 演算論理装置がオンになつて、一時レジスタ２７内のデ
ータが変更を受けずに演算論理装置に現れるように制御
する。この命令の例におけるこの状態では、レジスタ２
６内のオペランドは演算論理装置ノの出力には影響を与
えない。処理装置は状態２ー １へ進む。 状態２−１
では、演算論理装置はオンに保たれ、その出力はデータ
バス、マルチプレクサ１０ ２及びバス１００を介して
、アドレスラツチのスｊレーブによつてアドレスされる
位置へ転送される。 これは、直接メモリアクセスポインタレジス 夕７８の
下位二ブルのアドレスＸ（ＦＯ８）である。アドレスラ
ツチのスレーブ内のアドレスｘ（Ｆ０８）はそのマスタ
ーへ転送される。フ 上で述べた演算論理動作の終了時
において、第 ２図及び第２０図の比較器は制御カウン
タ６９の状態を、第１８図のニブル重畳回路で与えられ
るニブル数と比較する。 データの行き先きは３ニブルレジスタであるため、ニブ
ル重畳回路は３ニブル動作を要求しているが、１ニブル
動作しか終了していない。処理装置は状態１−Ａへ戻る
。 この後オペランド取出し及び演算論理装置の動作が
、状態１−Ａから状態３−９、３−０、２ー２、２−３
、２−４、２−０、及び２−１を介して２回繰り返えさ
れる。しかし多少の違いがある。 最初に状態１−Ａが
繰返えされた時に、一時レジスタ９２から読み出される
アドレスはｘ（１１２）である。 読出し専用メモリのこのアドレスから取り出されたオペ
ランドは、信号ＤＡＭの制御の下でバス１００の中位リ
ードを介してレジス夕７８の中位二ブルに入れられる。
このレジスタ７８の中位二ブルのアドレスは、状態２−
０において、特殊アドレスデコーダ４５、制御カウンタ
６９、比較器７１及び制御用プログラム論理配列７０で
作られる信号に応動してアドレス演算装置で自動的に作
られる。 ２回目の繰返しの時に一時レジスタ９２から
読出されるアドレスはＸ（１１３）である。 このアドレス位置から取り出されたオペランドは、信号
ＤＡＦＩの制御のもとでバス１００の上位リードを介し
てレジスタ７８の上位二ブルに書込まれる。直接メモリ
アクセスポインタレジスタ７８の上位ニブルのアドレス
も、同じ回路の組合せによつて自動的に作られる。 直
接メモリアクセスポインタレジスタの中位及び上位二ブ
ルにオペランドを書込むための上記の２回のループにお
いて、第１８図のニブル重畳回路が駆動されて、３ニブ
ル動作を要求する。 第２図及び第２０図の比較器７１は、ニブル重畳回路か
らの入力と、カウンタ６９で数えられた動作数とをチエ
ツクする。３回目のループの終了時において、比較器は
満足され、特殊アドレス消勢信号ＬＡＳＴＮＩＢを発生
し、処理装置は状態２−１から状態０−１へ進む。 状態０−１は最初の命令の最後の状態である。 プログラムカウンタレジスタ６０内のアドレスは、次の
命令の第１ニブルをアドレスする準備のため、バス１０
０からアドレスラツチのマスタヘ転送される。次いで処
理装置は、次の命令の最初の状態である状態０−３へ進
む。 以上は、本発明の一実施例について説明したもの
である。

Claims (1)

1. 【特許請求の範囲】 １ 演算論理装置３０の動作によつて処理されるべきオ
   ペランドをアクセスするアドレス可能メモリ空間で一連
   の順次アドレスをアドレスレジスタ９９内に発生するた
   めのアドレス発生装置であつて、該順次アドレスが該ア
   ドレスレジスタに蓄えられた初期アドレスに応動し該ア
   ドレスレジスタに蓄えられたアドレスを周期的に増分す
   るよう構成された手段６２によつて発生され、該一連の
   アドレスが該アドレスレジスタに蓄えられたアドレスの
   該周期的増分を消勢する手段６９，７１，ＬＳＴＮＩＢ
   によつて終了されているアドレス発生装置において；該
   演算論理装置の動作を計数する制御カウンタ６９を含み
   、前記消勢手段６９，７１，ＬＩＳＴＮＩＢ，４５８，
   ４５５が、該初期アドレス４５５及び４５８の少くとも
   一部と該制御カウンタ内における該演算論理装置３０の
   動作の計数値とに応動して該順次アドレスの予め定めた
   数だけの発生の終了時に該アドレスレジスタに蓄えられ
   たアドレスの該周期的増分を終了させるための信号ＬＩ
   ＳＴＮＩＢを発生しており、該予め定めた数は該消勢手
   段により初期アドレスの一部から復号されていることと
   を特徴とするアドレス発生装置。 ２ 請求の範囲第１項に従つたアドレス発生装置におい
   て、前記消勢手段が、該初期アドレスの一部を一連の順
   次アドレスにおけるアドレスの該予め定めた数を表わす
   ２進表示に復号するためのデコーダ４５８を含んでいる
   ことを特徴とするアドレス発生装置。 ３ 請求の範囲第１項又は第２項に従つたアドレス発生
   装置において、前記制御カウンタ６９が該演算論理装置
   の各動作中に発生される信号によつて増分されており、
   そして前記消勢手段が比較器７１を含み、該比較器は該
   予め定めた数及び該カウンタの状態に応動し該カウンタ
   の状態が該予め定めた数に等しい時に消勢信号を発生し
   ていることを特徴とするアドレス発生装置。 技術分野 本発明はアドレス発生装置に関し、特に初期アドレス
   に応動して一連のアドレスを発生する装置に関する。 発明の背景 従来技術において、アドレス可能な特殊レジスタを持
   つマイクロプロセツサ、マイクロコンピユータ及び他の
   データ処理装置及び計算機が存在する。 典型的には、このようなレジスタは、そのシステム内に
   含まれるデータバスと同じ一定の長さを持つ。たとえば
   このような特殊レジスタに含まれるアドレス情報の取扱
   い機能を増すため等の理由により、一定の長さという条
   件を除去できることが望ましい。このようにすれば、ア
   ドレス情報の算術的及び論理的処理がデータバスの幅よ
   り長いデータ語に対して行うことができる。このような
   長いデータ語の処理を行うためには、複数個の相続くア
   ドレスが特殊レジスタの位置を特定するのに用いられる
   。 従来技術において、例えば直接メモリアクセス回路
   のように、初期アドレスから複数の相つづくアドレスを
   発生する装置が存在する。 直接メモリアクセス装置の一般的説明は、１９７６年の
   入０ｓｂｏｒｎｅ著のＡｎＩｎｔｒｏｄｕｃｔｉｎｔｏ
   Ｍｉｃｒｏｍｐｕｔｅｒｓ■０１．１の５−３４乃至５
   −４１頁に記されている。初期アドレスはアドレスレジ
   スタに入れられ、自動的に多数回増分される。増分され
   る度にデータの別の部分をアクセスするために用いられ
   る。アドレスが増分される回数は、この数を示す他の情
   報によつて決定される。この数はアドレスが増分される
   度に１だけ減算される。この数がゼロまで減算すると、
   一連のアドレス発生処理は終了する。 以上の方法では
   、プログラマは、特殊レジスタのアドレスが現れる度に
   アドレスを増分される回数をプログラム中に入れなけれ
   ばならない。 このような特殊レジスタへのアクセスが
   プログラム中でひん繁に現れる応用５ではプログラマを
   このような仕事から解放するのが望ましい。