JPH0459636B2 - - Google Patents
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- Publication number
- JPH0459636B2 JPH0459636B2 JP54036910A JP3691079A JPH0459636B2 JP H0459636 B2 JPH0459636 B2 JP H0459636B2 JP 54036910 A JP54036910 A JP 54036910A JP 3691079 A JP3691079 A JP 3691079A JP H0459636 B2 JPH0459636 B2 JP H0459636B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- rom
- circuit
- program
- memory section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 7
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 7
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Digital Computer Display Output (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
技術分野
この発明は、プログラム用のROM（リード・
オンリ・メモリ）を有し、このROMから命令以
外の固定データを読み出すモノリシツクIC（半導
体集積回路）で構成されたマイクロコンピユータ
に関するものである。
オンリ・メモリ）を有し、このROMから命令以
外の固定データを読み出すモノリシツクIC（半導
体集積回路）で構成されたマイクロコンピユータ
に関するものである。
背景技術
電子式卓上計算機用LSI又は４ビツト・シング
ルチツプ・マイクロコンピユータにおいて、例え
ば、蛍光表示管の表示出力データを得る場合、専
用の表示デコーダ回路をLSIの内部に設けてい
る。
ルチツプ・マイクロコンピユータにおいて、例え
ば、蛍光表示管の表示出力データを得る場合、専
用の表示デコーダ回路をLSIの内部に設けてい
る。
この表示デコーダ回路は、PLA（プログラマブ
ル・ロジツク・アレイ）で構成され、通常アキユ
ムレータ等のレジスタ出力を入力し、蛍光表示管
のセグメント表示出力データに変換している。
ル・ロジツク・アレイ）で構成され、通常アキユ
ムレータ等のレジスタ出力を入力し、蛍光表示管
のセグメント表示出力データに変換している。
この場合、LSIのチツプ・サイズの制限のた
め、通常、表示デコーダ回路では１種類の字形の
みしか用意されていない。
め、通常、表示デコーダ回路では１種類の字形の
みしか用意されていない。
従来、半導体メーカは顧客からプログラムのみ
ならず、表示デコーダ回路の仕様をもらつて、
LSI製作時にマスクによつて変更している。ま
た、命令を格納するROMの構造と表示デコーダ
回路のPLAの構造が多くの場合異なるため、同
一のマスクでは変更できない場合もある。
ならず、表示デコーダ回路の仕様をもらつて、
LSI製作時にマスクによつて変更している。ま
た、命令を格納するROMの構造と表示デコーダ
回路のPLAの構造が多くの場合異なるため、同
一のマスクでは変更できない場合もある。
したがつて、PLAで構成された表示デコーダ
回路の字形の変更を容易にできないという欠点を
有する。
回路の字形の変更を容易にできないという欠点を
有する。
PLAで構成された表示デコーダ回路の字形の
変更を容易にする方法として、PLAの容量を増
加させ、複数の字形を用意することが考えられる
が、１種類の字形のみしか使用しない場合、
PLAの未使用部分が無駄になるという欠点を有
する。
変更を容易にする方法として、PLAの容量を増
加させ、複数の字形を用意することが考えられる
が、１種類の字形のみしか使用しない場合、
PLAの未使用部分が無駄になるという欠点を有
する。
一方、表示デコーダ回路の字形の変更を容易に
するため、表示出力データをデータのみ格納する
オン・チツプのRAMの上に置くことも考えられ
るが、RAM上に表示出力データをストアするた
めのプログラムが必要であり、プログラム・ステ
ツプ数が増大し、表示プログラム以外の命令を格
納するROMの領域とデータを格納するRAMの
領域が減少するという欠点を有する。
するため、表示出力データをデータのみ格納する
オン・チツプのRAMの上に置くことも考えられ
るが、RAM上に表示出力データをストアするた
めのプログラムが必要であり、プログラム・ステ
ツプ数が増大し、表示プログラム以外の命令を格
納するROMの領域とデータを格納するRAMの
領域が減少するという欠点を有する。
さらに、RAMが一度に出力できるビツト数
は、一度に出力する表示出力データのビツト数よ
りも少ないため、複数回に分けて出力しなければ
ならず、プログラム・ステツプ数が増大し、表示
プログラム以外の命令を格納するROMの領域が
減少するという欠点を有する。
は、一度に出力する表示出力データのビツト数よ
りも少ないため、複数回に分けて出力しなければ
ならず、プログラム・ステツプ数が増大し、表示
プログラム以外の命令を格納するROMの領域が
減少するという欠点を有する。
発明の目的
この発明は、プログラム・ステツプ数を増加さ
せることなく、LSI内部の回路の簡素化を図ると
ともに、変更に融通性のある固定データを得るこ
とを目的としてなされたものである。
せることなく、LSI内部の回路の簡素化を図ると
ともに、変更に融通性のある固定データを得るこ
とを目的としてなされたものである。
発明の概要
本願において開示される発明のうち代表的なも
のの概要を説明すれば、下記のとおりである。
のの概要を説明すれば、下記のとおりである。
すなわち、この発明は、ROMと、該ROMを
アクセスするプログラムカウンタと、RAMと、
上記プログラムカウンタによるアクセスとは別に
上記RAMをアクセスするアドレス信号源と、ア
キユムレータとを有し、上記ROMから読み出さ
れる命令が命令デコーダに伝達される経路と上記
RAMに書き込み又は読み出しされるデータが伝
達される経路とが異なるマイクロコンピユータに
おいて、上記ROMは選択的に上記プログラムカ
ウンタの出力または上記アキユムレータの出力に
基づいてアクセスされ、上記ROMは命令を格納
するプログラムメモリ部と、固定データを格納す
るパターンメモリ部とに構成され、上記プログラ
ムカンウタ出力に基づいてアクセスされ、上記パ
ターンメモリ部は上記アキユムレータ出力に基づ
いてアクセスされ、上記RAMは上記アドレス信
号源のアドレス信号に基づいてアクセスされ、上
記固定データをアクセスする命令の実行により上
記ROMのパターンメモリ部から読み出される固
定データを出力ラツチ回路に出力するマイクロコ
ンピユータを提供するものである。
アクセスするプログラムカウンタと、RAMと、
上記プログラムカウンタによるアクセスとは別に
上記RAMをアクセスするアドレス信号源と、ア
キユムレータとを有し、上記ROMから読み出さ
れる命令が命令デコーダに伝達される経路と上記
RAMに書き込み又は読み出しされるデータが伝
達される経路とが異なるマイクロコンピユータに
おいて、上記ROMは選択的に上記プログラムカ
ウンタの出力または上記アキユムレータの出力に
基づいてアクセスされ、上記ROMは命令を格納
するプログラムメモリ部と、固定データを格納す
るパターンメモリ部とに構成され、上記プログラ
ムカンウタ出力に基づいてアクセスされ、上記パ
ターンメモリ部は上記アキユムレータ出力に基づ
いてアクセスされ、上記RAMは上記アドレス信
号源のアドレス信号に基づいてアクセスされ、上
記固定データをアクセスする命令の実行により上
記ROMのパターンメモリ部から読み出される固
定データを出力ラツチ回路に出力するマイクロコ
ンピユータを提供するものである。
実施例
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示すブロツク
図である。
図である。
１は、ANDアレイとORアレイで構成された
ROMであり、プログラムが書き込まれたプログ
ラムメモリ部１ａと、表示用信号（表示信号、表
示コード、パターン信号）が書き込まれたパター
ンメモリ部１ｂとにより構成されている。
ROMであり、プログラムが書き込まれたプログ
ラムメモリ部１ａと、表示用信号（表示信号、表
示コード、パターン信号）が書き込まれたパター
ンメモリ部１ｂとにより構成されている。
２は、上記プログラムメモリ部１ａから読み出
された命令語を解読し各種制御信号を形成するイ
ンストラクシヨンデコーダ回路である。
された命令語を解読し各種制御信号を形成するイ
ンストラクシヨンデコーダ回路である。
３は、プログラムカウンタであり、次に読み出
すべき命令の所在を記憶するためのもので、ジヤ
ンプ（飛び越し）命令以外は１つの命令を実行す
るたびに、インクルメント（＋１）されるもので
ある。
すべき命令の所在を記憶するためのもので、ジヤ
ンプ（飛び越し）命令以外は１つの命令を実行す
るたびに、インクルメント（＋１）されるもので
ある。
４は、ゲート回路であり、上記プログラムカウ
ンタ３の出力と、後述するアキユムレータ
（ACC）即ちＡ，Ｂレジスタ７，８の出力とを選
択的にROM１に入力するものである。
ンタ３の出力と、後述するアキユムレータ
（ACC）即ちＡ，Ｂレジスタ７，８の出力とを選
択的にROM１に入力するものである。
すなわち、上記プログラムカウンタ３の出力は
次に実行する命令語の所在を示すものであり、プ
ログラム実行のためにROM１をアドレスする場
合に必要とし、アキユムレータ（ACC）の内容
は、表示用データであり、表示動作の実行のため
にROM１を用いる場合に必要とし、これらの切
り換えを行なうものである。
次に実行する命令語の所在を示すものであり、プ
ログラム実行のためにROM１をアドレスする場
合に必要とし、アキユムレータ（ACC）の内容
は、表示用データであり、表示動作の実行のため
にROM１を用いる場合に必要とし、これらの切
り換えを行なうものである。
５は、スタツクレジスタであり、サブルーチン
ジヤンプの戻り先番地の記憶等に用いるレジスタ
である。
ジヤンプの戻り先番地の記憶等に用いるレジスタ
である。
６は、演算論理ユニツトであり、算術演算と論
理演算を行なうものである。算術演算は加算と減
算の機能だけのため、乗算と除算は加算と減算を
組み合わせてプログラムによつて行なわせ、論理
演算は論理和（OR）や論理積（AND）や排他的
論理和（Ex−OR）などがあり、論理判断を行な
わせるときに用いるものである。
理演算を行なうものである。算術演算は加算と減
算の機能だけのため、乗算と除算は加算と減算を
組み合わせてプログラムによつて行なわせ、論理
演算は論理和（OR）や論理積（AND）や排他的
論理和（Ex−OR）などがあり、論理判断を行な
わせるときに用いるものである。
７はＡレジスタ、８はＢレジスタであり、いわ
ゆるアキユムレータ（ACC）を構成するもので
ある。
ゆるアキユムレータ（ACC）を構成するもので
ある。
このアキユムレータ（ACC）と、一時レジス
タを構成するRAM１４との内容を上記演算論理
ユニツト６で演算し、結果をアキユムレータ
（ACC）に入力するものである。
タを構成するRAM１４との内容を上記演算論理
ユニツト６で演算し、結果をアキユムレータ
（ACC）に入力するものである。
９，１０は、Ｘ、Ｙレジスタであり、上記
RAM１４のアドレス信号を保持するものであ
る。
RAM１４のアドレス信号を保持するものであ
る。
１１，１２は、スタツクポインタであり、
RAM１４のどこからデータを取り出すかを指示
するものである。
RAM１４のどこからデータを取り出すかを指示
するものである。
１３は、桁上げ回路である。
１５，１６は、出力ラツチ回路であり、主に、
表示用出力信号を保持するためのものである。こ
の実施例においては、上記Ａ、Ｂレジスタ７，８
のデータをそのまま出力する場合にも用いられる
ように構成されている。
表示用出力信号を保持するためのものである。こ
の実施例においては、上記Ａ、Ｂレジスタ７，８
のデータをそのまま出力する場合にも用いられる
ように構成されている。
１７は、出力用のラツチ回路であり、上記Ａ、
Ｂレジスタ７，８の内容を入力として保持し外部
に出力し、又は上記演算論理ユニツト６の一方に
入力する。
Ｂレジスタ７，８の内容を入力として保持し外部
に出力し、又は上記演算論理ユニツト６の一方に
入力する。
８は、１ビツトのラツチ回路である。
以上説明したこの実施例においては、ROM１
にプログラムメモリ部１ａとパターンメモリ部１
ｂとを構成するため、ROM１におけるANDアレ
イが共用でき、回路の簡素化を図ることができ
る。すなわち、従来のPLAを用いて表示デコー
ダ回路を構成する場合に比べ、PLAにおける
ANDアレイがROM１におけるANDアレイに共
用することができるからである。
にプログラムメモリ部１ａとパターンメモリ部１
ｂとを構成するため、ROM１におけるANDアレ
イが共用でき、回路の簡素化を図ることができ
る。すなわち、従来のPLAを用いて表示デコー
ダ回路を構成する場合に比べ、PLAにおける
ANDアレイがROM１におけるANDアレイに共
用することができるからである。
なお、電子式卓上計算機又はマイクロコンピユ
ータ等においては、表示信号は一連の演算結果を
出力する場合に必要となるものであり、一連の演
算中に表示信号を形成する必要がなく、一方表示
信号を形成するときは、演算が終了した場合であ
り演算プログラムを実行する必要がないから上記
ROM１に両者を内蔵しても、問題になることは
ない。
ータ等においては、表示信号は一連の演算結果を
出力する場合に必要となるものであり、一連の演
算中に表示信号を形成する必要がなく、一方表示
信号を形成するときは、演算が終了した場合であ
り演算プログラムを実行する必要がないから上記
ROM１に両者を内蔵しても、問題になることは
ない。
このことは、第２図に示す要部実施例回路及び
第３図に示す動作波形図を用いて、詳細に説明す
る。
第３図に示す動作波形図を用いて、詳細に説明す
る。
第２図において、３′はインクルメント（＋１）
回路であり、プログラムカウンタ３の内容に＋１
した信号を形成するものであり、後述するゲート
回路４を介して再びプログラムカウンタ３に入力
するとともに、ROM１へのアドレス信号として
入力するものである。
回路であり、プログラムカウンタ３の内容に＋１
した信号を形成するものであり、後述するゲート
回路４を介して再びプログラムカウンタ３に入力
するとともに、ROM１へのアドレス信号として
入力するものである。
ゲート回路４は、上記プログラムカウンタ３及
びROM１への入力信号を出力するNOR回路G1
と、上記イクルメント回路３′の出力を入力とし、
上記NOR回路G1への一方の入力を出力するAND
回路G2と、一方の入力にアキユムレータ（ACC）
の出力が入力され、その出力を上記NOR回路G1
への他方の入力を出力するAND回路G3と、イン
ストラクシヨンデコーダ回路２で形成され、アキ
ユムレータ（ACC）の内容によりプログラムカ
ウンタ３の内容を変更するための命令信号
（TBR）が一方の入力に印加され、その出力を上
記AND回路G3の他方の入力に印加するOR回路
G4と、インストラクシヨンデコーダ回路２で形
成され、表示コードを形成する、すなわち、
ROMのパターンメモリ部をアクセスするパター
ン命令信号Ｐと、タイミングパルスφAとを入力
とし、その出力を上記OR回路G4の他方の入力に
印加するAND回路G5とにより構成される。
びROM１への入力信号を出力するNOR回路G1
と、上記イクルメント回路３′の出力を入力とし、
上記NOR回路G1への一方の入力を出力するAND
回路G2と、一方の入力にアキユムレータ（ACC）
の出力が入力され、その出力を上記NOR回路G1
への他方の入力を出力するAND回路G3と、イン
ストラクシヨンデコーダ回路２で形成され、アキ
ユムレータ（ACC）の内容によりプログラムカ
ウンタ３の内容を変更するための命令信号
（TBR）が一方の入力に印加され、その出力を上
記AND回路G3の他方の入力に印加するOR回路
G4と、インストラクシヨンデコーダ回路２で形
成され、表示コードを形成する、すなわち、
ROMのパターンメモリ部をアクセスするパター
ン命令信号Ｐと、タイミングパルスφAとを入力
とし、その出力を上記OR回路G4の他方の入力に
印加するAND回路G5とにより構成される。
なお、プログラムカウンタ３は、基本クロツク
φ1で入力信号を取り込み、基本クロツクφ2で出
力するものである。また、上記パターン命令信号
Ｐによりインクルメント回路３′の動作を停止さ
せるものである。そして、ROM１への入力信号
は、伝送ゲートMISFETにより上記基本クロツ
クφ2に同期させて送出するものである。
φ1で入力信号を取り込み、基本クロツクφ2で出
力するものである。また、上記パターン命令信号
Ｐによりインクルメント回路３′の動作を停止さ
せるものである。そして、ROM１への入力信号
は、伝送ゲートMISFETにより上記基本クロツ
クφ2に同期させて送出するものである。
今、第３図に示すように、、プログラムカウン
タ３の出力のｎ番地で読み出されたプログラム命
令語が表示コードを形成する、すなわち、ROM
のパターンメモリ部をアクセスするパターン命令
Ｐであると、そのデコード出力、すなわち、パタ
ーン命令信号Ｐの“１”によりインクルメント回
路３′の動作を停止させるとともに、タイミング
パルスφAの期間だけOR回路G4の出力Ｘを“１”
とするためアキユムレータ出力（ACC）がAND
回路G3及びNOR回路G1を通して、基本クロツク
φ2に同期してROM１に入力されるため、８セグ
メントで構成されたパターン信号が得られる。
タ３の出力のｎ番地で読み出されたプログラム命
令語が表示コードを形成する、すなわち、ROM
のパターンメモリ部をアクセスするパターン命令
Ｐであると、そのデコード出力、すなわち、パタ
ーン命令信号Ｐの“１”によりインクルメント回
路３′の動作を停止させるとともに、タイミング
パルスφAの期間だけOR回路G4の出力Ｘを“１”
とするためアキユムレータ出力（ACC）がAND
回路G3及びNOR回路G1を通して、基本クロツク
φ2に同期してROM１に入力されるため、８セグ
メントで構成されたパターン信号が得られる。
このとき、プログラムカウンタ３は、基本クロ
ツクφ1のタイミングで入力信号を取り込むもの
であるので、上記アキユムレータの表示用データ
を取り込むことなく、上記、ｎ番地を保持したま
まとなる。
ツクφ1のタイミングで入力信号を取り込むもの
であるので、上記アキユムレータの表示用データ
を取り込むことなく、上記、ｎ番地を保持したま
まとなる。
次に、上記パターン命令実行終了によりパター
ン命令信号Ｐが“０”になると、イクルメント
（＋１）された信号（ｎ＋１）がAND回路G2、
NOR回路G1を通し、基本クロツクφ1によりプロ
グラムカウンタ３に取り込まれるとともに、基本
クロツクφ2によりROM１入力される。
ン命令信号Ｐが“０”になると、イクルメント
（＋１）された信号（ｎ＋１）がAND回路G2、
NOR回路G1を通し、基本クロツクφ1によりプロ
グラムカウンタ３に取り込まれるとともに、基本
クロツクφ2によりROM１入力される。
この（ｎ＋１）番地の命令語が上記アキユムレ
ータ（ACC）の内容によりプログラムカウンタ
３の内容を変更するジヤンプ命令（TBR）であ
ると、そのデコード信号（TBR）が“１”にな
り、上記パターン命令信号Ｐの場合と異なり一ク
ロツク期間OR回路G4の出力Ｘが“１”となり、
アキユムレータ出力（ACC）が基本クロツクφ1
でプログラムカウンタ３に取り込まれ、その内容
を（ｎ＋ｘ）とするとともに、ROM１への入力
を（ｎ＋ｘ）とするものである。
ータ（ACC）の内容によりプログラムカウンタ
３の内容を変更するジヤンプ命令（TBR）であ
ると、そのデコード信号（TBR）が“１”にな
り、上記パターン命令信号Ｐの場合と異なり一ク
ロツク期間OR回路G4の出力Ｘが“１”となり、
アキユムレータ出力（ACC）が基本クロツクφ1
でプログラムカウンタ３に取り込まれ、その内容
を（ｎ＋ｘ）とするとともに、ROM１への入力
を（ｎ＋ｘ）とするものである。
このように、ゲート回路４により、プログラム
シーケンスに影響を与えることなく、パターン
（表示）信号を形成することができる。
シーケンスに影響を与えることなく、パターン
（表示）信号を形成することができる。
上述のように、プログラムを格納するメモリ
（ROM）にデコードのためのデータとしてのビ
ツトパターンを格納することにより、文字種類の
制限をなくすとともに、その変更を容易にするも
のである。すなわち、通常は字形の変更（例え
ば、〓→〓、〓→〓）はシステムの変更時に行わ
れ、その場合プログラム変更も伴うことが多く、
プログラムメモリ部とパターンメモリ部が同一の
ROMに構成することにより、同一の変更マスク
で両者が同時に変更できるからである。
（ROM）にデコードのためのデータとしてのビ
ツトパターンを格納することにより、文字種類の
制限をなくすとともに、その変更を容易にするも
のである。すなわち、通常は字形の変更（例え
ば、〓→〓、〓→〓）はシステムの変更時に行わ
れ、その場合プログラム変更も伴うことが多く、
プログラムメモリ部とパターンメモリ部が同一の
ROMに構成することにより、同一の変更マスク
で両者が同時に変更できるからである。
また、この実施例においては、表示出力を得る
ための出力ラツチ１５，１６を設けるものである
ため、これを利用してROMの内容をすべて出力
ラツチ１５，１６を介して得ることにより、
ROMのテストを行うことができる。
ための出力ラツチ１５，１６を設けるものである
ため、これを利用してROMの内容をすべて出力
ラツチ１５，１６を介して得ることにより、
ROMのテストを行うことができる。
効 果
プログラム・カウンタの出力とアキスムレータ
の出力とを選択的にROMに入力するという簡単
な回路、すなわち、ゲート回路４を設けることに
より、プログラムシーケンスに影響を与えること
なく、命令語列が書き込まれたプログラムメモリ
部と、表示信号等の固定データが書き込まれたパ
ターンメモリ部とを同一のROMに構成でき、
ROMのパターンメモリ部から固定データを取り
出すことができる。
の出力とを選択的にROMに入力するという簡単
な回路、すなわち、ゲート回路４を設けることに
より、プログラムシーケンスに影響を与えること
なく、命令語列が書き込まれたプログラムメモリ
部と、表示信号等の固定データが書き込まれたパ
ターンメモリ部とを同一のROMに構成でき、
ROMのパターンメモリ部から固定データを取り
出すことができる。
また、パターン命令、すなわち、１つの命令の
実行のみで、ROM内の固定データをLSI外部に
出力することができるので、プログラム・ステツ
プ数が増大せず、限られたROM容量内の他のプ
ログラムを格納する領域が減少することがない。
実行のみで、ROM内の固定データをLSI外部に
出力することができるので、プログラム・ステツ
プ数が増大せず、限られたROM容量内の他のプ
ログラムを格納する領域が減少することがない。
同一のROMにプログラム領域とデータ領域を
形成できるため、データの容量が少なくてもよい
ときには、データ領域をプログラム領域として使
用できるので、無駄がない。
形成できるため、データの容量が少なくてもよい
ときには、データ領域をプログラム領域として使
用できるので、無駄がない。
ROMの内容を簡単に出力できるためROMの
テストを行うことができる。
テストを行うことができる。
利用分野
この発明は、電子式卓上計算機又はマイクロコ
ンピユータ等のデイジタル制御回路に広く利用で
きるものである。
ンピユータ等のデイジタル制御回路に広く利用で
きるものである。
第１図は、この発明の一実施例を示すブロツク
図、第２図は、その要部一実施例を示す回路図、
第３図は、その動作波形図である。 １……ROM、２……インストラクシヨンデコ
ーダ、３……プログラムカウンタ、４……ゲート
回路、５……スタツクレジスタ、６……演算論理
ユニツト、７……Ａレジスタ、８……Ｂレジス
タ、９……Ｘレジスタ、１０……Ｙレジスタ、１
１，１２……スタツクポインタ、１３……桁上げ
回路、１４……RAM、１５，１６……出力ラツ
チ回路、１７……出力用のラツチ回路、１８……
１ビツトのラツチ回路。
図、第２図は、その要部一実施例を示す回路図、
第３図は、その動作波形図である。 １……ROM、２……インストラクシヨンデコ
ーダ、３……プログラムカウンタ、４……ゲート
回路、５……スタツクレジスタ、６……演算論理
ユニツト、７……Ａレジスタ、８……Ｂレジス
タ、９……Ｘレジスタ、１０……Ｙレジスタ、１
１，１２……スタツクポインタ、１３……桁上げ
回路、１４……RAM、１５，１６……出力ラツ
チ回路、１７……出力用のラツチ回路、１８……
１ビツトのラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ ROMと、該ROMをアクセスするプログラ
ムカウンタと、RAMと、上記プログラムカウン
タによるアクセスとは別に上記RAMをアクセス
するアドレス信号源と、アキユムレータとを有
し、上記ROMから読み出される命令が命令デコ
ーダに伝達される経路と上記RAMに書き込み又
は読み出しされるデータが伝達される経路とが異
なるマイクロコンピユータにおいて、 上記ROMは選択的に上記プログラムカウンタ
の出力または上記アキユムレータの出力に基づい
てアクセスされ、 上記ROMは命令を格納するプログラムメモリ
部と、固定データを格納するパターンメモリ部と
に構成され、 上記プログラムメモリ部は上記プログラムカウ
ンタ出力に基づいてアクセスされ、 上記パターンメモリ部は上記アキユムレータ出
力に基づいてアクセスされ、 上記RAMは上記アドレス信号源のアドレス信
号に基づいてアクセスされ、 上記固定データをアクセスする命令の実行によ
り上記ROMのパターンメモリ部から読み出され
る固定データを出力ラツチ回路に出力することを
特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3691079A JPS55129832A (en) | 1979-03-30 | 1979-03-30 | Digital control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3691079A JPS55129832A (en) | 1979-03-30 | 1979-03-30 | Digital control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55129832A JPS55129832A (en) | 1980-10-08 |
| JPH0459636B2 true JPH0459636B2 (ja) | 1992-09-22 |
Family
ID=12482922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3691079A Granted JPS55129832A (en) | 1979-03-30 | 1979-03-30 | Digital control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55129832A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736102B2 (ja) * | 1986-04-14 | 1995-04-19 | 株式会社東芝 | コンピュータシステム |
| FR2664999B1 (fr) * | 1990-07-23 | 1992-09-18 | Bull Sa | Dispositif d'entree sortie donnees pour l'affichage d'informations et procede mis en óoeuvre par un tel dispositif. |
-
1979
- 1979-03-30 JP JP3691079A patent/JPS55129832A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55129832A (en) | 1980-10-08 |
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