JPH03204718A - 情報処理装置 - Google Patents
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- JPH03204718A JPH03204718A JP2000813A JP81390A JPH03204718A JP H03204718 A JPH03204718 A JP H03204718A JP 2000813 A JP2000813 A JP 2000813A JP 81390 A JP81390 A JP 81390A JP H03204718 A JPH03204718 A JP H03204718A
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- 230000008859 change Effects 0.000 description 21
- CECABOMBVQNBEC-UHFFFAOYSA-K aluminium iodide Chemical compound I[Al](I)I CECABOMBVQNBEC-UHFFFAOYSA-K 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 101710149863 C-C chemokine receptor type 4 Proteins 0.000 description 6
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理装置に関し、
下位機種に対して上位互換性を維持しつつ高機能化を図
り、低コストで小型化が容易な情報処理装置を提供する
ことを目的とし、 外部からの命令信号を解読し、その解読結果に基づいて
命令実行のための制御信号を出力する制御手段と、制御
手段からの制御信号に基づいて演算処理を行い、その処
理結果を出力する演算手段と、を備えた情報処理装置に
おいて、前記演算手段は、算術論理演算を行うとともに
、その演算結果を出力する演算ユニットと、前記制御信
号に基づいて演算結果の状態を適時保持する第１の保持
手段、および前記演算結果の状態を逐次保持する第２の
保持手段からなる演算補助ユニットとを有し、前記演算
ユニットは、算術論理演算を行う際、第１、第２の保持
手段に保持された演算結果の状態を選択的に読み出して
演算を行うように構成する。
り、低コストで小型化が容易な情報処理装置を提供する
ことを目的とし、 外部からの命令信号を解読し、その解読結果に基づいて
命令実行のための制御信号を出力する制御手段と、制御
手段からの制御信号に基づいて演算処理を行い、その処
理結果を出力する演算手段と、を備えた情報処理装置に
おいて、前記演算手段は、算術論理演算を行うとともに
、その演算結果を出力する演算ユニットと、前記制御信
号に基づいて演算結果の状態を適時保持する第１の保持
手段、および前記演算結果の状態を逐次保持する第２の
保持手段からなる演算補助ユニットとを有し、前記演算
ユニットは、算術論理演算を行う際、第１、第２の保持
手段に保持された演算結果の状態を選択的に読み出して
演算を行うように構成する。
（産業上の利用分野］
本発明は、情報処理装置に係り、詳しくは、ＭＰ Ｕ
（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｌｌｎｉｔ）
等に用いて好適な、従来装置に対して上位互換性を有
し、高機能、高性能化を図る情報処理装置に関する。
（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｌｌｎｉｔ）
等に用いて好適な、従来装置に対して上位互換性を有
し、高機能、高性能化を図る情報処理装置に関する。
近年、コンピュータシステムの高度化に伴い、従来開発
された情報処理装置（以下、下位機種という）に対し、
この下位機種との間に、同じ命令に対しては同じ動作を
行うという上位互換性を有し、より高機能、高性能化を
図る情報処理装置（以下、上位機種という）が数多く開
発されている。すなわち、上位機種では演算処理や複雑
な処理等での高機能化を図るために、例えば、下位機種
の命令をそのまま含み、さらに、新しい命令を追加する
という、命令セットの拡張が行われている。
された情報処理装置（以下、下位機種という）に対し、
この下位機種との間に、同じ命令に対しては同じ動作を
行うという上位互換性を有し、より高機能、高性能化を
図る情報処理装置（以下、上位機種という）が数多く開
発されている。すなわち、上位機種では演算処理や複雑
な処理等での高機能化を図るために、例えば、下位機種
の命令をそのまま含み、さらに、新しい命令を追加する
という、命令セットの拡張が行われている。
しかし、処理の高機能化を求めるあまり命令セットの変
更、例えば、下位機種で種々の演算結果の状態を保持す
るフラグが変わらなかった命令を上位機種でフラグが変
化する命令に変更する場合、下位機種で動作していたソ
フトウェアが上位機種では動作しないということが起こ
り得る。この場合、今まで蓄積されたソフトウェアが無
駄になってしまう恐れがある。
更、例えば、下位機種で種々の演算結果の状態を保持す
るフラグが変わらなかった命令を上位機種でフラグが変
化する命令に変更する場合、下位機種で動作していたソ
フトウェアが上位機種では動作しないということが起こ
り得る。この場合、今まで蓄積されたソフトウェアが無
駄になってしまう恐れがある。
また、従来からのソフトウェア資産の有効利用を考えて
、下位機種との互換性（上位互換性）を考慮しすぎると
、あまり大きな変更を行うことができず、高機能、高性
能化への大きな妨げとなる。
、下位機種との互換性（上位互換性）を考慮しすぎると
、あまり大きな変更を行うことができず、高機能、高性
能化への大きな妨げとなる。
さらに、変更が規制されることにより上位機種開発にお
ける融通性をも損なう。
ける融通性をも損なう。
そこで、命令セットの変更により、例えば、下位機種で
フラグが変わらなかった命令を上位機種でフラグが変わ
るような命令とする場合においても、下位機種に対して
上位互換性を有することが必要となる。
フラグが変わらなかった命令を上位機種でフラグが変わ
るような命令とする場合においても、下位機種に対して
上位互換性を有することが必要となる。
従来のこの種の情報処理装置としては、例えば、第３図
に示すものがある。第３図はＭＰＵの内部構成の概念を
を示す。この図において、■は演算手段としての実行ユ
ニット、２はレジスタ群であり、このレジスタ群２はレ
ジスタ２ａ、２ｂ＋・・・、２ｚにより構成される。３
は算術論理演算を行う演算ユニットとしてのＡ Ｌ Ｕ
（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉｔ
）、４は演算結果の状態を保持するフラグを格納してお
く ＣＣＲ（Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｒｅｇｉ
ｓｔｅｒ）であり、このＣＣＲ４は８ビツトで構成され
ている。５は制御手段としての命令デコーダ部であり、
この命令デコーダ部５は、２個の命令デコーダ５ａ。
に示すものがある。第３図はＭＰＵの内部構成の概念を
を示す。この図において、■は演算手段としての実行ユ
ニット、２はレジスタ群であり、このレジスタ群２はレ
ジスタ２ａ、２ｂ＋・・・、２ｚにより構成される。３
は算術論理演算を行う演算ユニットとしてのＡ Ｌ Ｕ
（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉｔ
）、４は演算結果の状態を保持するフラグを格納してお
く ＣＣＲ（Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｒｅｇｉ
ｓｔｅｒ）であり、このＣＣＲ４は８ビツトで構成され
ている。５は制御手段としての命令デコーダ部であり、
この命令デコーダ部５は、２個の命令デコーダ５ａ。
５ｂから構成される。なお、６はデータバス、７はアド
レスバスである。
レスバスである。
このような情報処理装置では、下位機種に対して上位機
種の開発を行う際、処理の高機能化を図るために、例え
ば、命令セットの拡張が行われる。
種の開発を行う際、処理の高機能化を図るために、例え
ば、命令セットの拡張が行われる。
この命令セットの拡張とは、下位機種の有する命令をす
べて含み、さらに新しい命令を追加することをいう。そ
して、実際の命令セットの拡張では、下位機種において
フラグが変化しなかった命令を、上位機種においては高
機能化やニーズの変化等によりフラグが変化するように
変更する場合が生じる。このような場合、同一命令に対
して下位機種と上位機種とが異なる動作をしていたので
はソフトウェアの互換性を保つことができない。そこで
、命令デコーダ部５を２個の命令デコーダ５ａ、５ｂに
より構成し、この命令デコーダ５ａ、５ｂによって、１
つの命令からフラグが変化する命令とフラグが変化しな
い命令との２つの命令を作成することで、上位機種は下
位機種との間に上位互換性を有することができる。
べて含み、さらに新しい命令を追加することをいう。そ
して、実際の命令セットの拡張では、下位機種において
フラグが変化しなかった命令を、上位機種においては高
機能化やニーズの変化等によりフラグが変化するように
変更する場合が生じる。このような場合、同一命令に対
して下位機種と上位機種とが異なる動作をしていたので
はソフトウェアの互換性を保つことができない。そこで
、命令デコーダ部５を２個の命令デコーダ５ａ、５ｂに
より構成し、この命令デコーダ５ａ、５ｂによって、１
つの命令からフラグが変化する命令とフラグが変化しな
い命令との２つの命令を作成することで、上位機種は下
位機種との間に上位互換性を有することができる。
次に、下位機種に対しての上位互換性について前述のよ
うに下位機種でフラグが変化しなかった命令を、上位機
種で高機能化やニーズの変化等によりフラグが変化する
ように変更された場合を考えて詳細に説明する。
うに下位機種でフラグが変化しなかった命令を、上位機
種で高機能化やニーズの変化等によりフラグが変化する
ように変更された場合を考えて詳細に説明する。
まず、外部からの命令信号が命令デコーダ部５で解読さ
れ、解読結果に基づいて作成された制御信号が、ＭＰＵ
バス（図示せず）を介して実行ユニット１に出力される
。このとき、命令デコーダ部５内において、命令デコー
ダ５ａによりフラグが変化しない制御信号、命令デコー
ダ５ｂによりフラグが変化する制御信号がそれぞれ作成
されており、これらの制御信号は、命令信号に基づいて
選択的に実行ユニット１に出力される。実行ユニット１
では、命令デコーダ部５から入力された制御信号に基づ
いてＡＬＵ３により算術演算や論理演算が行われる。そ
して、このＡＬＵ３により演算されたデータはアキュム
レータと呼ばれるレジスタ２ａに保持され、、ＡＬＵ３
の演算結果の状態はＣＣＲ４に保持される。
れ、解読結果に基づいて作成された制御信号が、ＭＰＵ
バス（図示せず）を介して実行ユニット１に出力される
。このとき、命令デコーダ部５内において、命令デコー
ダ５ａによりフラグが変化しない制御信号、命令デコー
ダ５ｂによりフラグが変化する制御信号がそれぞれ作成
されており、これらの制御信号は、命令信号に基づいて
選択的に実行ユニット１に出力される。実行ユニット１
では、命令デコーダ部５から入力された制御信号に基づ
いてＡＬＵ３により算術演算や論理演算が行われる。そ
して、このＡＬＵ３により演算されたデータはアキュム
レータと呼ばれるレジスタ２ａに保持され、、ＡＬＵ３
の演算結果の状態はＣＣＲ４に保持される。
したがって、命令デコーダ部５内で、フラグが変化しな
い制御信号とフラグが変化する制御信号との２つの命令
が作成されて、これらの命令が選択的に実行ユニット１
に送られることで、上位機種は下位機種に対して上位互
換性を有することができる。
い制御信号とフラグが変化する制御信号との２つの命令
が作成されて、これらの命令が選択的に実行ユニット１
に送られることで、上位機種は下位機種に対して上位互
換性を有することができる。
［発明が解決しようとする課題］
しかしながら、このような従来の情報処理装置にあって
は、例えば、下位機種でフラグが変わらなかった命令を
上位機種でフラグが変わるような命令に変更する場合に
おいて、この下位機種に対して上位互換性を保つために
は、命令デコーダ部５に２個の命令デコーダ５ａ、５ｂ
を設ける必要がある。すなわち、上位機種は下位機種に
対して上位互換性を保つために２個の命令デコーダ５ａ
、５ｂを必要とする構成になっていたため、ハードウェ
アの増大を招き、そのため、コストの低減化および装置
の小型化を妨げるという問題点があった。
は、例えば、下位機種でフラグが変わらなかった命令を
上位機種でフラグが変わるような命令に変更する場合に
おいて、この下位機種に対して上位互換性を保つために
は、命令デコーダ部５に２個の命令デコーダ５ａ、５ｂ
を設ける必要がある。すなわち、上位機種は下位機種に
対して上位互換性を保つために２個の命令デコーダ５ａ
、５ｂを必要とする構成になっていたため、ハードウェ
アの増大を招き、そのため、コストの低減化および装置
の小型化を妨げるという問題点があった。
そこで本発明は、下位機種に対して上位互換性を維持し
つつ高機能化を図り、低コストで小型化が容易な情報処
理装置を提供することを目的としている。
つつ高機能化を図り、低コストで小型化が容易な情報処
理装置を提供することを目的としている。
本発明による情報処理装置は上記目的達成のため、外部
からの命令信号を解読し、その解読結果に基づいて命令
実行のための制御信号を出力する制御手段と、制御手段
からの制御信号に基づいて演算処理を行い、その処理結
果を出力する演算手段と、を備えた情報処理装置におい
て、前記演算手段は、算術論理演算を行うとともに、そ
の演算結果を出力する演算ユニットと、前記制御信号に
基づいて演算結果の状態を適時保持する第１の保持手段
、および前記演算結果の状態を逐次保持する第２の保持
手段からなる演算補助ユニットとを有し、前記演算ユニ
ットは、算術論理演算を行う際、第１、第２の保持手段
に保持された演算結果の状態を選択的に読み出して演算
を行うように構成されている。
からの命令信号を解読し、その解読結果に基づいて命令
実行のための制御信号を出力する制御手段と、制御手段
からの制御信号に基づいて演算処理を行い、その処理結
果を出力する演算手段と、を備えた情報処理装置におい
て、前記演算手段は、算術論理演算を行うとともに、そ
の演算結果を出力する演算ユニットと、前記制御信号に
基づいて演算結果の状態を適時保持する第１の保持手段
、および前記演算結果の状態を逐次保持する第２の保持
手段からなる演算補助ユニットとを有し、前記演算ユニ
ットは、算術論理演算を行う際、第１、第２の保持手段
に保持された演算結果の状態を選択的に読み出して演算
を行うように構成されている。
本発明では、第２の保持手段によって演算ユニットによ
る演算結果の状態が逐次保持され、最終的な演算結果の
状態が第１の保持手段に保持される。そして、第１の保
持手段では下位機種と同様のフラグ変化が行われること
もあるが、上位機種の場合、フラグ変化が行われないこ
ともあり、この場合、第２の保持手段で手当てされてい
る。すなわち、制御手段の制御信号に基づいて演算補助
ユニットではフラグが変化した状態と、フラグが変化し
ない状態との２つの状態を自由に選べる。
る演算結果の状態が逐次保持され、最終的な演算結果の
状態が第１の保持手段に保持される。そして、第１の保
持手段では下位機種と同様のフラグ変化が行われること
もあるが、上位機種の場合、フラグ変化が行われないこ
ともあり、この場合、第２の保持手段で手当てされてい
る。すなわち、制御手段の制御信号に基づいて演算補助
ユニットではフラグが変化した状態と、フラグが変化し
ない状態との２つの状態を自由に選べる。
したがって、下位機種に対して上位互換性を維持しつつ
、高機能化を図ることが可能となる。
、高機能化を図ることが可能となる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る情報処理装置の一実施例を示
す図である。
す図である。
まず、構成を説明する。
第１図は本装置の内部構成の概念を示す図であり、この
図において、第３図に示した従来例と同一構成部分は同
一番号を付して重複説明を省略する。
図において、第３図に示した従来例と同一構成部分は同
一番号を付して重複説明を省略する。
本実施例の内部構成が従来例と異なるのは、本実施例は
、命令デコーダ部５を１個の命令デコーダ５ａにより構
成する点と、演算補助ユニットとしてのＣＣＲ４の内部
に、第１の保持手段としてのフラグレジスタ１０と、第
２の保持手段としてのバッファ１１とを設けた点にある
。これを説明すると、第１図に示すＣＣＲ４の具体的な
構成は第２図のように示され、図中、１０はフラグレジ
スタであり、このフラグレジスタ１０は、演算の実行に
よりＭＳＢより桁上がり７桁下がりを生じるとセットさ
れるキャリーフラグＣ１演算の実行によりオーバフロー
を生じるとセットされるオーバフローフラグ■、演算結
果がすべて０になったときにセットされるゼロフラグＺ
、演算結果のＭＳＢが１のときにセットされるネガティ
ブフラグＮ、右シフト命令を実行したときにキャリーよ
りシフトアウトされたデータに１つ以上１があったとき
にセントされるスティッキイビットフラグＴ、スタック
利用状態によりセットされるスタックフラグＳ、割り込
み利用状態により変化する割込イネーブルフラグＩから
構成される。１１はバッファであり、このバッファ１１
はネガティブフラグＮと同様の機能を有する内部ネガテ
ィブフラグＮ１ゼロフラグＺと同様の機能を有する内部
ゼロフラグＩＺ、キャリーフラグＣと同様の機能を有す
る内部キャリーフラグＩＣから構成される。そして、１
２〜１６はデータバス６上のデータを一定時間（次にク
ロックが発生するまで）保持するラッチ、１７〜２３は
所定の制御信号により信号路のオン、オフを行うスイッ
チである。フラグレジスタ１０は、例えば、ＰＵＳＨ，
ＰＯＰ命令等によりスイッチ１７．１８をオン、オフし
て、ユーザ側から自由に利用することができるようにな
っている。
、命令デコーダ部５を１個の命令デコーダ５ａにより構
成する点と、演算補助ユニットとしてのＣＣＲ４の内部
に、第１の保持手段としてのフラグレジスタ１０と、第
２の保持手段としてのバッファ１１とを設けた点にある
。これを説明すると、第１図に示すＣＣＲ４の具体的な
構成は第２図のように示され、図中、１０はフラグレジ
スタであり、このフラグレジスタ１０は、演算の実行に
よりＭＳＢより桁上がり７桁下がりを生じるとセットさ
れるキャリーフラグＣ１演算の実行によりオーバフロー
を生じるとセットされるオーバフローフラグ■、演算結
果がすべて０になったときにセットされるゼロフラグＺ
、演算結果のＭＳＢが１のときにセットされるネガティ
ブフラグＮ、右シフト命令を実行したときにキャリーよ
りシフトアウトされたデータに１つ以上１があったとき
にセントされるスティッキイビットフラグＴ、スタック
利用状態によりセットされるスタックフラグＳ、割り込
み利用状態により変化する割込イネーブルフラグＩから
構成される。１１はバッファであり、このバッファ１１
はネガティブフラグＮと同様の機能を有する内部ネガテ
ィブフラグＮ１ゼロフラグＺと同様の機能を有する内部
ゼロフラグＩＺ、キャリーフラグＣと同様の機能を有す
る内部キャリーフラグＩＣから構成される。そして、１
２〜１６はデータバス６上のデータを一定時間（次にク
ロックが発生するまで）保持するラッチ、１７〜２３は
所定の制御信号により信号路のオン、オフを行うスイッ
チである。フラグレジスタ１０は、例えば、ＰＵＳＨ，
ＰＯＰ命令等によりスイッチ１７．１８をオン、オフし
て、ユーザ側から自由に利用することができるようにな
っている。
次に、下位機種に対しての上位互換性について、下位機
種でフラグが変化しなかった命令を、上位機種で高機能
化やニーズの変化等によりフラグが変化するように変更
された場合を考えて作用を説明する。
種でフラグが変化しなかった命令を、上位機種で高機能
化やニーズの変化等によりフラグが変化するように変更
された場合を考えて作用を説明する。
まず、外部からの命令信号が命令レジスタ（図示せず）
に−時保持される（命令フェッチ）。そして、命令レジ
スタに保持された命令が所定のタイミングで命令デコー
ダ部５により解読され、この解読結果に基づいて作成さ
れた制御信号が、ＭＰＵハス（図示せず）を介して実行
ユニット１に出力される。命令デコーダ部５から出力さ
れた制御信号は実行ユニット１内のＡｌＩ３に入力され
、このＡｌＩ３により算術演算や論理演算が行われる。
に−時保持される（命令フェッチ）。そして、命令レジ
スタに保持された命令が所定のタイミングで命令デコー
ダ部５により解読され、この解読結果に基づいて作成さ
れた制御信号が、ＭＰＵハス（図示せず）を介して実行
ユニット１に出力される。命令デコーダ部５から出力さ
れた制御信号は実行ユニット１内のＡｌＩ３に入力され
、このＡｌＩ３により算術演算や論理演算が行われる。
ＡｌＩ３により演算されたデータや演算結果はアキュム
レータと呼ばれるレジスタ２ａに保持され、Ａ’ＬｔＪ
３によって行われる算術演算や論理演算の結果の状態は
ＣＣＲ４に保持される。このＣＣＲ４では、ＡｌＩ３の
演算結果の状態によってネガティブフラグＮ１ゼロフラ
グＺ２キヤリーフラグＣのいずれかが変化する場合、通
常、ネガティブフラグＮ１ゼロフラグＺ、キャリーフラ
グＣの状態はそのままで、これらのフラグＣ，Ｎ、Ｚの
代わりにバッファ１１をなす内部ネガティブフラグＩＮ
、内部ゼロフラグＩＺ、内部キャリーフラグＩＣの状態
が変化してこれらの内部フラグＩＮ、 ＩＺ、 ＩＣが
あたかもフラグＣ，Ｎ、Ｚのごとく振る舞い、ＡｌＩ３
の演算結果の状態を保持するものである。
レータと呼ばれるレジスタ２ａに保持され、Ａ’ＬｔＪ
３によって行われる算術演算や論理演算の結果の状態は
ＣＣＲ４に保持される。このＣＣＲ４では、ＡｌＩ３の
演算結果の状態によってネガティブフラグＮ１ゼロフラ
グＺ２キヤリーフラグＣのいずれかが変化する場合、通
常、ネガティブフラグＮ１ゼロフラグＺ、キャリーフラ
グＣの状態はそのままで、これらのフラグＣ，Ｎ、Ｚの
代わりにバッファ１１をなす内部ネガティブフラグＩＮ
、内部ゼロフラグＩＺ、内部キャリーフラグＩＣの状態
が変化してこれらの内部フラグＩＮ、 ＩＺ、 ＩＣが
あたかもフラグＣ，Ｎ、Ｚのごとく振る舞い、ＡｌＩ３
の演算結果の状態を保持するものである。
ここで、ＡｌＩ３に入力される制御信号の内容が下位機
種においてフラグが変化しない命令の場合、制御信号に
基づいてスイッチ１８．２１〜２３がオフされて、Ａｌ
Ｉ３の演算処理に必要な演算結果の状態はバッファ１１
をなす内部ネガティブフラグＩＮ、内部ゼロフラグＩＺ
、内部キャリーフラグＩＣに保持される。すなわち、フ
ラグが変化しない命令の場合はユーザ側から見たネガテ
ィブフラグＮ１ゼロフラグＺ、キャリーフラグＣの状態
は変化せず、演算処理に必要な演算結果の状態はＡｌＩ
３の要求により内部フラグＩＮ、 ＩＺ、 ＩＣから読
み取ることで演算を行うことが可能となる。
種においてフラグが変化しない命令の場合、制御信号に
基づいてスイッチ１８．２１〜２３がオフされて、Ａｌ
Ｉ３の演算処理に必要な演算結果の状態はバッファ１１
をなす内部ネガティブフラグＩＮ、内部ゼロフラグＩＺ
、内部キャリーフラグＩＣに保持される。すなわち、フ
ラグが変化しない命令の場合はユーザ側から見たネガテ
ィブフラグＮ１ゼロフラグＺ、キャリーフラグＣの状態
は変化せず、演算処理に必要な演算結果の状態はＡｌＩ
３の要求により内部フラグＩＮ、 ＩＺ、 ＩＣから読
み取ることで演算を行うことが可能となる。
逆に、上位機種においてのみフラグが変化する命令の場
合、制御信号に基づいて変化するフラグに対応するスイ
ッチ２１〜２３のいずれかがオンされて、ネガティブフ
ラグＮ、ゼロフラグＺ、キャリーフラグＣには、オンさ
れたスイッチに対応する内部ネガティブフラグＩＮ、内
部ゼロフラグＩＺ、内部キャリーフラグＩＣのいずれか
と同じ内容が保持されることとなる。すなわち、フラグ
が変化する命令の場合はユーザ側から見たネガティブフ
ラグＮ、ゼロフラグＺ、キャリーフラグＣの状態は変化
し、演算処理に必要な演算結果の状態はフラグが変化し
ない場合と同様にＡＬＵ３の要求により内部フラグＩＮ
、 ＩＺ、 ＩＣから読み取ることで演算を行うことが
可能となる。
合、制御信号に基づいて変化するフラグに対応するスイ
ッチ２１〜２３のいずれかがオンされて、ネガティブフ
ラグＮ、ゼロフラグＺ、キャリーフラグＣには、オンさ
れたスイッチに対応する内部ネガティブフラグＩＮ、内
部ゼロフラグＩＺ、内部キャリーフラグＩＣのいずれか
と同じ内容が保持されることとなる。すなわち、フラグ
が変化する命令の場合はユーザ側から見たネガティブフ
ラグＮ、ゼロフラグＺ、キャリーフラグＣの状態は変化
し、演算処理に必要な演算結果の状態はフラグが変化し
ない場合と同様にＡＬＵ３の要求により内部フラグＩＮ
、 ＩＺ、 ＩＣから読み取ることで演算を行うことが
可能となる。
したがって、バッファ１１をフラグレジスタ１０とみな
して、ＣＣＲ４内にフラグが変化する状態と変化しない
状態との２つの状態が作成されることで、バッファ１１
と比較して大きなハードウェア構成となる命令デコーダ
部５の小型化が可能となり、結果として装置全体の小型
化が図れる。
して、ＣＣＲ４内にフラグが変化する状態と変化しない
状態との２つの状態が作成されることで、バッファ１１
と比較して大きなハードウェア構成となる命令デコーダ
部５の小型化が可能となり、結果として装置全体の小型
化が図れる。
また、バッファ１１はフラグレジスタｌＯの代用として
ＡＬＵ３の演算結果の状態を保持するだけでなく、ＡＬ
Ｕ３の処理ビット長以上の算術演算がＡＬＵ３によって
行われる際のテンポラリとしても用いることができる。
ＡＬＵ３の演算結果の状態を保持するだけでなく、ＡＬ
Ｕ３の処理ビット長以上の算術演算がＡＬＵ３によって
行われる際のテンポラリとしても用いることができる。
具体的には、例えば、ＡＬＵ３が１６ビツトで構成され
、このＡＬＵ３によって３２ビツト長の演算が行われる
場合を考えると、ＡＬＵ３が３２ビツト長の演算を行う
ためには１６ビツトずつ２回に分けて演算を行わなけれ
ばならず、２回目の演算を行うためには１回目の演算結
果の状態を保存しておく必要がある。この場合、１回目
の演算結果の状態がバッファ１１に保持され、このバッ
ファ１１に保持された１回目の演算結果の状態と、新た
に行われた２回目の演算結果の状態との最終的な演算結
果の状態がフラグレジスタ１０に保持される。すなわち
、１回目の演算結果の状態がバッファ１１に保持されて
ＡＬＵ３に読み出されることにより３２ビツト演算が可
能となる。
、このＡＬＵ３によって３２ビツト長の演算が行われる
場合を考えると、ＡＬＵ３が３２ビツト長の演算を行う
ためには１６ビツトずつ２回に分けて演算を行わなけれ
ばならず、２回目の演算を行うためには１回目の演算結
果の状態を保存しておく必要がある。この場合、１回目
の演算結果の状態がバッファ１１に保持され、このバッ
ファ１１に保持された１回目の演算結果の状態と、新た
に行われた２回目の演算結果の状態との最終的な演算結
果の状態がフラグレジスタ１０に保持される。すなわち
、１回目の演算結果の状態がバッファ１１に保持されて
ＡＬＵ３に読み出されることにより３２ビツト演算が可
能となる。
したがって、バッファ１１をテンポラリとして用いるこ
とでＡＬＵ３の処理ビット長以上の算術演算が可能とな
る。
とでＡＬＵ３の処理ビット長以上の算術演算が可能とな
る。
なお、上記実施例ではバッファ１１はＣＣＲｄ内に内蔵
されているが、内蔵されることに限らず、ＣＣＲ４の外
部に設けられてあっても構わない。
されているが、内蔵されることに限らず、ＣＣＲ４の外
部に設けられてあっても構わない。
本発明によれば、比較的大きなハードウェア構成を有す
る制御手段の部品点数を減らすことができ、ハードウェ
アの増大を抑えることができる。
る制御手段の部品点数を減らすことができ、ハードウェ
アの増大を抑えることができる。
したがって、下位機種に対して上位互換性を維持しつつ
高機能化を図ることができ、容易に低コスト化および小
型化を図ることができる。
高機能化を図ることができ、容易に低コスト化および小
型化を図ることができる。
第１．２図は本発明に係る情報処理装置の一実施例を示
す図であり、 第１図はその構成図、 第２図はそのＣＣＲの構成図、 第３図は従来の情報処理装置の構成図である。 １・・・・・・実行ユニット（演算手段）、２・・・・
・・レジスタ群、 ２ａ〜２ｚ・・・・・・レジスタ、 ３・・・・・・Ａｔ、Ｕ（ｍｌ−Ｌ＝ソト）、４・・・
・・・ＯＣＲ（演算補助ユニット）、５・・・・・・命
令デコーダ部（制御手段）、６・・・・・・データバス
、 ７・・・・・・アドレスバス、 ｌＯ・・・・・・フラグレジスタ（第１の保持手段）、
１１・・・・・・バッファ（第２の保持手段）。 一実施例のＯＣＲの構成図 第２図
す図であり、 第１図はその構成図、 第２図はそのＣＣＲの構成図、 第３図は従来の情報処理装置の構成図である。 １・・・・・・実行ユニット（演算手段）、２・・・・
・・レジスタ群、 ２ａ〜２ｚ・・・・・・レジスタ、 ３・・・・・・Ａｔ、Ｕ（ｍｌ−Ｌ＝ソト）、４・・・
・・・ＯＣＲ（演算補助ユニット）、５・・・・・・命
令デコーダ部（制御手段）、６・・・・・・データバス
、 ７・・・・・・アドレスバス、 ｌＯ・・・・・・フラグレジスタ（第１の保持手段）、
１１・・・・・・バッファ（第２の保持手段）。 一実施例のＯＣＲの構成図 第２図
Claims (1)
- 【特許請求の範囲】 外部からの命令信号を解読し、その解読結果に基づい
て命令実行のための制御信号を出力する制御手段と、 制御手段からの制御信号に基づいて演算処理を行い、そ
の処理結果を出力する演算手段と、を備えた情報処理装
置において、 前記演算手段は、算術論理演算を行うとともに、その演
算結果を出力する演算ユニットと、前記制御信号に基づ
いて演算結果の状態を適時保持する第１の保持手段、お
よび前記演算結果の状態を逐次保持する第２の保持手段
からなる演算補助ユニットとを有し、 前記演算ユニットは、算術論理演算を行う際、第１、第
２の保持手段に保持された演算結果の状態を選択的に読
み出して演算を行うことを特徴とする情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000813A JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
| DE69132261T DE69132261T2 (de) | 1990-01-06 | 1991-01-02 | Rückwärts kompatibles Datenverarbeitungssystem |
| EP91100066A EP0437207B1 (en) | 1990-01-06 | 1991-01-02 | Backward-compatible information processing system |
| KR1019910000105A KR950009271B1 (ko) | 1990-01-06 | 1991-01-07 | 정보처리시스템 |
| JP3000813A JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
| US08/224,682 US5539900A (en) | 1990-01-06 | 1994-04-07 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000813A JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204718A true JPH03204718A (ja) | 1991-09-06 |
| JP2559868B2 JP2559868B2 (ja) | 1996-12-04 |
Family
ID=11484120
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000813A Expired - Fee Related JP2559868B2 (ja) | 1990-01-06 | 1990-01-06 | 情報処理装置 |
| JP3000813A Pending JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000813A Pending JPH04251367A (ja) | 1990-01-06 | 1991-01-09 | バス制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5539900A (ja) |
| EP (1) | EP0437207B1 (ja) |
| JP (2) | JP2559868B2 (ja) |
| KR (1) | KR950009271B1 (ja) |
| DE (1) | DE69132261T2 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| JP2832899B2 (ja) * | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
| US5640578A (en) * | 1993-11-30 | 1997-06-17 | Texas Instruments Incorporated | Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section |
| US5694121A (en) * | 1994-09-30 | 1997-12-02 | Tandem Computers Incorporated | Latency reduction and routing arbitration for network message routers |
| US5758141A (en) * | 1995-02-10 | 1998-05-26 | International Business Machines Corporation | Method and system for selective support of non-architected instructions within a superscaler processor system utilizing a special access bit within a machine state register |
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| JP5614133B2 (ja) * | 2010-07-02 | 2014-10-29 | 富士通株式会社 | アクセス制御装置、アクセス制御方法およびストレージシステム |
| US9720661B2 (en) * | 2014-03-31 | 2017-08-01 | International Businesss Machines Corporation | Selectively controlling use of extended mode features |
| US20220066681A1 (en) * | 2020-08-27 | 2022-03-03 | Micron Technology, Inc. | Bubble break register in semiconductor device |
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| DE3587643T2 (de) * | 1984-03-02 | 1994-03-24 | Nippon Electric Co | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
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| US4967346A (en) * | 1988-03-14 | 1990-10-30 | Advanced Micro Devices, Inc. | Universal microprocessor interface circuit |
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| EP0365188B1 (en) * | 1988-10-18 | 1996-09-18 | Hewlett-Packard Company | Central processor condition code method and apparatus |
| JPH02133827A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 情報処理装置 |
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1990
- 1990-01-06 JP JP2000813A patent/JP2559868B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 EP EP91100066A patent/EP0437207B1/en not_active Expired - Lifetime
- 1991-01-02 DE DE69132261T patent/DE69132261T2/de not_active Expired - Fee Related
- 1991-01-07 KR KR1019910000105A patent/KR950009271B1/ko not_active IP Right Cessation
- 1991-01-09 JP JP3000813A patent/JPH04251367A/ja active Pending
-
1994
- 1994-04-07 US US08/224,682 patent/US5539900A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03131924A (ja) * | 1989-10-18 | 1991-06-05 | Hitachi Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5539900A (en) | 1996-07-23 |
| EP0437207B1 (en) | 2000-06-28 |
| EP0437207A3 (en) | 1993-03-31 |
| DE69132261T2 (de) | 2000-12-21 |
| KR950009271B1 (ko) | 1995-08-18 |
| KR910014823A (ko) | 1991-08-31 |
| JP2559868B2 (ja) | 1996-12-04 |
| DE69132261D1 (de) | 2000-08-03 |
| JPH04251367A (ja) | 1992-09-07 |
| EP0437207A2 (en) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |