KR950009271B1 - 정보처리시스템 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

정보처리시스템
제1도는 종래 정보처리시스템의 예를 나타낸 시스템 블럭도.
제2도는 본 발명에 따른 정보처리시스템의 실시예를 나타낸 시스템 블럭도.
제3도는 제2도에 나타난 실시예중 CCR의 실시예를 나타내는 시스템 블럭도.
제4도는 제2도에 나타난 실시예중 명령해독기의 실시예의 나타내는 시스템 블럭도.
[기술분야 및 배경기술]
본 발명은 일반적으로 정보처리시스템에 관한 것으로, 특히 기존 하위기종에 대하여 호환성을 유지하면서 마이크로 프로세싱 장치등의 사용에 알맞는 정보처리시스템에 관한 것이다.
본 명세서에서 종래에 개발된 정보처리시스템은 이하 하위기종으로 언급된다. 최근에, 컴퓨터 시스템의 개선된 성능으로, 같은 명령에 대한 응답에 있어서 하위기종과 동일한 연산을 실행하는 여러 정보처리시스템이 개발되어 왔다. 최근에 개발된 이러한 정보처리시스템은 본원에서 상위기종으로 언급될 것이다. 환언하면, 상위기종은 복잡한 동작과 처리를 수행하여 개선된 기능을 구현하고 예를들어, 하위기종에서 사용된 명령을 포함하면서 새로운 명령을 첨가함으로써 명령세트가 늘어난다.
그러나, 개선된 기능을 구현하기 위해 명령세트를 수정할때, 하위기종에서 동작하던 소프트웨어가 상위기종에서 동작하지 않게 된다. 예를들어, 하위기종에서 여러 연산의 결과를 유지하는 플랙이 변하지 않는 명령을 상위기종에서 플랙이 변하는 명령으로 바꿀때 이런 상황에 직면한다. 그런경우에, 그때까지 개발된 소프트웨어는 소용없게 될 가능성이 있다.
게다가, 종래 소프트웨어의 효과적인 사용을 고려하여 하위기종과 명령의 호환성을 강조할때 광범위한 수정을 하는 것은 불가능하다. 그 결과, 상위기종의 개선된 성능과 개선된 기능을 구현하는 것이 어렵다. 더욱이, 수정이 제한될때 상위기종의 개발은 유연성이 부족하다.
이에따라, 하위기종의 플랙이 변하지 않는 명령이 예를들어 명령세트의 수정에 의해 상위기종에 있어서 플랙이 변하는 명령으로 변할때 하위기종과 명령의 호환성을 확실하게 하는 것이 필요하다.
제1도는 일반적으로 종래 정보처리시스템의 예를 나타낸다. 제1도는 마이크로프로세서 장치(MPU) 내의 일반적인 구조를 보여준다. 실행장치(1)는 연산수단으로 기능을 하고, 레지스터그룹(2)은 레지스터(2a, 2b, … 및 2z)로 만들어진다. 산술논리장치(ALU)(3)는 산술논리연산을 실행하는 연산장치로서 기능하고, 상태코드레지스터(CCR)(4)는 연산결과의 상태를 표시하는 플랙을 기억하는 8비트를 갖고 있다. 명령해독기 부분(5)은 두개 명령해독기(5a, 5b)로 구성되고 제어수단으로서 기능한다. 레지스터 그룹(2), ALU(3) 및 CCR(4)는 데이터버스(6)와 어드레스버스(7)를 통해 연결된다.
그런 정보처리시스템에 있어 하위기종에 대해서 상위기종을 개발할때 예를들어 명령세트를 확장함에 의해 처리 성능이 향상된다. 하위기종에 사용된 명령을 포함하여 새로운 명령을 첨가하여 명령세트가 확장된다. 실제로 명령세트를 확장할때 개선된 기능을 구현하고 필요에 따른 변화에 부응하기 위해, 하위기종에서 여러 연산결과를 유지하는 플랙이 변하지 않는 명령이 상위기종에서 플랙이 변하는 명령으로 변한다. 그런 경우에, 하위기종과 상위기종이 같은 명령에 따라 다른 연산을 수행한다면 소프트웨어의 호환성이 유지될 수 없다. 그러므로, 명령해독기부(5)가 두개명령해독기(5a, 5b)에 의해 형성된다. 상위기종과 하위기종의 호합성은 하나의 명령으로부터 명령해독기(5b)에서는 플랙이 변하는 명령과 명령해독기(5a)에서는 플랙이 변하지 않는 명령을 형성함으로써 보장된다.
그 다음으로, 하위기종에서 플랙이 변하지 않는 명령이 상위기종에서 개선된 기능을 구현하고 필요에 따른 변화에 부응하기 위해 플랙이 변하는 명령으로 변경되는 경우를 기술한다.
우선, 외부 명령신호가 명령해독기부(5)에서 해독되고 해독된 결과에 근거하여 발생한 제어신호는 MPU 버스(도시안됨)를 통해 실행장치(1)로 공급된다. 명령해독기부(5)에서 명령해독기(5a)는 플랙이 변하지 않는 제어신호를 발생하고, 명령해독기(5b)는 플랙이 변하는 제어신호를 발생한다. 제어신호중 하나가 외부명령신호에 근거해서 실행장치(1)에 선택적으로 공급된다. 실행장치(1)에서, ALU(3)는 명령해독기부(5)로부터 제어신호에 근거하여 산술연산 혹은 논리연산을 실행한다. ALU(3)에서 출력되는 데이타는 적산기로서 사용되는 레지스터(2a)에 기억된다. ALU(3)에서 연산결과의 상태는 CCR(4)에 기억된다.
따라서, 두개 명령 즉 플랙이 변하지 않는 제어신호와 플랙이 변하는 제어신호는 명령해독기부(5)에서 발생된다. 두개 제어신호중 하나가 실행장치(1)에 선택적으로 공급되기 때문에 상위기종은 하위기종과 호환성을 유지하게 된다.
그러나, 상기 종래 정보처리시스템에서, 하위기종에서 플랙이 변하지 않는 명령이 상위기종에서 플랙이 변하는 명령으로 수정될 때 하위기종과 상위기종의 호환성을 유지하기 위해 명령해독기부(5)에 두개 명령해독기(5a, 5b)를 제공하는 것이 필요하다. 환언하면, 명령해독기부(5) 안에 두개의 명령해독기(5a, 5b)를 제공할 필요때문에 하드웨어의 규모가 증가한다. 그러므로, 정보처리시스템의 단가와 크기를 줄이기가 어렵다는 점에서 문제가 있다.
[발명의 개요]
따라서, 상기 문제가 제거된 신규하고 유용한 정보처리시스템을 제공하는 것이 본 발명의 일반적 목적이다.
본 발명의 또다른 특별한 목적은 외부 명령신호를 해독하고, 해독된 결과에 근거하여 명령을 실행하기 위한 제어신호를 출력하는 명령해독기 수단 및 이 명령해독기 수단에 연결되어 그 제어신호에 근거한 연산을 실행하고 그 연산결과를 출력하는 연산수단으로 구성되는 정보처리시스템을 제공하는 것이다. 이 연산수단은 산술논리연산을 실행하여 그 연산결과를 출력하는 연산장치, 상기 제어신호에 근거하여 연산결과의 상태를 유지하는 제1유지수단, 및 연산결과의 소정의 상태를 연속적으로 유지하는 제2유지수단을 포함하고, 이 연산장치는 제1 및 제2유지수단에 유지된 상태를 선택적으로 읽어서 산술논리연산을 실행한다. 본 발명의 정보처리시스템에 따라, 명령해독기 수단이 커다른 하드웨어를 필요로하지 않기 때문에 시스템의 크기와 단가를 크게 증가시키지 않고도 하위기종과 상위기종의 호환성을 유지하는 것이 가능하다.
본 발명의 다른 목적과 특징은 첨부된 도면과 연관시켜 볼때 다음의 상세한 기술에서 잘 나타날 것이다.
[바람직한 실시예의 설명]
제2도는 본 발명에 따른 정보처리시스템의 실시예를 보여준다. 제2도에서는 제1도와 동일구성부분에는 동일 부재번호를 부여하여 그에 대한 기술을 생략한다. 본 실시예는 본 빌시예의 명령해독기부(5)가 하나의 명령해독기(5a)로 만들어진 점에서, 또 플랙 레지스터(제1유지수단((10) 및 버퍼(제2유지수단)(11)가 연산보조장치로 사용되는 CCR(4A)속에 제공된다는 점에서 제1도의 종래 정보처리시스템과 다르다.
제3도는 제2도에 나타난 CCR(4A)의 실시예를 보여준다 CCR(4A)은 플랙 레지스터(10), 버퍼(11), 래치회로(12 내지 16) 및 스위치(17 내지 23)을 포함한다. 플랙 레지스터(10)는 연산이 실행될때 연산결과의 최상위 비트(MSB)에서 자리올림/자리내림이 발생할때 세트되는 캐리 플랙(C), 연산을 실행함으로써 오버플로우가 발생될 때 세트되는 오버플로우 플랙(V), 연산결과가 모드 "0"이 될때 세트되는 제로 플랙(Z), 연산결과의 MSB가 "1"일때 세트되는 네가티브플랙(N), 오른쪽으로 자리이동 명령을 실행함에 의해 캐리로부터 시프트 아웃되는 데이타속에 하나이상의 "1"이 존재할때 세트되는 스티키 비트 플랙(Stickey bit flag)(T), 스터프(Stuff) 이용상태에 따라 세트되는 스터프 플랙(S) 및 중단 이용상태에 의존하여 변하는 중단 인네이블 플랙(I)을 포함한다.
버퍼(11)는 네가티브 플랙(N)의 것과 유사한 기능을 갖는 내부 네가티브 플랙(IN), 제로플랙(Z)의 것과 유사한 기능을 갖는 내부 제로 플랙(IZ), 및 캐리블랙(C)의 것과 유사한 기능을 갖는 내부 캐리플랙(IC)을 포함한다.
래치회로(12 내지 16)는 소정의 시간동안 즉 다음 클락(CLK)이 발생될때까지 데이타버스(6) 상의 데이터를 각각 유지한다. 스위치(17 내지 23 ; 예컨데, MOS트랜지스터)는 소정의 제어신호에 따라 신호링크를 각각 온/오프(연결/분리)한다. 예를 들어, 스위치(17 및 18)는 플랙 레지스터(10)가 사용자에 의해 자유로이 이용될수 있도록 PUSH 및 POP명령이나 그와 유사한 것에 따라 온/오프된다.
다음에, 하위기종에서 플랙이 변하지 않는 명령을 기능을 개선하고 필요의 변화에 부응하기 위하여 상위기종에서의 플랙이 변하는 명령으로 수정하는 경우에 대한 하위기종과 상위기종의 호환성을 설명한다.
먼저, 외부 명령신호가 명령인출에 의해 명령레지스터(도시안됨)에 일시적으로 기억된다. 명령레지스터내의 명령이 소정의 타이밍으로 명령해독기부(5)에서 해독되고, 해독된 결과에 근거하여 발생된 제어신호는 MPU버스(도시안됨)를 통해 실행장치(1)로 공급된다. 명령해독기부(5)로 부터의 제어신호를 실행장치(1)내에서 ALU(3)로 공급되고 ALU(3)는 산술연산이나 논리연산을 실행한다. ALU(3)로부터의 데이터나 연산결과는 누산기로서 사용되는 레지스터(2a)내에 기억된다. 또한, ALU(3)에 의해 실행된 산술연산이나 논리연산의 결과의 상태는 CCR(4A)에 기억된다.
네가티브 플랙(N), 제로플랙(Z) 및 캐리플랙(C) 중 하나가 ALU(3)의 연산결과의 상태에 의존하여 변할때, CCR(4A)내 네가티브 플랙(N), 제로플랙(Z) 및 캐리플랙(C)의 상태가 정상적으로 전처럼 유지된다. N, Z 및 C플럭 대신에 버퍼(11)안의 내부 네가티브 플랙(IN), 내부 제로플랙(Z) 및 내부 캐리플랙(IC)의 상태가 변한다. 환언하면, 내부 플랙(IN, IZ 및 IC)은 그것들의 플랙(N, Z 및 C)인 것처럼 기능하고 ALU(3)에 의해 실행된 산술연산이나 논리연산의 결과의 상태를 기억한다.
ALU(3)에 공급된 제어신호의 내용이 하위기종에서 플랙이 변하지 않는 명령인 경우에 제어신호에 의하여 스위치(18 및 21 내지 23)는 오프되고 ALU(3)에서 연산처리에 필요한 연산결과의 상태는 버퍼(11)의 내부 플랙(IN, IZ 및 IC)에 기억된다, 즉, 플랙이 변하지 않는 명령의 경우에 네가티브 플랙(N), 제로플랙(Z) 및 캐리플랙(C)의 상태는 사용자의 관점에서 볼때 변하지 않으며, 연산처리에 필요한 연산결과의 상태는 ALU(3)로부터의 요구에 따라 내부 플랙(IN, IZ 및 IC)으로부터 읽어서 연산이 실행될 수 있다.
반면에, 단지 상위기종에서만 플랙이 변하는 명령 경우에는 제어신호에 근거하여 변하는 플랙에 상응한 스위치(21 내지 23)중의 하나가 온(ON)으로 전환되고 이 온(ON)의 전환에 상응해서 내부 네가티브 플랙(IN), 내부 제로플랙(IZ) 및 내부캐리 플랙(IC)중의 하나와 동일한 내용이 이 네가티브 플랙(N), 제로플랙(Z) 및 캐리플랙(C)중의 대응하는 하나에 기억된다, 환언하면, 플랙이 변하는 명령의 경우에, 네가티브 플랙(N), 제로플랙(Z) 및 캐리플랙(C)의 상태는 사용자의 관점에서 볼때 변하고, 연산처리에 필요한 연산결과의 상태는 플랙이 변하지 않는 경우와 마찬가지로 ALU(3)로 부터의 요구에 따라 내부 플랙(IN, IZ 및 IC)으로부터 판독될수 있다. 이에따라, 버퍼(11)는 플랙 레지스터(10)인 것처럼 간주되고 플랙이 변하는 상태와 플랙이 변하지 않는 두개 상태가 CCR(4A) 내에서 발생된다. 이런 이유로, 버퍼(11)의 것과 비교할때 커다란 하드웨어 구조를 갖는 명령해독기부(5)의 크기를 줄이는 것이 가능하고 그 결과 전체 정보처리 시스템의 크기가 감소될 수 있다.
반면에, 버퍼(11)는 임시 레지스터로 사용되기도 하고, 게타가 플랙레지스터(10)의 대치용으로 ALU(3)의 연산결과의 상태를 기억하는데 사용된다. ALU(3)에서 실행된 산술연산이 ALU(3)의 최대 처리 비트길이를 초과할때 상기 임시레지스터, 즉 버퍼(11)가 중간 연산결과를 기억하는데 사용된다. 구체적으로는, 예컨데 ALU(3)가 16비트의 최대 처리 비트 길이를 갖지만 이 ALU(3)가 32비트길이를 갖는 연산을 실행할때 ALU(3)는 32비트길이의 연산을 행하기 위해서는 16비트씩 2회로 나누어 연산을 실행해야 한다. 따라서 1회째의 16비트 연산처리후 2회째의 16비트의 연산처리를 실행하기 위해서는 1회째의 16비트 연산처리결과의 상태를 기억하는 것이 필요하다.
이때 버퍼(11)가 임시 레지스터로 사용되므로써 1회째의 16-비트 연산처리의 연산결과의 상태가 버퍼(11)에 기억된다. 이 버퍼(11)내에 기억된 1회째의 16비트 연산처리결과의 상태와 새로이 행해진 2회째의 연산결과의 상태와의 최종적인 연산결과의 상태가 플랙 레지스터(10)에 기억된다. 즉, 버퍼(11)내에 1회째의 16비트 연산처리결과의 상태를 기억하고 그 상태가 ALU(3)내로 판독됨으로써 32비트 연산처리가 가능해진다. 그러므로, 버퍼(11)를 임시레지스터로서 사용하므로서 ALU(3)의 최대 처리 비트길이 이상의 연산을 실행하는 것이 가능하다.
상기 실시예에서, 버퍼(11)는 CCR(4A)내에 제공된다. 그러나, 실행장치(1)내에서 CCR(4A) 밖에 버퍼(11)를 제공하는 것은 물론 가능하다.
제4도는 제2도에 나타난 명령해독기(5a)의 실시예를 나타낸다. 명령해독기(5a)는 명령레지스터(41), 해독기회로(42), 제어회로(43) 및 마이크로 판독전용메모리(ROM)(44)를 포함한다. 외부 명령신호는 단자(40)를 통해 명령레지스터(41)에 일시적으로 기억되고 해독기회로(42)는 명령레지스터(41)에 기억된 외부명령신호를 해독한다. 제어회로(43)는 해독기회로(42)의 출력에 응해 마이크로 ROM(44)에 액세스한다. 마이크로 ROM(44)은 각 연산결과의 기억위치와 연산의 종류 같은 상세한 여러 정보를 미리 기억한다. 명령을 실행하는 제어신호는 마이크로 ROM(44)으로부터 판독되고, 단자(50)를 통해 제2도에 나타낸 실행장치(1)로 공급된다. 제4도에서, 클락신호(ø)는 단자(47)를 통해 마이크로 ROM(44)에 공급된다.
더욱이, 본 발명은 실시예에 국한되지 않고 본 발명의 범주를 벗어나지 않고 여러 변화와 수정이 가해지기도 한다.

Claims (7)

  1. 명령신호를 해독하여 해독된 결과에 근거한 명령을 실행하도록 제어신호를 출력하는 명령해독기수단(5)과, 그 제어신호에 근거하여 연산을 실행하는 연산수단(1)으로 구성되고, 이 연산수단에는 산술 논리연산을 실행하여 자료를 출력하는 연산장치(3)가 포함되어 있는 정보처리시스템에 있어서, 상기 연산수단(1)은 제어신호에 근거하여 제1상태를 유지하는 제1유지수단(10)과, 제1상태와는 서로 다른 제2상태를 계속적으로 유지하는 제2유지수단을 더 포함하며, 상·하위 기종간의 호환성을 제공하기 위하여 연산장치(3)는 상기 제1 및 제2유지수단에 유지된 제1 및 제2상태를 선택적으로 판독함으로써 산술 논리연산을 실행하는 것을 특징으로 하는 상·하위 기종간의 호환성 제공이 가능한 정보처리시스템.
  2. 제1항에 있어서, 하위기종에서 명령이 실행될때 상기 소정상태는 상기 제1유지수단(10)에서는 변하지 않고 오직 상기 제2유지수단(11)에서만 변하지만, 동일한 명령이 상위기종에서 실행될때는 상기 제1 및 제2유지수단 모두에서 변화되는 것을 특징으로 하는 정보처리시스템.
  3. 제2항에 있어서, 상기 제2유지수단(11)에 유지된 제2상태는 연산이 실행될때 자리올림/자리내림이 연산결과의 최상위 비트에서 발생할때 세트되는 내부캐리 플랙, 연산결과가 모두 "0"이 될때 세트되는 내부 제로플랙, 및 연산결과의 최상위 비트가 "1"일때 세트되는 내부 네가티브 플랙으로 구성되는 그룹에서 선택된 플랙중 적어도 하나를 포함하는 것을 특징으로 하는 정보처리시스템.
  4. 제2항에 있어서, 상기 제1유지수단(10)에 유지된 상기 제1상태는 연산이 실행될때 자리올림/자리내림이 연산결과의 최상위 비트에서 일어날때 세트되는 카본플랙, 연산을 실행함으로서 오버플로우가 일어날때 세트되는 오버플로우플랙, 연산결과가 모두 "0"이 될때 세트되는 제로 플랙, 연산결과의 최상위 비트가 "1"일 때 세트되는 네가티브 플랙, 오른쪽자리이동 명령을 실행하여 한개 캐리만큼 시프트 아웃되는 데이터속에 하나이상의 "1"이 존재할때 세트되는 스티키 비트 플랙, 스터프 이용상태에 의존하여 세트되는 스터프 플랙, 중간 이용 상태에 의존하여 변하는 주안 인네이블 플랙을 포함하고, 상기 제2유지수단(11)에 유지된 상기 제2상태는 연산이 실행될때 자리올림/자리내림이 연산결과의 최상위 비트에서 일어날때 세트되는 내부 캐리 플랙, 연산결과가 모두 "0"이 될때 세트되는 내부제로플랙 및 연산결과의 최상위 비트가 "1"일 때 세트되는 내부 네가티브 플랙으로 구성되는 그룹에서 선택된 플랙중 적어도 하나를 포함하는 것을 특징으로 하는 정보처리시스템
  5. 제2항에 있어서, 상기 제1유지수단(10)은 그 상태를 표시하는 플랙을 기억하는 플랙 레지스터(10)로 구성되고, 상기 제2유지수단(11)은 소정상태를 표시하는 플랙을 기억하는 버퍼(11)를 포함하고, 상기 연산수단(1)은 제어신호에 의존하여 상기 버퍼와 상기 플랙 레지스터를 선택적으로 연결하는 스위칭수단(17-23)을 포함하고, 이 스위칭수단은 하위기종에서 실행된 명령에 대해 소정의 플랙이 변하지 않을때, 상기 연산장치에서 연산처리에 필요한 소정의 플랙을 상기 버퍼에 기억하도록 상기 플랙 레지스터와 상기 버퍼를 분리하고, 상위기종에서 실행된 명령에 대해 소정 플랙중 적어도 하나가 오직 변할때 소정의 플랙중 적어도 하나를 기억하도록 상기 플랙 레지스터와 상기 버퍼를 연결하는 것을 특징으로 하는 정보처리시스템.
  6. 제5항에 있어서, 연산의 비트수가 연산장치의 최대 처리 비트길이 이상일때 상기 버퍼(11)는 상기 연산장치(3)에서 실행된 연산의 중간결과를 또한 기억하는 것을 특징으로 하는 정보처리시스템.
  7. 제5항 또는 6항에 있어서, 상기 연산수단은 연산보조장치(4A)를 포함하고, 이 연산보조장치는 상기 플랙 레지스터(10)와 상기 버퍼(11)를 포함하는 것을 특징으로 하는 정보처리시스템.
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