JPH03131924A

JPH03131924A - 情報処理装置

Info

Publication number: JPH03131924A
Application number: JP1268931A
Authority: JP
Inventors: Atsushi Kiuchi; 淳木内; Toru Umaji; 馬路　徹; Tetsuya Nakagawa; 哲也中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-18
Filing date: 1989-10-18
Publication date: 1991-06-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は内部で扱うデータとは異なる形式のデータを装
置外部との入出力で扱う情報処理装置に係り、特にデー
タ形式の正確な変換が可能な情報処理装置に関する。

〔従来の技術〕

この発明に関係する公知例としては、例えばｒｕＰＤ７
７２３０ユーザーズ・マニュアル」。

ＩＥＭ−９３７８Ｓｅｐ、１９８６Ｐ、ＮＥＣ日本電気
株式会社を挙げることができる。

従来、音声や通信のディジタル信号処理に使用されるマ
イクロプロセッサは、さまざまな種類のものが発表され
てきている。これらのディジタル信号処理用マイクロプ
ロセッサは通常、外部からＡ／Ｄ変換器によってアナロ
グ信号からディジタル信号へ変換された信号を入力し、
内部で必要な処理を行なった後、外部へディジタル信号
として出力する。この出力されたディジタル信号は、Ｄ
／Ａ変換器によってアナログ信号へ変換される。

最近ではＡ／Ｄ変換器、Ｄ／Ａ変換器をマイクロプロセ
ッサ・チップに内蔵したものも出てきている。Ａ／Ｄ変
換器、Ｄ／Ａ変換器との間で受は渡しされるディジタル
信号は、変換器の仕様に合ったデータ形式、通常は正整
数の２進数で行なわれるが、マイクロプロセッサ内で処
理される過程でのデータ形式は、マイクロプロセッサ・
メーカーの自由裁量で決定されるのが普通である。

ところで近年、このようなディジタル信号処理用マイク
ロプロセッサを汎用マイクロプロセッサをＣＰＵとする
ワークステーション等のコプロセッサとして使用するこ
とが検討されるようになってきている。このような応用
の場合、当該信号処理用マイクロプロセッサとＣＰＵで
ある汎用マイクロプロセッサとの間のデータ通信は、Ａ
／Ｄ。

Ｄ／Ａ変換器用の正整数の２進数ではなく、固定ｔＪｚ
数点や浮動小数点のデータ形式で行なわれる。

そのため標準データ形式が提案され、それに準拠すれば
異なるメーカーのＣＰＵとコプロセッサを同一システム
に搭載することが出来る。

しかし、この標準データ形式が今まで採用してきたデー
タ形式と異なる場合、外部とのデータ入出力の際にデー
タ形式の変換が必要となる。例えば浮動小数点データ形
式の代表的な標準形式としては、アイ・イー・イー・イ
ー・７５４　（ＩＥＥＥ７５４）と呼ばれるものがあり
、「μＰＤ７７２３０ユーザーズ・マニュアル、　ＩＥ
Ｍ−９３７８Ｓｅｐ。

１９８６Ｐ、ＮＥＣ日本電気株式会社」の１３５〜１３
９頁に示されているように、マイクロプロセッサ内部の
データ形式とＩＥＥＥ７５４標準形式との相互変換命令
によって所定のデータ形式変換を行なう方法が知られて
いる。ところが両データ形式が単に形式上の違いだけで
なく、扱っているデータの数値としてのダイナミックレ
ンジや、データの種類が異なっている場合は正確な変換
が出来ない。

第５図にＩ　Ｅ’Ｅ　Ｅ　７５４の単精度の標準データ
形式を示す６図中、１０７は仮数部の正負を示す符号ビ
ット、１０８は２のべき乗を示す８ビツト長の指数部、
１０９は小数点以下の桁を示す２３ビツト長の仮数部で
ある。１０７がＯの時、値が正であることを示し、１の
時、値が負であることを示す。仮数は小数点以下の桁を
示す１０９の他に５１の位のビットが省略されており、
この省略されているビットは指数部１０８がゼロでなけ
れば１、指数部１０８がゼロであればＯと定義されてい
る。すなわち、１０７，１０９及び省略されている１の
位のビットと合わせて２５ビット精度の仮数情報を、２
４ビツトで表現していることになる。例えば、＋９．０
という数値をＩＥＥＥ７５４標準データ形式で表現する
と、仮数部の符号ビット１０７はＯ１１致数以下の桁を
示す１０９は。

００１０・・・Ｏとなり、最上位の１が省略されるつ尚
、仮数部１０９は絶対値表現になっている。従って、Ｉ
ＥＥＥ７５４＄１準データ形式では正データ形式合、仮
数部の数値表現範囲ｍは絶対値で１．０≦ｍ＜２．０と
なっている。

指数部１０８は実際の指数値に＋１２７のバイアスが加
算された形で表示されており、Ｏから２５５までの正整
数の値をとる。すなわち、例えば数値が２の０乗である
時、指数部１０８は＋１２７と表示される。指数部１０
８が実際に指数としての数値を意味しているのは１から
２５４までである。指数部１０８がＯで仮数部１０９が
０でない時、値は非正規化数であることを示しており、
先に述べたように、省略されている１の位のビットはＯ
定義となる。指数部１０８が０で仮数部１ｏ９も０の時
、値はＯであることを示す。

ただし、その場合でも符号ビット１０７は有効であるの
で、−〇と＋０の定義が存在する。指数部１０８が２５
５で仮数部１０９が０でない時、そのデータは数値でな
く、非数データであることを示す。指数部１０８が２５
５で仮数部１０９がＯの時、無限大であることを示し、
符号ビット１０７によって、正の無限大か負の無限大か
を区別する。

次に前述の従来例のデータ形式を第６図に示す。

図中、６０１は指数部の正負を示す符号ビット、６０２
は６０１と合わせて２の補数表現の計８ビット長の指数
部、６０３は仮数部の正負を示す符号ビット、６０４は
６０３と合わせて２の補数表現の計２３ビット長の仮数
部である。６０１゜６０２は−１２８から＋１２７まで
の整数をとり。

そのまま２のべき乗を示す、６０３はマイナス１の位の
ビットであり、６０３と、６０４の最上位ビットが異な
る値になっている時、正規化数と定義されている０例え
ば先述の＋９．０という数値を従来例のデータ形式で表
現すると、符号ビット６０３は０１６０４は、１００１
０・・・０となる。

すなわち、従来例のデータ形式による正規化数の仮数部
の表現範囲ｍは、−１，０≦ｍ　＜　−０、５または、
０．５≦ｍ　＜　１　、０となっている。

ＩＥＥＥ７５４の単精度の標準データ形式と従来例のデ
ータ形式との定義比較を第１３図に示す。

第１３図の指数部に示されているように、両データ形式
の仮数部での正規化数の表現数値範囲の違いから、バイ
アス分（＋１２７）よりも１だけずれた指数値が対応し
ている。また表１かられかるように、ＩＥＥＥ７５４の
単精度の標準データ形式から従来例のデータ形式へデー
タ形式変換する場合、扱っているデータの数値としての
ダイナミックレンジや、データの種類の違いから、変換
すると本来の情報が失われてしまうケースが生じており
、正確なデータの伝達が出来ないという問題がある０例
えばＩＥＥＥ７５４標準形式ではデータの仮数部が数値
ではなく、ビットパターン列（仮数部の全ビットが零の
場合を除く）である場合、指数部は２５５と定義されて
いるが、従来例のデータ形式では該当する表現方法が存
在していない。また、ＩＥＥＥ７５４標準形式では正負
の無限大、すなわちオーバーレンジについても正負の区
別も明確に定義されているが、従来例のデータ形式では
オーバーレンジしているという情報をデータの中に表現
することが出来ず、正負の区別も不可能である。さらに
、ＩＥＥＥ７５４１１準形式と従来例のデータ形式では
ダイナミックレンジがずれており、絶対値の小さいレン
ジでは従来例のデータ形式の方が３桁広く、絶対値の大
きいレンジでは逆にＩＥＥＥ７５４標準形式の方が１桁
広い。絶対値の小さいレンジでは非正規化数表現で対応
は可能であるが、絶対値の大きいレンジではオーバーレ
ンジとなり、従来例のデータ形式は表現が出来ない。

この問題を解消する手段としては、まず従来例が指摘し
ているように、ユーザが補正プログラムを組んで対処す
る方法があるが、前述の通り従来例のデータ形式では表
現出来ないデータが来た場合、その属性情報を別の情報
保持手段に確保しておく必要がある。その場合、以後そ
のデータを演算処理して更新するたびに属性情報も更新
しなければならず、演算処理速度性能の著しい低下を招
くとともに、補正プログラムのないそれまでのソフト財
産が使用出来ないことになる。また、マイクロプロセッ
サ内部のデータ形式をＩＥＥＥ７５４標準形式そのもの
にしてしまう方法も考えられるが、この手段では既に今
までに供給してきた従来機種との互換性を失うという新
たな問題が生じる。

〔発明が解決しようとする課題〕

このように上記従来技術は、扱っているデータの数値と
してのダイナミックレンジや、データの種類の違いにつ
いては十分な配慮がなされておらず、正確な変換のため
にはプログラムで補正しなければなれず、信号処理プロ
セッサとしての性能低下を生じるという問題があった。

さらに今までのソフト財産がそのまま使えなくなってし
まうという問題もあった。

本発明の目的は、データ形式の相互変換を正確に行いか
つ従来の機種と互換性を保ってソフト財産の継承を可能
とする手段を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、従来の信号処理用マイクロ
プロセッサの内部データ形式では表現出来ないデータを
変換するとき、そのデータが持っている情報を失わない
ために内部データ形式でデータを格納するデータ保持手
段にデータの属性を示す手段を付加したものである。

〔作用〕

上記データの属性を示す手段は、例えば上記従来例であ
げたように、ＩＥＥＥ７５４標準形式でデータの仮数部
がビットパターン列であるデータを変換したときには、
変換後のデータの仮数部がビットパターン列であること
を示すフラグを立てて保持する。また、データが正の無
限大であった場合は、それを示す別のフラグを立てて保
持する。

さらにデータが負の無限大であった場合は、それを示す
さらに別のフラグを立てて保持する。これらのフラグは
データがそのフラグが示している属性のものでなくなる
か、あるいは命令によって強制的に打ち消されるまで保
持される。内部データ形式からＩＥＥＥ７５４標準形式
へ変換するときは、データの属性を示す手段に保持され
ている上記フラグのうち、データの仮数部がビットパタ
ーン列であることを示すフラグが立っている場合には、
変換前のデータの指数部の状態に関わらず変換後のデー
タの指数部を２５５に設定する。また。

データが正の無限大であることを示すフラグが立ってい
る場合には、変換前のデータの指数部の状態に関わらず
変換後のデータの指数部を２５５に設定し、仮数部およ
び符号ビットを全て０にする。

さらにデータが負の無限大であることを示すフラグが立
っている場合には、変換前のデータの指数部の状態に関
わらず変換後のデータの指数部を２５５に設定し、仮数
部を全て零にし、符号ビットを１にする。その他、ダイ
ナミックレンジや一部等の変換も正確に行なう場合も、
同様にそれぞれに対応するフラグを設けることが可能で
ある。

その結果、内部データ形式で演算処理を行なっている間
は演算のたびにプログラムによる補正を行なわずに済み
、かつデータ形式の相互変換時にはデータを正確に変換
することが可能となる。しかも従来機種の延長としてこ
のプロセッサを使用する場合には、付加した本発明のデ
ータの属性を示す手段を利用しないだけで互換性を保つ
ことが容易に出来る。

また、データの属性を示す手段は、属性情報が互いに排
他的であることから、フラグでなく、コード化しても構
わない。即ち、データの仮数部がビットパターン列であ
る場合と、正の無限大である場合と、負の無限大である
場合は同時に複数成立することはありえないので、それ
ぞれ−っのコードを割り当てることによってデータの属
性を示すことが出来る。

さらに、プロセッサ内部のデータ形式の指数部をＩ　Ｅ
ＥＥ標準データ形式の指数部よりも少なくとも１ビット
以上多くのビット長を持つことにより、ダイナミックレ
ンジの完全なカバーを実現するとともに、余裕のあるダ
イナミックレンジの一部を利用して指数部全体をデータ
の属性コードとして割当てることも出来る。

〔実施例〕

以下、本発明の実施例を、図面を参照しながら説明する
。第１図は本発明の属性ビット部を付加したプロセッサ
内部のデータ形式を表した図である。図中、１０１はプ
ロセッサ内部のデータ形式の内の本発明の基本部分であ
る属性ビット部、１０２はプロセッサ内部のデータ形式
の内の浮動小数点データの仮数部の符号ビット、１０３
は１０２と合わせて２４ビツトからなるプロセッサ内部
のデータ形式の内の２の補数表現された浮動小数点デー
タの仮数部を構成する部分、１０４はプロセッサ内部の
データ形式の内の浮動小数点データの指数部の符号ビッ
ト、１０５は１０４と合わせて８ピツトからなるプロセ
ッサ内部のデータ形式の内の２の補数表現された浮動小
数点データの指数部を構成する部分である。

プロセッサ内部のデータ形式の内、１０１を除いた部分
は従来機種との完全互換性あるいは上位互換性を持った
部分であり、１０１はそれに付加された形となっている
。なお、１０１の位置は必ずしもデータの左端である必
要はなく、どこにあっても構わない。

第２図はデータの属性情報をフラグによって表現した例
である。図中、２０１はデータが負の無限大であること
を示すフラグ、２０２はデータが正の無限大であること
を示すフラグ、２０３はデータがマイナスゼロであるこ
とを示すフラグ、２０４はデータが非数であることを示
すフラグ、２０５はデータの指数部が２の１２８乗であ
ることを示すフラグである。

第７図は本発明のデータ形式を使用した信号処理プロセ
ッサの一構成例である。図中、７０１は係数データを格
納している係数ＲＯＭ、７０２はデータを一時格納する
ためのデータＲＡＭ、７０３は浮動小数点乗算器、７０
４は乗算結果を格納するレジスタ、７０５は浮動小数点
算術論理ユニット（Ａ　Ｌ　Ｕ）、７０６は複数のアキ
ュムレータＡＣＣＯ。

ＡＣＣｌ・・・を含むアキュムレータ群、７０７はプロ
セッサ内部のデータ形式とＩＥＥＥ標準データ形式との
相互変換用の回路、７０８は外部からの入力データを一
時ラッチするレジスタ、７０９は外部へ出力するデータ
を一時ラッチするレジスタ、７１０は複数の外部Ｉ１０
ピン、７１１，７１２゜７１３は多目的のデータバス、
７１４は７０６から７０５．７０７へデータを転送する
ためのデータバス、７１５は７０７から７０６へデータ
を転送するためのデータバス、７１６は７０４から７０
６へデータを転送するためのデータバスである。第１図
のデータ形式は、第７図中の少なくとも７０４，７０６
に備えられており、内部データ形式でのデータを格納す
ることがあれば、７０２にも備えられる。７０８，７０
９はＩＥＥＥ７５４標準データ形式と従来データ形式の
両方を扱う。

このような構成の信号処理プロセッサの標準的な動作と
しては、まず７１０から７０８へ入力されたデータが、
いったん７０２に格納される。７０２に格納されたデー
タは、７０１に格納されている係数データと同時に読み
だされ、データバス７１１゜７１２を経て７０３に送ら
れ、乗算を実行し、結果を７０４に格納する。７０４の
データを７０６のレジスタに格納されているデータに７
０５によって累算する。この操作がＦＩＲフィルタを代
表とする線形積和演算処理の基本となる。７１０から７
０８へ入力されたデータを直ちに処理する場合は、７０
８から７１３を経て直接７０６へ転送される。

第８図は第７図中の７０７を詳細に描いたブロック図の
一例である。図中、８０１は第７図中のデータバス７１
２の内、属性ビット部を転送する部分、８０２は第７図
中のデータバス７１２の内、符号ビットを含めた仮数部
を転送する部分、８０３は第７図中のデータバス７１２
の内、指数部を転送する部分、８０４は第７図中のデー
タバス７１４の内、属性ビット部を転送する部分、８０
５は第７図中のデータバス７１４の内、符号ビットを含
めた仮数部を転送する部分、８０６は第７図中のデータ
バス７１４の内、指数部を転送する部分、８０７は第７
図中のデータバス７１５の内、属性ビット部を転送する
部分、８０８は第７図中のデータバス７１５の内、符号
ビットを含めた仮数部を転送する部分、８０９は第７図
中のデータバス７１５の内、指数部を転送する部分、８
１０は指数部８ビツトの算術／比較演算を行う回路、８
１１は８１０の演算結果がゼロである時に立つフラグビ
ットＥＺと、指数部のＭＳＢ（最上位ビット）を反映す
るフラグビットＥＮとからなるフラグレジスタ、８１２
は符号ビットを除いた仮数部２３ビツトの算術／論理演
算を行う回路、８１３は８１２の演算結果がゼロである
時に立つフラグＺと、仮数部の符号ビットをそのまま反
映するフラグＮから成るフラグレジスタ、８１４は８０
４から転送されて来た属性フラグを反映するフラグレジ
スタ、８１５は第７図中７０６の指定されたアキュムレ
ータの指定された属性フラグをセット／リセットする回
路、８１６は符号ビットを除いた仮数部２３ビツトの入
力を左右１ビットシフト機能を持つシフト回路である。

８１１，８１３゜８１４の各フラグは、条件分岐命令の
条件として使われる。

データ形式の変換方法は、従来例のように変換命令によ
っても構わないし、外部との転送動作の途中で自動的に
行なっても良く、本発明では特に限定しない。ここでは
その−例としてプログラム変換ルーチンによる本発明の
具体的な実施方法と相互変換の内容を、第１図、第２図
、第７図及び第８図を用いて説明する。

まず、ＩＥＥＥ７５４標準形式からマイクロプロセッサ
内部のデータ形式への変換の手順を説明する。外部から
７０８へ入力されたＩＥＥＥ７５４標準データ形式のデ
ータは、転送命令によってデータバス７１３を経てアキ
ュムレータ７０６のＡＣＧＯに入力する。７０８から７
１３へ出力する時、標準データ形式の１０８の位置を１
０９の右側に移す。この操作は出力ビットの入れ替えに
よって容易に実現できる。この時、ＡＣＣＯの属性ビッ
ト部１０１の各フラグはクリアする。この結果、ＡＣＧ
Ｏには左からクリアされている属性ビット部、仮数部の
符号、小数点以下の仮数部、指数部の順に並んだ事にな
る。ここから変換処理ルーチンが開始される。

７０１或いは７０２から指数部が２５５であるデータを
出力し、７１２中の８０３を経て８１０に入力する。一
方、ＡＣＣＯのデータも７１４中の８０６を経て指数部
を８１０に入力し、両者の差を演算してその結果の属性
を８１１に反映する。

尚、演算結果はＡＣＣＯの指数部には反映しない。

８１１のＥＺフラグが立った場合、データは一ω、＋ω
、非数のいずれかであることを示しているので、条件分
岐命令を実行して例外処理ルーチンＡに分岐する。例外
処理ルーチンＡは、まずＡＣＧＯの仮数部を８０５，８
１６を経て８１２に入力し、その属性を８１３に反映す
る。Ｎ＝０かつＺ＝１ならば、ＡＣＣＯのデータは＋ω
であるので、属性ビット１０１の中の２０２を立てるセ
ット命令を実行する。これは８１５の回路において２０
２に相当するビットを１とし、その他のビットを０にす
るパターンを８０７を経てＡＣＣＯの属性ビット部へ転
送する事により実現出来る。Ｎ＝１かつＺ＝１ならば、
ＡＣＣＯのデータは−ωであるので、属性ビット１０１
の中の２０１を立てるセット命令を実行する。これは８
１５の回路において２０１に相当するビットを１とし、
その他のビットをＯにするパターンを８０７を経てＡＣ
ＧＯの属性ビット部へ転送する事により実現出来る。Ｚ
＝０ならばＡＣＣＯのデータは非数であるので、属性ビ
ット１０１の中の２０４を立てるセット命令を実行する
。これは８１５の回路において２０４に相当するビット
を１とし、その他のビットを０にするパターンを８０７
を経てＡＣＣＯの属性ビット部へ転送する事により実現
出来る。

これで例外処理ルーチンＡが終了する。

例外処理ルーチンＡが実行される場合、ＡＣＣＯの仮数
部はそのまま内部データ形式のデータとして使用される
。また、指数部には、２の補数表現では正の最大数であ
る＋１２７をセットするのが妥当と思われる。この処理
は、７０１或いは７０２から指数部が１２７であるデー
タを出力し、８０３゜８１０．８０９を経てＡＣＣＯの
指数部に入力することで容易に達成される。

８１１のＥＺフラグが立たなかった場合、例外処理ルー
チンＡには分岐しないでメインルーチンの次のステップ
に進み、次にＡＣＣＯのデータが非正規化数、あるいは
±０であるかどうかを判定する。

ＡＣＧＯの指数部データを８０６を経て８１０に入力し
、その属性を８１１に反映する。ＡＣＣＯの指数部がＯ
の場合、８１１のフラグＥＺが立つ。

８１１のフラグＥＺが立った場合、ＡＣＧＯのデータは
非正規化数か、あるいは±０であることを示しているの
で、条件分岐命令を実行して例外処理ルーチンＢに分岐
する０例外処理ルーチンＢは、まずＡＣＣＯの仮数部を
８０５，８１６を経て８１２に入力し、その属性を８１
３に反映する。

Ｎ＝ＯかつＺ＝１ならば、ＡＣＣＯのデータは＋Ｏであ
るので、７０１或いは７０２から仮数部がオールＯ１指
数部が−１２８であるデータを出力し、７１１，７０５
を経てＡＣＣＯにセットする。データバス７１１の代り
に７１２を経由してり構わない。Ｎ＝１かつＺ＝１なら
ば、ＡＣＣＯのデータは−Ｏであるので、７０１或いは
７０２から仮数部がオールＯ１指数部が−１２８である
データを出力し、７１１，７０５を経てＡＣＣＯにセッ
トする。データバス７１１の代りに７１２を経由しても
構わない。次に属性ビット１０１の中の２０３を立てる
セット命令を実行する。これは８１５の回路において２
０３に相当するビットを１とし、その他のビットをＯに
するパターンを８０７を経てＡＣＣＯの属性ビット部へ
転送する事により実現出来る。Ｎ＝ＯかつＺ＝Ｏならば
、ＡＣＣＯのデータは正の非正規化数であるので、７０
１或いは７０２から指数部が−１２６であるデータを出
力し、８０３，８１０，８０９を経てＡＣＧＯの指数部
にセットする。ＡＣＣＯの仮数部はそのままで内部デー
タ形式表現のデータとなる。Ｎ＝１かつ２＝０ならば、
ＡＣＣＯのデータは負の非正規化数であるので、７０１
或いは７０２から指数部が−１２６であるデータを出力
し、８０３．８１０，８０９を経てＡＣＧＯの指数部に
セットする。次にＡＣＧＯの仮数部を８０５゜８１６を
経て８１２に入力し、２の補数をとって８０８を経てＡ
ＣＣＯの仮数部に入力する。これで例外処理ルーチンＢ
が終了する。この場合、変換後の指数部はまだダイナミ
ックレンジに２桁分の余裕があることになる。

８１１のＥＺフラグが立たなかった場合、例外処理ルー
チンＢには分岐しないでメインルーチンの次のステップ
に進む。

７０１或いは７０２から指数部が２５４であるデータを
出力し、８０３を経て８１０に入力する。

一方、ＡＣＣＯのデータも８０６を経て指数部を８１０
に入力し、両者の差を演算してその結果の属性を８１１
に反映する。尚、演算結果はＡＣＣＯの指数部には反映
しない。

８１１のＥＺ＝１の場合、ＡＣＧＯのデータは内部デー
タ形式では表現出来ない大きな値であることを示してい
るので、属性ビット１０１の中の２０５を立てるセット
命令を実行する。これは８１５の回路において２０５に
相当するビットを１とし、その他のビットをＯにするパ
ターンを８０７を経てＡＣＣＯの属性ビット部へ転送す
る事により実現出来る。ＥＺ＝Ｏの場合は何もせず、次
のステップへ進む。

ＡＣＣＯの仮数部を８０５を経て８１６に入力し、１ビ
ツト論理右シフトしてから８１２に入力し、７０１或い
は７０２から仮数部が４０００００（Ｈ）のデータを出
力して８０２を経て８１２に入力して加算し、８０８を
経てＡＣＣＯの仮数部に入力し、同時に演算結果の属性
を８１３に反映する。

８１３のＮ＝１ならば、再びＡＣＣＯの仮数部を８０５
．８１６を経て８１２に入力し、２の補数をとってＡＣ
ＣＯの仮数部に入力する。次にＡＣＣＯの指数部を８０
６を経て８１０に入力し、７０１或いは７０２から指数
部が１２６のデータを出力して８０３を経て８１０に入
力し、ＡＣＣＯの指数部から減算し、８０９を経てＡＣ
ＧＯの指数部に入力する。先のＥＺ＝１の場合は、ＡＣ
ＣＯの指数部は２５４であるから減算結果は１２８とな
り、本来ならば従来のデータ形式では２の補数表現で負
の最大値を表しているが、属性ビット部１０１のフラグ
２０５が立っていることにより、拡張レンジの＋１２８
を表現していることがわかる。なお、ここでは変換後の
仮数部１０３では保持出来ない１ビット分のＬＳＢ情報
を切り捨てることを仮定しているが、丸め処理を行なっ
たり、１０３を２５ビツト長にして完全に仮数部の情報
を保持しても構わない。これでＩＥＥＥ７５４標準デー
タ形式から内部のデータ形式への変換処理ルーチンが終
了する。

次にマイクロプロセッサ内部のデータ形式からＩ　ＥＥ
Ｅ７５４標準形式への変換の手順を説明する。

いま、変換するデータがＡＣＣＯに入っているものとす
る。ＡＣＧＯの属性ビット部１０１を。

データバス７１４の部分バス８０４を経て８１４に反映
する。

８１４の２０１に相当するフラグビットが立った時、Ａ
ＣＣＯのデータは−ψであることを示しているので、条
件分岐命令を実行して例外処理ルーチンＣに分岐する。

例外処理ルーチンＣは。

７０１或いは７０２から仮数部が８０００００（Ｈ）、
指数部が２５５のデータを出力して７１１，７０５を経
てＡＣＣＯに入力する。データバス７１１の代りに７１
２を経由しても構わない。また必ず必要というわけでは
ないが、ＡＣＧＯ入力時にＡＣＧＯの属性ビット部はク
リアしておく方が、もはやＡＣＣＯのデータは内部デー
タ形式のデータではないことを示す意味で望ましい。こ
れは以後の処理ルーチンでも同様である。これで例外処
理ルーチンＣが終了する。

８１４の２０１に相当するフラグビットが立っていなか
った場合は、例外処理ルーチンＣには分岐しないで、続
いて８１４の２０２に相当するフラグビットが立ってい
るかどうかを調べる。

８１４の２０２に相当するフラグビットが立った時、Ａ
ＣＣＯのデータは＋ωであることを示しているので、条
件分岐命令を実行して例外処理ルーチンＤに分岐する０
例外処理ルーチンＤは、７０１或いは７０２から仮数部
がオールＯ１指数部が２５５のデータを出力して７１１
，７０５を経てＡＣＣＯに入力する。データバス７１１
の代りに７１２を経由しても構わない。これで例外処理
ルーチンＤが終了する。

８１４の２０２に相当するフラグビットが立つていなか
った場合は、例外処理ルーチンＤには分岐しないで、続
いて８１４の２０３に相当するフラグビットが立ってい
るかどうかを調べる。

８１４の２０３に相当するフラグビットが立った時、Ａ
ＣＣＯのデータは−０であることを示しているので１条
件分岐命令を実行して例外処理ルーチンＥに分岐する０
例外処理ルーチンＥは。

７０１或いは７０２から仮数部が８０００００（Ｈ）、
指数部が０のデータを出力して７１１，７０５を経てＡ
ＣＧＯに入力する。データバス７１１の代りに７１２を
経由しても構わない。これで例外処理ルーチンＥが終了
する。

８１４の２０３に相当するフラグビットが立っていなか
った場合は、例外処理ルーチンＥには分岐しないで、続
いて８１４の２０４に相当するフラグビットが立ってい
るかどうかを調べる。

８１４の２０４に相当するフラグビットが立った時、Ａ
ＣＧＯのデータは非数であることを示しているので、条
件分岐命令を実行して例外処理ルーチンＦに分岐する。

例外処理ルーチンＦは、７０１或いは７０２から指数部
が２５５のデータを出力して８０３，８１０，８０９を
経てＡＣＣＯの指数部に入力する。尚、例外処理ルーチ
ンＧでは仮数部のデータはそのままにしておく。これで
例外処理ルーチンＦが終了する。

８１４の２０４に相当するフラグビットが立っていなか
った場合は、例外処理ルーチンＦには分岐しないで１通
常の変換処理ルーチンへ進む。

８１４の２０５に相当するフラグビットが立った時、Ａ
ＣＧＯのデータは内部データ形式では表現出来ないレン
ジの数値であることを示しているので、７０１或いは７
０２から指数部が２５４のデータを出力して８０３，８
１０，８０９を経てＡＣＧＯの指数部に入力する。８１
４の２０５に相当するフラグビットが立っていない時は
、　ＡＣＣＯの指数部を８０６を経て８１０に入力し、
７０１或いは７０２から指数部が１２６のデータを出力
して８０３を経て８１０に入力し１両者を加算してその
結果を８０９を経てＡＣＣＯの指数部へ入力し、同時に
属性を８１１に反映する。

８１１のＥＮ＝４或いはＥＺ＝１の時、ＡＣＣＯのデー
タはＩＥＥＥ７５４標準データ形式では非正規化数表現
となる極小値であることになるので、条件分岐命令を実
行して例外処理ルーチンＧに分岐する。例外処理ルーチ
ンＧは、まずＥＮ＝１の時、ＡＣＣＯの仮数部を８０５
を経て８１６に入力し、１ビツト算術右シフトして８１
２，８０８を経てＡＣＣＯの仮数部に入力する。次にＡ
ＣＣＯの指数部を８０３を経て８１０に入力し、＋１イ
ンクリメントしてその結果を８０９を経てＡＣＧＯの指
数部に入力し、同時にその属性を８１１に反映する。ま
だＥＮフラグが１の場合は、再度ＡＣＣＯの仮数部の１
ビツト算術右シフトと指数部の＋１インクリメントを行
う。この処理は、ＥＮフラグが０になるまで繰り返す。

内部データ形式のダイナミックレンジから、この繰返し
処理は最大でも２回までにＥＮフラグはＯになり、代り
にＥＺフラグが１になる。次にＡＣＧＯの仮数部を８０
５゜８１６を経て８１２に入力し、その属性を８１３に
反映する６８１３のＮ＝１の時、再びＡＣＣＯの仮数部
を８０５，８１６を経て８１２に入力し、２の補数をと
って８０８を経てＡＣＧＯの仮数部に入力する。８１３
のＮ＝Ｏの時はそのままとする。これで例外処理ルーチ
ンＧが終了する。

ＥＮ＝ＥＺ＝Ｏの時は、例外処理ルーチンＧには分岐し
ないで仮数部の変換処理に進む。ＡＣＣＯの仮数部を８
０５，８１６を経て８１２に入力し、その属性を８１３
に反映する。８１３のＮ＝１の時、再びＡＣＣＯの仮数
部を８０５を経て８１６に入力し、１ビツト左シフトし
てから８１２に入力し、２の補数をとって８０８を経て
ＡＣＣＯの仮数部に入力する。これで全ての場合の変換
処理が終了する。

変換後のＡＣＣＯのデータは、まだ指数部と仮数部の配
置がＩＥＥＥ７５４標準データ形式と異なっているが、
外部へ出力するためにＡ　ＣＣ’Ｏの属性ビット部を除
いた残りの部分をデータバス７１３を経てＯＲレジスタ
７０９へ転送する際に、指数部１０５の位置を仮数部の
１０２と１０３の間に移す操作を行うことにより達成さ
れる。この操作は、７０９への入力ビットの入れ替えで
容易に実現出来る。

７０６でＩＥＥＥ７５４標準データ形式から内部のデー
タ形式への変換処理が終了したデータは、そのままデー
タ処理を開始するか、或いは７０２へ格納する。変換後
のデータには常に属性フラグ部１０１が付属し、付属光
のデータが演算処理されて更新されるたびに自動的に属
性フラグ部も更新されるので、従来の内部データ形式用
に作成されているプログラムでもそのまま本発明のデー
タ形式を採用しているプロセッサで実行させることが出
来る。演算処理時の属性フラグ部の更新は、全てのフラ
グが対象となるわけではない。第２図に示されている各
フラグの内、２０１，２０２゜２０４は変換時に１が立
つと、もはや逆変換まで０にリセットされることは考え
られない。また、２０４のフラグ以外は演算処理の途中
で変化することがあり得るが、２０１，２０２は１度セ
ットされると、そのまま逆変換までリセットされず。

２叫は１度でも演算処理をされて０以外の数値に更新さ
れれば、直ちにリセットされてそのまま逆変換までセッ
トされない。２０５のみ演算処理中に何度でもセット／
リセットを繰り返すことがあり得るが５このフラグは単
に指数部の拡張ビットと見なせるので、指数部の演算回
路の拡張で容易に検出回路を実現出来る。２０１，２０
２の検出も、通常のオーバレンジ検出回路と更新前の仮
数部の符号を記憶する回路で容易に構成出来る。

第２図で示した５つのフラグは、必ずしも全部が必要で
ある訳ではなく、少なくとも２０１゜２０２．２０４が
あれば、本発明の意図していることは達成される。実際
の数値データ処理としては、あえて−〇を＋０と区別す
る必要性は低く、またフラグ２０５を立てる必要がある
ようなデータがきた時にはオーバレンジの扱いをしてフ
ラグ２０１．２０２で処理されても、極大値領域のダイ
ナミックレンジが僅かに制限されるだけであり、大きな
制約条件にはならない。また、これらのフラグ以外のデ
ータの属性、例えば＋０やデータの正負１を示すフラグ
等を追加しても構わないことば言うまでもない。さらに
、いままでに述べた相互変換処理の手順や変換処理用に
設けたハードウェア等については、その内容が本発明の
範囲を限定するものではなく、−例を示したにすぎない
。

第３図は第１図の１０１の具体的な実現例を示した他の
実施例である。第２図で述べた各フラグが示す属性は、
互いに排他的な性質であり、複数の属性が同時に成立す
ることはあり得ないことから、各属性をコード化するこ
ともできる。第３図はその属性コードの一例を示したも
のである。第２図で述べた５種類の属性とそれ以外の場
合との計６種類の状態を表現するためには、第３図（ａ
）に示すように３ビツトのコードが必要である。第３図
（ｂ）は具体的なコード割り付けの一例である。第２図
の２０１に相当する負の無限大にコード００１を、第２
図の２０２に相当する正の無限大にコード０１０を、第
２図の２０３に相当する−０にコード０１１を、第２図
の２０４に相当する非数にコード１００を、第２図の２
０５に相当する拡張レンジにコード１０１を割当ててい
る。

尚、コード１１０と１１１は未使用である。第３図にお
けるデータ形式の相互変換方法及び各属性コードの具体
的な内容や性質は、第２図の実施例と同じである。ただ
し、各属性がコード化されているので、第９図に示すよ
うにフラグレジスタ８１４に属性フラグをセット／リセ
ットするためには９０１の属性フラグデコーダが必要に
なる。

また属性をコード化したことにより、８１５は３ビツト
分セット／リセット機能のみであり、８０１゜８０４．
８０７の各バスも３本である。第１０図は９０１の属性
フラグデコーダの具体的な論理回路例である。８１４の
各属性フラグビットにセラ１−（Ｓ）／リセット（Ｒ）
信号を供給している。

本実施例によれば、十〇やデータの正負等の属性は、他
の属性と同時に成立することがあり得るので、このよう
な属性を必要とする場合は本実施例は適用出来ないが、
第２図よりも少ないビット数で済むという効果がある。

第４図は本発明の第３の実施例である。本実施例では、
第１図の１０１に相当する役割を４０１の１ビツトに持
たせている。本実施例も基本的には第３図の実施例と同
様、各属性をコード化する手法であるが、付加するビッ
トは１ビツトのみで、指数部を構成する１０４．１０５
を属性表示コードにも利用している。具体的な属性のコ
ード化例を第１４図に示す。すなわち、属性ビット４０
１が０の時は第２図の各フラグが全てクリアされている
状態を意味し、１０４，１０５は通常の指数を表現して
いるが一度４０１が１になると１０４゜１０５は属性コ
ードとなる。第１４図では属性コード割当ての一例とし
て、負の無限大に符号ビット１０４＝Ｏ，指数部１０５
＝ＯＯＯＯＯＯＯを。

正の無限大に符号ビット１０４＝Ｏ，指数部１０５＝０
０００００１を、−〇に符号ビニ７ト１０４＝Ｏ１指数
部１０５＝ＯＯＯＯＯ１０を、非数に符号ビット１０４
＝Ｏ，指数部１０５　＝ＯＯＯＯＯ１（を、拡張レンジ
に符号ビット１０４＝Ｏ，指数部１０５＝ＯＯＯＯＯ１
１を割当てている。また、第２図の実施例のように各属
性をフラグ化することも可能なことは言うまでもない。

本実施例によるデータ形式の相互変換のためには、８１
４のフラグレジスタのデコーダを第１１図の１１０１に
示すように８０４の他に８０６も入力することが必要で
あり、その具体的な論理回路例は第１２図のようになる
。また指数部を属性コードに使用することから、８１５
は第４図の４０１の１ビツト分のセット／リセット機能
のみであり、８０１，８０４゜８０７の各バスも１本で
ある。本実施例は、第１４図に示したような属性、すな
わちこれらの属性のデータがもはや指数部の情報が意味
を持たなくなるという属性のみで構成されている場合に
限定される。従って例えばデータの正負等の属性は、指
数部も意味があるのでこの手法は適用出来ないが（−０
については指数部は意味を持つが、属性コードによって
必要な情報は失われていない）、新たに追加するビット
が１ビツトで済むという効果がある。さらに第１５図に
示すような割り付けを行なうと、属性ビット４０１を指
数の拡張ビットとしても利用出来、−ω、＋ωｌ　　Ｏ
＋非数に割当てられたビットパターン以外のコードを全
てダイナミックレンジの拡張に割当てることが出来る。

〔発明の効果〕

本発明によれば、従来機種との互換性を保ったまま異な
るデータ形式間の相互変換を正確に実現出来るという効
果がある。

【図面の簡単な説明】

第１図は本発明の属性ビット部を付加したプロセッサ内
部のデータを表した図であり、第２図は第１図の１０１
に示されたデータの属性情報をフラグによって表現した
実施例であり、第３図は第１図の１０１に示されたデー
タの属性情報をコードによって表現した他の実施例であ
り、第４図は第１図の１０１に示されたデータの属性情
報を１ビツトの追加と指数部ビットを利用した本発明の
第３の実施例であり、第５図は単精度のＩＥＥＥ７５４
標準データ形式を示した図であり、第６図は単精度のＩ
ＥＥＥ７５４標準データ形式と同じピント長を持つ従来
例のデータ形式を示した図であり、第７図は本発明のデ
ータ形式を使用した信号処理プロセッサの一構成例であ
り、第８図は第２図の実施例でデータ形式の相互変換を
行うために第７図中の７０７の部分を詳細に描いたブロ
ック図であり、第９図は第３図の実施例でデータ形式の
相互変換を行うために第７図中の７０７の部分を詳細に
描いたブロック図であり、第１０図は第９図中の９０１
の属性フラグデコーダの具体的な論理回路例であり、第
１１図は第４図の実施例でデータ形式の相互変換を行う
ために第７図中の７０７の部分を詳細に描いたブロック
図であり、第１２図は第１１図中の１１０１の属性フラ
グデコーダの具体的な論理回路例であり、第１３図は単
精度のＩＥＥＥ７５４標準データ形式と従来例のデータ
形式との定義を比較した図表であり、第１４図は第４図
で示された本発明の第３の実施例において、属性ビット
４０１と指数ビット１０４，１０５で表現した属性コー
ドの具体的な割当て例であり、第１５図は第４図で示さ
れた本発明の第３の実施例において、属性ビット４０１
と指数ビット１０４゜１０５で割当てられた属性コード
以外のコードをダイナミックレンジの拡大に利用した例
である。１０１・・・プロセッサ内部のデータ形式の内の本発明
の基本部分である属性ビット部、１０２・・・プロセッ
サ内部のデータ形式の内の浮動小数点データの仮数部の
符号ビット、１０３・・・１０２と合わせて２４ビツト
からなるプロセッサ内部のデータ形式の内の２の補数表
現された浮動小数点データの仮数部を構成する部分、１
０４・・・プロセッサ内部のデータ形式の内の浮動小数
点データの指数部の符号ビット、１０５・・・１０４と
合わせて８ビツトからなるプロセッサ内部のデータ形式
の内の２の補数表現された浮動小数点データの指数部を
構成する部分、２０１・・・データが負の無限大である
ことを示すフラグ、２０２・・・データが正の無限大で
あることを示すフラグ、２０３・・・データがマイナス
ゼロであることを示すフラグ、２０４・・・データが非
数であることを示すフラグ、２０５・・データの指数部
が２の１２８乗であることを示すフラグ、４０１・・・
第４図で示された本発明の第３の実施例の属性ビット、
６０１・・・指数部の正負を示す符号ビット、６０２・
・６０１と合わせて２の補数表現の計８ビット長の指数
部、６０３・・・仮数部の正負を示す符号ビット、６０
４・・・６０３と合わせて２の補数表現の計２３ビット
長の仮数部、７０１・・係数データを格納している係数
ＲＯＭ、７０２・・データを一時格納するためのデータ
ＲＡＭ、７０３・・浮動小数点乗算器、７０４・・・乗
算結果を格納するレジスタ、７０５・・・浮動小数点Ａ
ＬＵ、７０６・アキュムレータ群、７０７・・・プロセ
ッサ内部のデータ形式とＩ　ＥＥＥ標準データ形式との
相互変換用の回路、７０８・外部からの入力データを一
時ランチするレジスタ、７０９・・・外部へ出力するデ
ータを一時ラッチするレジスタ、７１０・・・複数の外
部Ｉ１０ピン、７１１，７１２，７１３・・・・・・多
目的のデータバス、７１４・・７０６から７０５゜７０
７へデータを転送するためのデータバス、７１５・・・
７０７から７０６へデータを転送するためのデータバス
、７１６・・・７０４から７０６へデータを転送するた
めのデータバス、８０１・−第７図中のデータバス７１
２の内、属性ビット部を転送する部分、８０２・・・第
７図中のデータバス７１２の内、符号ビットを含めた仮
数部を転送する部分。８０３・・・第７図中のデータバス７１２の内、指数部
を転送する部分、８０４・・・第７図中のデータバス７
１４の内、属性ビット部を転送する部分、８０５・・・
第７図中のデータバス７１４の内、符号ビットを含めた
仮数部を転送する部分、８０６・・第７図中のデータバ
ス７１４の内、指数部を転送する部分、８０７・・・第
７図中のデータバス７１５の内、属性ビット部を転送す
る部分、８０８・・・第７図中のデータバス７１５の内
、符号ビットを含めた仮数部を転送する部分、８０９・
・・第７図中のデータバス７１５の内、指数部を転送す
る部分。８１０は指数部８ビツトの算術／比較演算を行う回路、
８１１・・・８１０の演算結果がゼロである時に立つフ
ラグビットＥＺと、指数部のＭＳＢ（最上位ビット）を
反映するフラグビットＥＮとからなるフラグレジスタ、
８１２・・・符号ビットを除いた仮数部２３ビツトの算
術／シフト演算を行う回路、８１３・・・８１２の演算
結果がゼロである時に立つフラグＺと、仮数部の符号ビ
ットをそのまま反映するフラグＮから成るフラグレジス
タ、８１４・・８０４から転送されて来た属性フラグを
反映するフラグレジスタ、８１５・・・第７図中７０６
の指定されたアキュムレータの指定された属性フラグを
セット／リセットする回路、８１６・・・符号ビットを
除いた仮数部２３ビツトの入力を左右１ビットシフト機
能を持つシフト回路、９０１　、１１０１・・・属性フ
ラグデコーダ、ｆｏｏｌ、１００２，１００３゜１００
４．１００５，１２０１，１２０２，１２０３゜１２０
４．１２０５．１２０６・・・インバータとＡＮＤゲー
トからなる各属性をデコードするための論理回路。第記第図第１、．３図第の拓凹（ｃＬ）（ｂ）第図第７凹ヰ図第第１θ 口／１第１２図礫／４図鳩５圀

Claims

【特許請求の範囲】１、データを保持するレジスタに、格納されているデー
タの属性を示す情報を保持する手段を付加したことを特
徴とする情報処理装置。２、データの属性を示す情報には、少なくとも正の無限
大、負の無限大、非数であるかどうかの判別機能を持つ
ことを特徴とする特許請求の範囲第１項記載の情報処理
装置。３、特許請求の範囲第２項記載のデータの属性を示す情
報は、複数のフラグによつて保持されることを特徴とす
る特許請求の範囲第１項記載の情報処理装置。４、特許請求の範囲第２項記載のデータの属性を示す情
報は、複数のビットから成るコードによつて保持される
ことを特徴とする特許請求の範囲第１項記載の情報処理
装置。５、特許請求の範囲第２項記載のデータの属性を示す情
報は、ビット拡張された指数部のコードによつて保持さ
れることを特徴とする特許請求の範囲第１項記載の情報
処理装置。６、データが２の補数で表現された符号付き
の仮数部と、２の補数で表現された符号付きの指数部と
からなる浮動小数点形式で表現されたデータであること
を特徴とする特許請求の範囲第１項又は第２項記載の情
報処理装置。