JPS62180427A - プログラム制御回路 - Google Patents

プログラム制御回路

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JPS62180427A
JPS62180427A JP61022267A JP2226786A JPS62180427A JP S62180427 A JPS62180427 A JP S62180427A JP 61022267 A JP61022267 A JP 61022267A JP 2226786 A JP2226786 A JP 2226786A JP S62180427 A JPS62180427 A JP S62180427A
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JP
Japan
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register
instruction
processing
counter
program
Prior art date
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Application number
JP61022267A
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English (en)
Inventor
Yoshiko Oide
大出　由子
Hideo Tanaka
秀夫 田中
Ichiro Kuroda
黒田　一朗
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NEC Corp
Original Assignee
NEC Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばマイクロコンピュータ−などのように
１プログラムによって制御される装置に適したプログラ
ム制御回路に関するものである。
〔従来の技術〕
集積回路技術の進歩に伴い、かなり複雑な論理回路が１
チツプの集積回路の中に組み込まれるようになった。こ
の複雑化した集積回路の一つに、マイクロコンピュータ
−があり、このマイクロコンピュータ−の機能も、論理
回路の複雑化に伴い非常に複雑化、多様化してきている
。マイクロコンピュータ−は、内蔵したメモリもしくは
外部に付加されたフ゛ログラムメモリから読出されたプ
ログラムを実行する。この場合、プログラムをいかに簡
潔・明瞭に記述するかが、プログラムを高速に処理する
まで重要な課題となっている。
プログラムの簡潔・明瞭さが要求される例として、マイ
クロコンピー−ターを用いた数値演算処理がある。数値
演算処理では、演算結果として精度の高い解を求める必
要がある。解の精度を上げるために、同じ処理を複数回
繰り返して実行する手法が採られている。この場合、プ
ログラムを記述するにあたって、繰り返し実行される同
一処理プログラムを繰り返し回数分記述していては、簡
潔・明瞭なプログラムとはならない。従って、繰り返え
される処理グログラムと条件付ジャンプ命令とを用いて
プログラムを短かくする手法が既に提案されている。
第３図のフローチャートを用いて、従来採用されている
処理手順を説明する。上述した繰り返し処理を行なう場
合、数値演算を行なう上で必要な繰り返し回数Ｎを第１
のレジスタ（Ｉ）に格納する。
次に数値演算の処理全行ない、この処理を行なう毎に、
第１のレジスタの値から　Ｓ’＋　１　／／を減算する
。この減算結果で、第１のレジスタの値が５０″になる
まで、同一処理を繰り返す。第１のレジスタの値がゝゝ
Ｏ“に達したならば、この繰り返し処理から抜は出し、
次の処理に移る。
〔発明が解決しようとする問題点〕
かかる繰り返し処理では、処理を繰り返す毎に、レジス
タの値をデクリメントしなければならない、。
そしてデクリメントの結果が、ある条件を満たしている
か否かを判定し、その判定結果に従って繰り返し処理に
戻るか、あるいは繰り返し処理から抜は出し次の処理に
移るか全決めなければならない。この処理に於いて、レ
ジスタの内容を判定するだめに判定用の論理回路を特別
付加しなければならないという欠点がある。さらに、こ
の判定全指令する命令が必要で、しかもこれを１つのイ
ンストラクションとしてプログラムに記述すると、繰り
返し処理に必要な回数と同一回数だけ判定インストラク
ションを実行しなけれ（げならない。従って、繰り返し
処理回数が増えるにつれ、判定インストラクションの実
行回数も増加し、プログラムの処理時間が長くなるとい
う欠点がある。また。
繰り返し処理の中にさらに繰り返し処理を必要とするプ
ログラムでは、判定インストラクションの実行回数がさ
らに増加し、プログラムステップ数および処理時間か非
常に長くなるという欠点がある。
〔問題点を解決するための手段〕
本発ゆｊのプログラム制御回路は、レジスタと、前記レ
ジスタの内容をインクリメントあるいはチクリメントす
る手段と、命令記憶手段と、前記レジスタの内容が所定
の内容になった時、前記記憶手段から読出される命令を
無効にする手段とを有することを特徴とするものである
。
さらに、本発明は前記レジスタの内容が所定の内容と異
なる場合はレジスタの内容をインクリメントもしくはチ
クリメントする動作と、前記記憶手段から読出された命
令の実行動作とをオーバーラツプすることを特徴とする
。
〔実施例〕
次に本発明について、図面を参照して説明する。
第１図に、本発明の一実施例を示す。第１図において、
レジスタｌにはプログラムの制御に必要な情報が格納て
れており、カウンタ２はレジスタ１の内容をインクリメ
ントあるいはチクリメントする。メモリ３にはプログラ
ムのインストラクションが記憶されており、インストラ
クション制御回路４は、メモリ３から出力されるインス
トラクションを有効とするか無効とするかの制御を行な
う。
インストラクションレジスタ５はインストラクション制
御回路４から出力を格納するレジスタである。
以下に、第１図のプログラム制御回路の動作を述べる。
レジスタ１にプロクラムの制御で必要なデータ値を格納
する。次に、カウンタ２を動作させる信号６によシ、カ
ウンタ２を駆動させる。たとえば、カウンタ２がデクリ
メントカウンタならば、信号６が９１“の時、レジスタ
１の値に対してチクリメントを行なう。レジスタ１の値
に対して、複数回デクリメント全行ない、ボローが発生
したならば、カウンタ２はボロー信号を出力する。一方
、カウンタ２がインクリメントカウンタならば、信号６
がＸ′１“の時、レジスタ１の値に対してインクリメン
トを行なう。レジスタ１の値に対して、複数回インクリ
メントを行ないキャリーが発生したならば、カウンタ２
はキャリー信号を出力する。
インストラクション制御回路４にボロー（または、キャ
リー）信号が入力されたならば、これを制御信号として
メモリ３からの入力であるインストラクションを無効と
する。例えは、読出されたイントラクション１ＮＯＰ命
令にかえて非処理性実行状態とする。カウンタ２からの
ホロー（または、キャリー）信号が入力されなければ、
メモリ３からの読出されたインストラクションをそのま
ま出力する。制御回路４より出力されたインストラクシ
ョンは、インストラクションレジスタに格納される。
以上のように、カウンタ２で発生するボロー（または、
キャリー）信号を、インストラクションの制御信号とし
て用いることにより、レジスタ１の内容をいろいろ判定
命令を使って調べることなく、ハードウェア回路で自動
的に判定できる。
かかる回路によれば、レジスタ１に設定した値をチクリ
メントもしくはインクリメントしてボローもしくはキャ
リー信号を発生するまで、同一処理を繰り返し実行する
数値演算プログラムの処理が可能である。
第２図にそのフローチャート’を示す。なおりつ／り２
としてデクリメントカウンタを使用した例を示す。
まず、プログラムで繰り返し処理を行なう回数をレジス
タ１に格納する。次に、繰り返されるべき第１回目の処
理を実行する。そしてカウンタ２に信号６を与えて、レ
ジスタ１の値を１だけデクリメントする。チクリメント
の結果、カウンタ２からボロー信号が発生されなければ
、ジャンプ命令に従って繰り返し処理に戻り、′ｊＰＪ
２回目の処理を実行する３、これを繰り返して、カウン
タ２からホロー信号が発生された時、制御回路４はメモ
リから次に読出されるジャンプ命令’１ＮＯＰ命令にか
える。この結果、ジャンプ命令は実行されず、繰り返し
処理から抜は出すことができる。またインクリメントカ
ウンタで、キャリーを用いても同様のことができる。
〔発明の効果〕
以上説明したように本発明はカウンタより出力されるボ
ロー（または、キャリー）信号を用いて、インストラク
ションを制御することにより、繰り返し処理を実行する
ことができる。従来の繰り返し処理では、カウントを行
なうのに１インストラクシヨン必要であったが、本発明
では以下に示すように、カウンタの操作と演算処理とを
同時かつ並に実行することができる。
まず、従来の繰り返し処理を行なった場合の処理ステッ
プ″を示す。
Ａ−１：レジスタＡに値を設定する。
Ａ−２＝数値演算処理 Ａ−３：レジスタの値をデクリメントする。
Ａ−４：レジスタの値がゝ０“ならばＧｏ　ＴＯＡ−５
、それ以外はＧＯＴＯＡ−２゜ Ａ−５二次の処理に移る。
次に、本発明であるプログラム制御回路を用いて、繰り
返し処理を行なった場合の処理ステップを示す。
Ｂ−１：レジスタＡに値を設定する。
Ｂ−２二数値演算処理（レジスタ人の制御信号がゝゝｌ
“ならば、レジスタＡの値をチクリメントすることも含
む） Ｂ−３：デクリメントの結果、ボローが発生したならば
、ＧＯＴＯ１３−４、それ以外はＧＯＴＯＢ−２゜ Ｂ−４＝次の処理に移る◎ 前記のように繰り返し処理で本発明を用いた場合と、従
来の方法で行なった場合では、本発明を用いた方が、ス
テップは短かくなる。なぜならば、従来の方法では、Ａ
−３命令を指定するのに１インストラクシヨン必要であ
るのに対して、本発明では、チクリメントさせる制御信
号は１ビツトのみ必要であり、この制御信号を複数ビッ
トからなるインストラクションの中で１ビツトで指定す
るならば、残りのビットで他の命令を同時に指定できる
からである。すなわち、数値演算処理の命令とレジスタ
Ａのデクリメントとを同じインストラクションで指定で
きる。
以上のように、本発明のプログラム制御回路音用いるこ
とにより、プログラムステップを短かくできるとともに
、判定処理を簡素化でき、プログラム処理の高速化力１
−１れる。
【図面の簡単な説明】
第１図は本発明のマイクロプログラム制御回路を用いた
一実施例のブロック図、第２図は本発明を用いて繰り返
し処理を行なった場合のフローチャート、第３図は従来
の繰り返し処理のフローチャートである。 １．５・・・・・・レジスタ、２°゛°・°゛カウンタ
ー３°゛。 ・・・メモリー、４・・・・・・選択回路、Ｎ・・・・
・・繰り返し処理に必要な値、６・・・・・・信号、ａ
・・・・・・レジスタｌをデクリメントさせる制御信号
。 ↓ 第　１　図 箔　２　口

Claims (1)

    【特許請求の範囲】
  1. レジスタと、前記レジスタの内容をプログラムの処理に
    従つて変更する手段と、命令を記憶する手段と、前記変
    更手段で変更された内容が所定の内容になった時、前記
    記憶手段から読出された命令を無効にする手段とを有す
    ることを特徴とするプログラム制御回路。
JP61022267A 1986-02-03 1986-02-03 プログラム制御回路 Pending JPS62180427A (ja)

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JP61022267A JPS62180427A (ja) 1986-02-03 1986-02-03 プログラム制御回路
EP87101405A EP0231928B1 (en) 1986-02-03 1987-02-03 Program control circuit
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