JP3208990B2 - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JP3208990B2 JP3208990B2 JP11221994A JP11221994A JP3208990B2 JP 3208990 B2 JP3208990 B2 JP 3208990B2 JP 11221994 A JP11221994 A JP 11221994A JP 11221994 A JP11221994 A JP 11221994A JP 3208990 B2 JP3208990 B2 JP 3208990B2
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- steps
- storage means
- signal processing
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electrophonic Musical Instruments (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号処理装置に関し、
特に、楽音信号処理に適した信号処理装置に関する。
特に、楽音信号処理に適した信号処理装置に関する。
【０００２】
【従来の技術】従来、楽音信号処理等にはストアド・プ
ログラム型のＬＳＩであるＤＳＰ（Digital Signal Pro
cessor）が用いられている。かかるＤＳＰは、マイクロ
プログラムレジスタに所望のマイクロプログラムを記憶
させ、そのマイクロプログラムを実行することにより種
々の信号処理が実行できるように構成されている。ま
た、かかる従来のＤＳＰは、マイクロプログラムのステ
ップ数と１サンプリング周期で実行されるステップ数と
を一致させ、１サンプリング周期につき１回、そのマイ
クロプログラムを実行していた。このような処理方法に
は汎用性があり、大規模なプログラムから小規模なプロ
グラムまで対応できるという利点があった。
ログラム型のＬＳＩであるＤＳＰ（Digital Signal Pro
cessor）が用いられている。かかるＤＳＰは、マイクロ
プログラムレジスタに所望のマイクロプログラムを記憶
させ、そのマイクロプログラムを実行することにより種
々の信号処理が実行できるように構成されている。ま
た、かかる従来のＤＳＰは、マイクロプログラムのステ
ップ数と１サンプリング周期で実行されるステップ数と
を一致させ、１サンプリング周期につき１回、そのマイ
クロプログラムを実行していた。このような処理方法に
は汎用性があり、大規模なプログラムから小規模なプロ
グラムまで対応できるという利点があった。
【０００３】また、近年のＬＳＩ技術の進歩により、１
サンプリング周期内で実行できるステップ数は増加する
一方であり、以前では不可能であった複雑なプログラム
の実行や、複数のプログラムの並列的実行が可能となっ
て来ている。
サンプリング周期内で実行できるステップ数は増加する
一方であり、以前では不可能であった複雑なプログラム
の実行や、複数のプログラムの並列的実行が可能となっ
て来ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＳＰでは、１サンプリング周期内に実行できるス
テップ数が増大すると、それに応じてマイクロプログラ
ムレジスタの面積も大きくなり、結果的に、ＬＳＩが大
規模化し、これによりコストの増大を招くという問題が
あった。
来のＤＳＰでは、１サンプリング周期内に実行できるス
テップ数が増大すると、それに応じてマイクロプログラ
ムレジスタの面積も大きくなり、結果的に、ＬＳＩが大
規模化し、これによりコストの増大を招くという問題が
あった。
【０００５】また、１サンプリング周期内に実行できる
ステップ数の増大化、即ち、マイクロプログラムレジス
タに記憶できるプログラム数の増大化は、記憶できるプ
ログラムのステップ数を最大限に使用しなければならな
い複雑なプログラムを実行する場合には必要不可欠であ
るが、例えば、同じ処理を異なる入力に対して行った
り、ＤＳＰを音源として使用する際の複数チャンネル処
理を行ったりする場合には、同様のプログラムを複数個
記述しなければならなかった。
ステップ数の増大化、即ち、マイクロプログラムレジス
タに記憶できるプログラム数の増大化は、記憶できるプ
ログラムのステップ数を最大限に使用しなければならな
い複雑なプログラムを実行する場合には必要不可欠であ
るが、例えば、同じ処理を異なる入力に対して行った
り、ＤＳＰを音源として使用する際の複数チャンネル処
理を行ったりする場合には、同様のプログラムを複数個
記述しなければならなかった。
【０００６】本発明は、上記問題に鑑みてなされたもの
で、ＤＳＰに占めるマイクロプログラムレジスタの面積
を削減してＬＳＩの総面積を減少させ、製造コストを削
減することが可能な信号処理装置を提供することを目的
とする。
で、ＤＳＰに占めるマイクロプログラムレジスタの面積
を削減してＬＳＩの総面積を減少させ、製造コストを削
減することが可能な信号処理装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、１サンプリング周期内にｎ
ステップの処理を実行する信号処理装置において、前記
ｎステップより小さいステップ数のマイクロプログラム
を記憶するプログラム記憶手段と、前記マイクロプログ
ラムを実行しているときに該マイクロプログラムに適用
されるパラメータを記憶するパラメータ記憶手段と、前
記マイクロプログラムの実行するステップを順次指定す
る指定手段と、前記パラメータ記憶手段から供給される
パラメータに基づき、前記プログラム記憶手段から供給
される前記マイクロプログラムの、前記指定手段によっ
て指定されるステップの信号処理演算を行う演算手段と
を有し、前記指定手段は、前記プログラム記憶手段に記
憶されたマイクロプログラムを１サンプリング周期内で
複数回繰り返し指定し、前記パラメータ記憶手段は、前
記ｎステップに対応した記憶容量を有し、１サンプリン
グ周期内に実行されるｎステップのそれぞれについて個
別のパラメータを出力することを特徴とする。
め、請求項１記載の発明は、１サンプリング周期内にｎ
ステップの処理を実行する信号処理装置において、前記
ｎステップより小さいステップ数のマイクロプログラム
を記憶するプログラム記憶手段と、前記マイクロプログ
ラムを実行しているときに該マイクロプログラムに適用
されるパラメータを記憶するパラメータ記憶手段と、前
記マイクロプログラムの実行するステップを順次指定す
る指定手段と、前記パラメータ記憶手段から供給される
パラメータに基づき、前記プログラム記憶手段から供給
される前記マイクロプログラムの、前記指定手段によっ
て指定されるステップの信号処理演算を行う演算手段と
を有し、前記指定手段は、前記プログラム記憶手段に記
憶されたマイクロプログラムを１サンプリング周期内で
複数回繰り返し指定し、前記パラメータ記憶手段は、前
記ｎステップに対応した記憶容量を有し、１サンプリン
グ周期内に実行されるｎステップのそれぞれについて個
別のパラメータを出力することを特徴とする。
【０００８】また、請求項２記載の発明は、１サンプリ
ング周期内にｎステップの処理を実行する信号処理装置
において、前記ｎステップより小さい所定の上限値以内
のステップ数のマイクロプログラムを記憶するプログラ
ム記憶手段と、前記マイクロプログラムを前記プログラ
ム記憶手段に供給する供給手段と、前記マイクロプログ
ラムの実行ステップ数を該マイクロプログラムのステッ
プ数の範囲内で任意に指定するステップ数情報指定手段
と、前記マイクロプログラムを実行しているときに該マ
イクロプログラムに適用されるパラメータを記憶するパ
ラメータ記憶手段と、前記プログラム記憶手段に記憶さ
れている前記マイクロプログラムの実行するステップを
順次指定する指定手段と、前記パラメータ記憶手段から
供給されるパラメータに基づき、前記プログラム記憶手
段から供給される前記マイクロプログラムの、前記指定
手段によって指定されるステップの信号処理演算を行う
演算手段とを有し、前記指定手段は、前記ステップ数情
報指定手段によって指定されたステップ数情報に応じ
て、前記プログラム記憶手段に記憶されたマイクロプロ
グラムを１サンプリング周期内で複数回繰り返し指定
し、前記パラメータ記憶手段は、前記ｎステップに対応
した記憶容量を有し、１サンプリング周期内に実行され
るｎステップのそれぞれについて個別のパラメータを出
力することを特徴とする。
ング周期内にｎステップの処理を実行する信号処理装置
において、前記ｎステップより小さい所定の上限値以内
のステップ数のマイクロプログラムを記憶するプログラ
ム記憶手段と、前記マイクロプログラムを前記プログラ
ム記憶手段に供給する供給手段と、前記マイクロプログ
ラムの実行ステップ数を該マイクロプログラムのステッ
プ数の範囲内で任意に指定するステップ数情報指定手段
と、前記マイクロプログラムを実行しているときに該マ
イクロプログラムに適用されるパラメータを記憶するパ
ラメータ記憶手段と、前記プログラム記憶手段に記憶さ
れている前記マイクロプログラムの実行するステップを
順次指定する指定手段と、前記パラメータ記憶手段から
供給されるパラメータに基づき、前記プログラム記憶手
段から供給される前記マイクロプログラムの、前記指定
手段によって指定されるステップの信号処理演算を行う
演算手段とを有し、前記指定手段は、前記ステップ数情
報指定手段によって指定されたステップ数情報に応じ
て、前記プログラム記憶手段に記憶されたマイクロプロ
グラムを１サンプリング周期内で複数回繰り返し指定
し、前記パラメータ記憶手段は、前記ｎステップに対応
した記憶容量を有し、１サンプリング周期内に実行され
るｎステップのそれぞれについて個別のパラメータを出
力することを特徴とする。
【０００９】さらに、請求項３記載の発明は、１サンプ
リング周期内にステップ数ｎの処理を実行する信号処理
装置において、前記ｎステップより小さい所定の上限値
以内のステップ数の、アルゴリズムが異なる複数のマイ
クロプログラムを記憶するプログラム記憶手段と、前記
複数のマイクロプログラムを前記プログラム記憶手段に
供給する供給手段と、前記各マイクロプログラムの実行
ステップ数を該マイクロプログラムのステップ数の範囲
内で各々任意に指定するステップ数情報指定手段と、前
記各マイクロプログラムの１サンプリング周期内におけ
る繰り返し回数を各々指定する繰り返し回数指定手段
と、前記各マイクロプログラムを実行しているときに該
マイクロプログラムに適用されるパラメータを記憶する
パラメータ記憶手段と、前記プログラム記憶手段に記憶
されている前記複数のマイクロプログラムの内、実行す
べきマイクロプログラムを指定するとともに、前記プロ
グラム記憶手段に記憶されている該マイクロプログラム
の実行するステップを順次指定する指定手段と、前記パ
ラメータ記憶手段から供給されるパラメータに基づき、
前記プログラム記憶手段から供給される前記マイクロプ
ログラムの、前記指定手段によって指定されるステップ
の信号処理演算を行う演算手段とを有し、前記指定手段
は、前記プログラムサイズ設定手段によって設定される
ステップ数と、前記繰り返し回数設定手段によって設定
された繰り返し回数とに応じて、前記プログラム記憶手
段に記憶された前記複数のマイクロプログラムを順次各
々指定された繰り返し回数ずつ繰り返し指定し、前記パ
ラメータ記憶手段は、前記ｎステップに対応した記憶容
量を有し、１サンプリング周期内に実行されるｎステッ
プのそれぞれについて個別のパラメータを出力すること
を特徴とする。
リング周期内にステップ数ｎの処理を実行する信号処理
装置において、前記ｎステップより小さい所定の上限値
以内のステップ数の、アルゴリズムが異なる複数のマイ
クロプログラムを記憶するプログラム記憶手段と、前記
複数のマイクロプログラムを前記プログラム記憶手段に
供給する供給手段と、前記各マイクロプログラムの実行
ステップ数を該マイクロプログラムのステップ数の範囲
内で各々任意に指定するステップ数情報指定手段と、前
記各マイクロプログラムの１サンプリング周期内におけ
る繰り返し回数を各々指定する繰り返し回数指定手段
と、前記各マイクロプログラムを実行しているときに該
マイクロプログラムに適用されるパラメータを記憶する
パラメータ記憶手段と、前記プログラム記憶手段に記憶
されている前記複数のマイクロプログラムの内、実行す
べきマイクロプログラムを指定するとともに、前記プロ
グラム記憶手段に記憶されている該マイクロプログラム
の実行するステップを順次指定する指定手段と、前記パ
ラメータ記憶手段から供給されるパラメータに基づき、
前記プログラム記憶手段から供給される前記マイクロプ
ログラムの、前記指定手段によって指定されるステップ
の信号処理演算を行う演算手段とを有し、前記指定手段
は、前記プログラムサイズ設定手段によって設定される
ステップ数と、前記繰り返し回数設定手段によって設定
された繰り返し回数とに応じて、前記プログラム記憶手
段に記憶された前記複数のマイクロプログラムを順次各
々指定された繰り返し回数ずつ繰り返し指定し、前記パ
ラメータ記憶手段は、前記ｎステップに対応した記憶容
量を有し、１サンプリング周期内に実行されるｎステッ
プのそれぞれについて個別のパラメータを出力すること
を特徴とする。
【００１０】
【作用】請求項１記載の発明の構成に依れば、プログラ
ム記憶手段に記憶されたマイクロプログラムは、指定手
段によって１サンプリング周期内で複数回繰り返し指定
され、該１サンプリング周期内に実行されるｎステップ
のそれぞれについて、パラメータ記憶手段から個別のパ
ラメータが出力され、前記マイクロプログラムの、前記
指定手段によって指定されたステップの信号処理演算が
演算手段によって実行される。
ム記憶手段に記憶されたマイクロプログラムは、指定手
段によって１サンプリング周期内で複数回繰り返し指定
され、該１サンプリング周期内に実行されるｎステップ
のそれぞれについて、パラメータ記憶手段から個別のパ
ラメータが出力され、前記マイクロプログラムの、前記
指定手段によって指定されたステップの信号処理演算が
演算手段によって実行される。
【００１１】また、請求項２記載の発明の構成に依れ
ば、指定手段により、ステップ数情報指定手段によって
指定されたステップ数情報に応じて、プログラム記憶手
段に記憶されたマイクロプログラムは１サンプリング周
期内で複数回繰り返し指定され、該１サンプリング周期
内に実行されるｎステップのそれぞれについて、パラメ
ータ記憶手段から個別のパラメータが出力され、前記マ
イクロプログラムの、前記指定手段によって指定された
ステップの信号処理演算が演算手段によって実行され
る。
ば、指定手段により、ステップ数情報指定手段によって
指定されたステップ数情報に応じて、プログラム記憶手
段に記憶されたマイクロプログラムは１サンプリング周
期内で複数回繰り返し指定され、該１サンプリング周期
内に実行されるｎステップのそれぞれについて、パラメ
ータ記憶手段から個別のパラメータが出力され、前記マ
イクロプログラムの、前記指定手段によって指定された
ステップの信号処理演算が演算手段によって実行され
る。
【００１２】さらに、請求項３記載の発明の構成に依れ
ば、指定手段により、プログラムサイズ設定手段によっ
て設定されるステップ数と、繰り返し回数設定手段によ
って設定された繰り返し回数とに応じて、マイクロプロ
グラム記憶手段に記憶された複数のマイクロプログラム
が順次各々指定された繰り返し回数ずつ繰り返し指定さ
れ、１サンプリング周期内に実行されるｎステップのそ
れぞれについて、パラメータ記憶手段から個別のパラメ
ータが出力され、前記マイクロプログラムの、前記指定
手段によって指定されたステップの信号処理演算が演算
手段によって実行される。
ば、指定手段により、プログラムサイズ設定手段によっ
て設定されるステップ数と、繰り返し回数設定手段によ
って設定された繰り返し回数とに応じて、マイクロプロ
グラム記憶手段に記憶された複数のマイクロプログラム
が順次各々指定された繰り返し回数ずつ繰り返し指定さ
れ、１サンプリング周期内に実行されるｎステップのそ
れぞれについて、パラメータ記憶手段から個別のパラメ
ータが出力され、前記マイクロプログラムの、前記指定
手段によって指定されたステップの信号処理演算が演算
手段によって実行される。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】図１は、本発明の第１実施例に係る信号処
理装置を含む電子楽器の概略構成を示すブロック図であ
り、本実施例の信号処理装置は、例えば、エフェクタに
適用されたものである。
理装置を含む電子楽器の概略構成を示すブロック図であ
り、本実施例の信号処理装置は、例えば、エフェクタに
適用されたものである。
【００１５】同図に示すように、この電子楽器は、音高
情報を入力するための鍵盤１と、各種操作情報を入力す
るための操作子２と、電子楽器全体の制御を司るＣＰＵ
３と、ＣＰＵ３が実行する制御プログラムやテーブルデ
ータ等を記憶するＲＯＭ４と、各種入力情報および演算
結果等を一時的に記憶するＲＡＭ５と、前記鍵盤１から
の音高情報に基づいて楽音信号を発生する音源６と、該
音源６からの楽音信号の信号処理を行う信号処理装置
（ＤＳＰ）７と、該ＤＳＰ７からの楽音信号の音像定位
を変更するための音像定位装置８と、該音像定位装置８
からのデジタル楽音信号をアナログ楽音信号に変換する
ためのＤＡＣ（Digitai Analog Converter）９と、その
アナログ楽音信号を楽音に変換するためのスピーカ１０
とにより構成されている。
情報を入力するための鍵盤１と、各種操作情報を入力す
るための操作子２と、電子楽器全体の制御を司るＣＰＵ
３と、ＣＰＵ３が実行する制御プログラムやテーブルデ
ータ等を記憶するＲＯＭ４と、各種入力情報および演算
結果等を一時的に記憶するＲＡＭ５と、前記鍵盤１から
の音高情報に基づいて楽音信号を発生する音源６と、該
音源６からの楽音信号の信号処理を行う信号処理装置
（ＤＳＰ）７と、該ＤＳＰ７からの楽音信号の音像定位
を変更するための音像定位装置８と、該音像定位装置８
からのデジタル楽音信号をアナログ楽音信号に変換する
ためのＤＡＣ（Digitai Analog Converter）９と、その
アナログ楽音信号を楽音に変換するためのスピーカ１０
とにより構成されている。
【００１６】上記構成要素１〜８は、バス１１を介して
相互に接続され、音源６はＤＳＰ７に接続され、ＤＳＰ
７は音像定位装置８に接続され、音像定位装置８は、Ｄ
ＡＣ９を介して、スピーカ１０に接続されている。
相互に接続され、音源６はＤＳＰ７に接続され、ＤＳＰ
７は音像定位装置８に接続され、音像定位装置８は、Ｄ
ＡＣ９を介して、スピーカ１０に接続されている。
【００１７】図２は、図１のＤＳＰ７の詳細な構成を示
すブロック図であるが、同図には、説明の都合上、ＤＳ
Ｐ７以外の構成要素も図示されている。
すブロック図であるが、同図には、説明の都合上、ＤＳ
Ｐ７以外の構成要素も図示されている。
【００１８】図２に示されるように、ＤＳＰ７は、８ス
テップのマイクロプログラムを格納するマイクロプログ
ラムレジスタ２１と、８ビットのアドレス空間を有し、
各アドレスに割り当てられたレジスタ領域に係数値を格
納する係数レジスタ２２と、クロック信号をカウント
し、各種カウント値を出力するカウンタ２３と、８ビッ
トのアドレス空間を有し、各アドレスに割り当てられた
レジスタ領域にアドレス値を格納するアドレスレジスタ
２４と、１ステップ内で加算および乗算の双方の演算を
行う演算部２５と、演算結果を格納するデータレジスタ
２６とにより主として構成されている。なお、マイクロ
プログラムレジスタ２１、係数レジスタ２２、および、
アドレスレジスタ２４の各容量は上記値に限られるもの
ではないことは云うまでもない。
テップのマイクロプログラムを格納するマイクロプログ
ラムレジスタ２１と、８ビットのアドレス空間を有し、
各アドレスに割り当てられたレジスタ領域に係数値を格
納する係数レジスタ２２と、クロック信号をカウント
し、各種カウント値を出力するカウンタ２３と、８ビッ
トのアドレス空間を有し、各アドレスに割り当てられた
レジスタ領域にアドレス値を格納するアドレスレジスタ
２４と、１ステップ内で加算および乗算の双方の演算を
行う演算部２５と、演算結果を格納するデータレジスタ
２６とにより主として構成されている。なお、マイクロ
プログラムレジスタ２１、係数レジスタ２２、および、
アドレスレジスタ２４の各容量は上記値に限られるもの
ではないことは云うまでもない。
【００１９】マイクロプログラムレジスタ２１、係数レ
ジスタ２２、カウンタ２３およびアドレスレジスタ２４
は、バス１１に接続され、各構成要素２１〜２４は、前
記ＣＰＵ３により制御される。
ジスタ２２、カウンタ２３およびアドレスレジスタ２４
は、バス１１に接続され、各構成要素２１〜２４は、前
記ＣＰＵ３により制御される。
【００２０】マイクロプログラムレジスタ２１のアドレ
ス入力端子にはカウンタ２３の出力端子ＯＵＴ２が接続
され、該端子ＯＵＴ２から第２のカウント値が供給さ
れ、マイクロプログラムレジスタ２１は、このカウント
値に応じてマイクロプログラムを順次実行し、各種セレ
クタ（本実施例では、後述するセレクタ３０が１つだけ
図示されている）にセレクト信号を供給する。
ス入力端子にはカウンタ２３の出力端子ＯＵＴ２が接続
され、該端子ＯＵＴ２から第２のカウント値が供給さ
れ、マイクロプログラムレジスタ２１は、このカウント
値に応じてマイクロプログラムを順次実行し、各種セレ
クタ（本実施例では、後述するセレクタ３０が１つだけ
図示されている）にセレクト信号を供給する。
【００２１】係数レジスタ２２のアドレス入力端子には
カウンタ２３の出力端子ＯＵＴ１が接続され、該端子Ｏ
ＵＴ１から第１のカウント値が供給され、係数レジスタ
２２は、このカウント値に応じて当該アドレスに格納さ
れた係数値を演算部２５の一方の入力端子に出力する。
カウンタ２３の出力端子ＯＵＴ１が接続され、該端子Ｏ
ＵＴ１から第１のカウント値が供給され、係数レジスタ
２２は、このカウント値に応じて当該アドレスに格納さ
れた係数値を演算部２５の一方の入力端子に出力する。
【００２２】アドレスレジスタ２４のアドレス入力端子
にはカウンタ２３の出力端子ＯＵＴ１が接続され、アド
レスレジスタ２４のデータ出力端子は、加算器２７の一
方の入力端子に接続され、加算器２７の他方の入力端子
には、アドレスコントローラ２８の出力端子が接続され
ている。ここで、アドレスコントローラ２８は、遅延用
ＲＡＭ３０の複数の領域のうち一つの領域に対応するア
ドレス空間を１サンプリング周期毎に“１”ずつ減算し
て出力する。この出力値が領域の先頭に達したときは次
のサンプリング周期で領域の最後のアドレスを出力す
る。すなわち、領域をリングバッファとして使用する。
にはカウンタ２３の出力端子ＯＵＴ１が接続され、アド
レスレジスタ２４のデータ出力端子は、加算器２７の一
方の入力端子に接続され、加算器２７の他方の入力端子
には、アドレスコントローラ２８の出力端子が接続され
ている。ここで、アドレスコントローラ２８は、遅延用
ＲＡＭ３０の複数の領域のうち一つの領域に対応するア
ドレス空間を１サンプリング周期毎に“１”ずつ減算し
て出力する。この出力値が領域の先頭に達したときは次
のサンプリング周期で領域の最後のアドレスを出力す
る。すなわち、領域をリングバッファとして使用する。
【００２３】加算器２７の出力側は、ＤＳＰ７の外部に
設けられた遅延用ＲＡＭ３０のアドレス入力端子に接続
されている。また、遅延用ＲＡＭ３０には、カウンタ２
３の出力端子ＯＵＴ３が接続されるとともに、演算部２
５の出力側とデータレジスタ２６およびラッチ回路２９
の入力側とを結ぶデータ線も接続されている。ここで、
遅延用ＲＡＭ３０は、加算器２７からの出力により指定
されるアドレスに、演算部２５からの演算出力（楽音信
号）を書き込み、その書き込まれた楽音信号を所望の値
だけ離れたアドレスから読み出すことにより所望の時間
だけ遅延させるものであり、この遅延により楽音には各
種効果が付与される。また、遅延用ＲＡＭ３０は、アド
レス空間が複数の領域に分割され、各領域は、カウンタ
２３の出力端子ＯＵＴ３からの出力信号によって切り替
え制御される。これは、後述するように、マイクロプロ
グラムレジスタ２１に記憶されたマイクロプログラムを
１サンプリング周期内に複数回実行し、各回数毎に異な
った信号処理を行うので、同一領域に信号処理された楽
音信号を順次記憶して行くと、１サンプリング周期前に
記憶された楽音信号を使用したい場合があったとして
も、その楽音信号は更新されてしまって使用することが
できないからである。
設けられた遅延用ＲＡＭ３０のアドレス入力端子に接続
されている。また、遅延用ＲＡＭ３０には、カウンタ２
３の出力端子ＯＵＴ３が接続されるとともに、演算部２
５の出力側とデータレジスタ２６およびラッチ回路２９
の入力側とを結ぶデータ線も接続されている。ここで、
遅延用ＲＡＭ３０は、加算器２７からの出力により指定
されるアドレスに、演算部２５からの演算出力（楽音信
号）を書き込み、その書き込まれた楽音信号を所望の値
だけ離れたアドレスから読み出すことにより所望の時間
だけ遅延させるものであり、この遅延により楽音には各
種効果が付与される。また、遅延用ＲＡＭ３０は、アド
レス空間が複数の領域に分割され、各領域は、カウンタ
２３の出力端子ＯＵＴ３からの出力信号によって切り替
え制御される。これは、後述するように、マイクロプロ
グラムレジスタ２１に記憶されたマイクロプログラムを
１サンプリング周期内に複数回実行し、各回数毎に異な
った信号処理を行うので、同一領域に信号処理された楽
音信号を順次記憶して行くと、１サンプリング周期前に
記憶された楽音信号を使用したい場合があったとして
も、その楽音信号は更新されてしまって使用することが
できないからである。
【００２４】前記データレジスタ２６にはカウンタ２３
の出力端子ＯＵＴ３が接続され、データレジスタ２６の
出力側は、セレクタ３０の一方の入力端子ＩＮ１に接続
されている。セレクタ３０の他方の入力端子ＩＮ２には
前記図１の音源６が接続され、セレクタ３０の出力側
は、演算部２５の他方の入力端子に接続されている。さ
らに、セレクタ３０のセレクト端子ＳＥＬには、マイク
ロプログラムレジスタ２１の複数のセレクト信号出力端
子の内、所定の出力端子が接続され、前述のようにセレ
クト信号が供給される。このセレクト信号に応じて、セ
レクタ３０は、データレジスタ２６からの出力信号と音
源６からの出力信号とを切り替えて、演算部２５に出力
する。ここで、データレジスタ２６も、上述した遅延用
ＲＡＭ３０と同様に、アドレス空間が複数領域に分割さ
れ、各領域は、カウンタ２３の出力端子ＯＵＴ３からの
出力に応じて切り替え制御される。
の出力端子ＯＵＴ３が接続され、データレジスタ２６の
出力側は、セレクタ３０の一方の入力端子ＩＮ１に接続
されている。セレクタ３０の他方の入力端子ＩＮ２には
前記図１の音源６が接続され、セレクタ３０の出力側
は、演算部２５の他方の入力端子に接続されている。さ
らに、セレクタ３０のセレクト端子ＳＥＬには、マイク
ロプログラムレジスタ２１の複数のセレクト信号出力端
子の内、所定の出力端子が接続され、前述のようにセレ
クト信号が供給される。このセレクト信号に応じて、セ
レクタ３０は、データレジスタ２６からの出力信号と音
源６からの出力信号とを切り替えて、演算部２５に出力
する。ここで、データレジスタ２６も、上述した遅延用
ＲＡＭ３０と同様に、アドレス空間が複数領域に分割さ
れ、各領域は、カウンタ２３の出力端子ＯＵＴ３からの
出力に応じて切り替え制御される。
【００２５】以上のように構成されたＤＳＰ７が行う制
御処理を、図３〜図５を参照して説明する。
御処理を、図３〜図５を参照して説明する。
【００２６】図３は、ＤＳＰ７が実行する制御処理のア
ルゴリズムの一例を示す図であり、ＩＩＲフィルタのフ
ィルタアルゴリズムを示している。このフィルタアルゴ
リズムを用いて、その構成要素である係数値を変更する
ことにより、各種特性の異なるフィルタを構成してい
る。ここで、特性の異なるフィルタとは、具体的には、
低域通過フィルタ（ＬＰＦ）、高域通過フィルタ（ＨＰ
Ｆ）、バンドパスフィルタ（ＢＰＦ）、バンドリジェク
トフィルタ（ＢＲＦ）等のことをいう。
ルゴリズムの一例を示す図であり、ＩＩＲフィルタのフ
ィルタアルゴリズムを示している。このフィルタアルゴ
リズムを用いて、その構成要素である係数値を変更する
ことにより、各種特性の異なるフィルタを構成してい
る。ここで、特性の異なるフィルタとは、具体的には、
低域通過フィルタ（ＬＰＦ）、高域通過フィルタ（ＨＰ
Ｆ）、バンドパスフィルタ（ＢＰＦ）、バンドリジェク
トフィルタ（ＢＲＦ）等のことをいう。
【００２７】図３において、入力信号ｉｎは、入力ゲイ
ンｉｇだけ増幅された後、２信号に分岐され、一方は、
ゲインａ１だけ増幅されて加算器４１に供給され、他方
は、所定の遅延時間Ｄだけ遅延されて遅延信号Ｚｉ１と
なる。信号Ｚｉ１は、２信号に分岐され、一方は、ゲイ
ンａ２だけ増幅されて加算器４１に供給され、他方は、
さらに所定の遅延時間Ｄだけ遅延されて遅延信号Ｚｉ２
となった後に、ゲインａ３だけ増幅されて加算器４１に
供給される。
ンｉｇだけ増幅された後、２信号に分岐され、一方は、
ゲインａ１だけ増幅されて加算器４１に供給され、他方
は、所定の遅延時間Ｄだけ遅延されて遅延信号Ｚｉ１と
なる。信号Ｚｉ１は、２信号に分岐され、一方は、ゲイ
ンａ２だけ増幅されて加算器４１に供給され、他方は、
さらに所定の遅延時間Ｄだけ遅延されて遅延信号Ｚｉ２
となった後に、ゲインａ３だけ増幅されて加算器４１に
供給される。
【００２８】加算器４１からの出力は、２信号に分岐さ
れ、一方は、出力ゲインｏｇだけ増幅されて出力信号ｏ
ｕｔとなり、他方は、所定の遅延時間Ｄだけ遅延されて
遅延信号Ｚｏ１となる。遅延信号Ｚｏ１は、さらに、２
信号に分岐され、一方は、ゲインｂ１だけ増幅されて加
算器４１に供給され、他方は、さらに所定の遅延時間Ｄ
だけ遅延されて遅延信号Ｚｏ２となった後に、ゲインｂ
２だけ増幅されて加算器４１に供給される。
れ、一方は、出力ゲインｏｇだけ増幅されて出力信号ｏ
ｕｔとなり、他方は、所定の遅延時間Ｄだけ遅延されて
遅延信号Ｚｏ１となる。遅延信号Ｚｏ１は、さらに、２
信号に分岐され、一方は、ゲインｂ１だけ増幅されて加
算器４１に供給され、他方は、さらに所定の遅延時間Ｄ
だけ遅延されて遅延信号Ｚｏ２となった後に、ゲインｂ
２だけ増幅されて加算器４１に供給される。
【００２９】図４は、図３のフィルタアルゴリズムを実
現したマイクロプログラムの一例を示し、図４には、前
記図２のマイクロプログラムレジスタ２１、係数レジス
タ２２、および、アドレスレジスタ２４にそれぞれ格納
されたメモリ内容が図示されている。なお、同図の例に
依れば、最大３２個の特性の異なるフィルタを実現する
ことが可能になる。
現したマイクロプログラムの一例を示し、図４には、前
記図２のマイクロプログラムレジスタ２１、係数レジス
タ２２、および、アドレスレジスタ２４にそれぞれ格納
されたメモリ内容が図示されている。なお、同図の例に
依れば、最大３２個の特性の異なるフィルタを実現する
ことが可能になる。
【００３０】図５は、前記図２のカウンタ２３が出力す
る３種類のカウント値の時間推移を示す図であり、図４
のマイクロプログラムによる信号処理を実現するための
ものである。図５中、（ａ），（ｂ），（ｃ）は、それ
ぞれ、カウンタ２３の端子ＯＵＴ１、端子ＯＵＴ２、端
子ＯＵＴ３からのカウント値の時間推移を示している。
る３種類のカウント値の時間推移を示す図であり、図４
のマイクロプログラムによる信号処理を実現するための
ものである。図５中、（ａ），（ｂ），（ｃ）は、それ
ぞれ、カウンタ２３の端子ＯＵＴ１、端子ＯＵＴ２、端
子ＯＵＴ３からのカウント値の時間推移を示している。
【００３１】まず、カウンタ２３の端子ＯＵＴ１〜ＯＵ
Ｔ３から“０”が出力されると、端子ＯＵＴ２からの出
力によりマイクロプログラムレジスタ２１はマイクロプ
ログラムのステップ０の処理、即ち、“Ｔｅｍｐ＝ｉｎ
×ｉｇ”の演算処理を実行する。
Ｔ３から“０”が出力されると、端子ＯＵＴ２からの出
力によりマイクロプログラムレジスタ２１はマイクロプ
ログラムのステップ０の処理、即ち、“Ｔｅｍｐ＝ｉｎ
×ｉｇ”の演算処理を実行する。
【００３２】具体的には、セレクタ３０に対してセレク
ト信号を出力し、音源６から入力された信号（信号ｉ
ｎ）を演算部２５に出力する。また、係数レジスタ２２
のアドレス入力端子にも“０”が入力されるので、アド
レス０に割り当てられたレジスタ（図４のレジスタＩＧ
1）からその記憶内容（入力ゲインｉｇ）が演算部２５
に出力される。演算部２５では“ｉｎ×ｉｇ”の演算が
行われ、その演算結果が演算部２５から出力され、デー
タレジスタ２６の一つのレジスタ領域であるテンポラリ
レジスタＴｅｍｐに格納される。このステップ０の処理
において、等号“＝”の左辺は、書き込み処理を示して
いる。なお、演算部２５は、前述のように、１ステップ
内で加算および減算の双方の演算を行うように構成され
ているが、本ステップでは加算を必要としないので、実
際には、上記乗算結果に“０”が加算されている。
ト信号を出力し、音源６から入力された信号（信号ｉ
ｎ）を演算部２５に出力する。また、係数レジスタ２２
のアドレス入力端子にも“０”が入力されるので、アド
レス０に割り当てられたレジスタ（図４のレジスタＩＧ
1）からその記憶内容（入力ゲインｉｇ）が演算部２５
に出力される。演算部２５では“ｉｎ×ｉｇ”の演算が
行われ、その演算結果が演算部２５から出力され、デー
タレジスタ２６の一つのレジスタ領域であるテンポラリ
レジスタＴｅｍｐに格納される。このステップ０の処理
において、等号“＝”の左辺は、書き込み処理を示して
いる。なお、演算部２５は、前述のように、１ステップ
内で加算および減算の双方の演算を行うように構成され
ているが、本ステップでは加算を必要としないので、実
際には、上記乗算結果に“０”が加算されている。
【００３３】また、図４に示されるように、マイクロプ
ログラムには遅延用ＲＡＭ４０の書き込み（ＭＷ）／読
み出し（ＭＲ）制御（Ｗ／Ｒ）も指示されているので、
演算部２５からの演算結果は、前記図２の遅延用ＲＡＭ
４０にも書き込まれる。ここで、遅延用ＲＡＭ４０の書
き込みアドレスは、アドレスレジスタ２４のアドレス０
の内容（“０”）によって指定される。これは、アドレ
スレジスタ２４のアドレス入力端子にも、カウンタ２３
の端子ＯＵＴ１から“０”が入力されているからであ
る。以上のようにして、ステップ０では、図３の点ｐ１
における信号処理を行う。
ログラムには遅延用ＲＡＭ４０の書き込み（ＭＷ）／読
み出し（ＭＲ）制御（Ｗ／Ｒ）も指示されているので、
演算部２５からの演算結果は、前記図２の遅延用ＲＡＭ
４０にも書き込まれる。ここで、遅延用ＲＡＭ４０の書
き込みアドレスは、アドレスレジスタ２４のアドレス０
の内容（“０”）によって指定される。これは、アドレ
スレジスタ２４のアドレス入力端子にも、カウンタ２３
の端子ＯＵＴ１から“０”が入力されているからであ
る。以上のようにして、ステップ０では、図３の点ｐ１
における信号処理を行う。
【００３４】次に、カウンタ２３の端子ＯＵＴ１，２の
出力がそれぞれ“１”に切り替わると、その端子ＯＵＴ
２の出力によりマイクロプログラムレジスタ２１はマイ
クロプログラムのステップ１の処理、即ち、“Ｔｅｍｐ
＝Ｔｅｍｐ×ａ１”の演算処理を実行する。
出力がそれぞれ“１”に切り替わると、その端子ＯＵＴ
２の出力によりマイクロプログラムレジスタ２１はマイ
クロプログラムのステップ１の処理、即ち、“Ｔｅｍｐ
＝Ｔｅｍｐ×ａ１”の演算処理を実行する。
【００３５】具体的には、セレクタ３０に対してセレク
ト信号を出力し、セレクタ３０から出力される信号をデ
ータレジスタ２６から出力された信号に切り替える。こ
れにより、演算部２５には、ステップ０の処理により格
納されたテンポラリレジスタＴｅｍｐの内容が読み出さ
れて出力される。また、演算部２５の他の入力端子に
は、係数レジスタ２２のアドレス１に割り当てられたレ
ジスタ領域Ａ11の内容（ゲインａ１）が供給され、ステ
ップ０と同様にして、“Ｔｅｍｐ×ａ１”の演算が行わ
れ、その演算結果がテンポラリレジスタＴｅｍｐに書き
込まれる。ここで、上記マイクロプログラムにおいて、
右辺の“Ｔｅｍｐ”は、テンポラリレジスタＴｅｍｐか
らの読み出し処理を示している。以上のようにして、ス
テップ１では図３の点ｐ２における信号処理が行われ
る。
ト信号を出力し、セレクタ３０から出力される信号をデ
ータレジスタ２６から出力された信号に切り替える。こ
れにより、演算部２５には、ステップ０の処理により格
納されたテンポラリレジスタＴｅｍｐの内容が読み出さ
れて出力される。また、演算部２５の他の入力端子に
は、係数レジスタ２２のアドレス１に割り当てられたレ
ジスタ領域Ａ11の内容（ゲインａ１）が供給され、ステ
ップ０と同様にして、“Ｔｅｍｐ×ａ１”の演算が行わ
れ、その演算結果がテンポラリレジスタＴｅｍｐに書き
込まれる。ここで、上記マイクロプログラムにおいて、
右辺の“Ｔｅｍｐ”は、テンポラリレジスタＴｅｍｐか
らの読み出し処理を示している。以上のようにして、ス
テップ１では図３の点ｐ２における信号処理が行われ
る。
【００３６】続いて、カウンタ２３の端子ＯＵＴ１，２
の出力がそれぞれ“２”に切り替わると、マイクロプロ
グラムレジスタ２１はマイクロプログラムのステップ２
の処理（“Ｔｅｍｐ＝Ｔｅｍｐ＋Ｚｉ１×ａ２”）を実
行する。
の出力がそれぞれ“２”に切り替わると、マイクロプロ
グラムレジスタ２１はマイクロプログラムのステップ２
の処理（“Ｔｅｍｐ＝Ｔｅｍｐ＋Ｚｉ１×ａ２”）を実
行する。
【００３７】即ち、ステップ１と同様にして、セレクタ
３０から演算部２５にテンポラリレジスタＴｅｍｐの内
容（ステップ１の演算結果）が出力された後に、アドレ
スレジスタ２４のアドレス２の内容（“１”）により指
示された遅延用ＲＡＭ４０のアドレスからその内容が読
み出されて演算部２５に出力される。それと同時に、演
算部２５には係数レジスタ２２のアドレス２に割り当て
られたレジスタ領域Ａ12の内容（ゲインａ２）が出力さ
れ、“Ｔｅｍｐ＋Ｚｉ１×ａ２”の演算が行われ、その
演算結果がテンポラリレジスタＴｅｍｐに書き込まれ
る。ここで、遅延用ＲＡＭ４０から読み出される内容
は、１サンプリング周期前の“ｉｎ×ｉｇ”、即ち、１
サンプリング周期前のマイクロプログラムのステップ０
の処理結果である。これは、図３から分かるように、信
号Ｚｉ１は、点ｐ１の信号から時間Ｄだけ遅延されてお
り、本実施例では遅延時間Ｄは１サンプリング周期に該
当するからである。以上のようにして、ステップ２では
図３の点ｐ３における信号処理を行う。
３０から演算部２５にテンポラリレジスタＴｅｍｐの内
容（ステップ１の演算結果）が出力された後に、アドレ
スレジスタ２４のアドレス２の内容（“１”）により指
示された遅延用ＲＡＭ４０のアドレスからその内容が読
み出されて演算部２５に出力される。それと同時に、演
算部２５には係数レジスタ２２のアドレス２に割り当て
られたレジスタ領域Ａ12の内容（ゲインａ２）が出力さ
れ、“Ｔｅｍｐ＋Ｚｉ１×ａ２”の演算が行われ、その
演算結果がテンポラリレジスタＴｅｍｐに書き込まれ
る。ここで、遅延用ＲＡＭ４０から読み出される内容
は、１サンプリング周期前の“ｉｎ×ｉｇ”、即ち、１
サンプリング周期前のマイクロプログラムのステップ０
の処理結果である。これは、図３から分かるように、信
号Ｚｉ１は、点ｐ１の信号から時間Ｄだけ遅延されてお
り、本実施例では遅延時間Ｄは１サンプリング周期に該
当するからである。以上のようにして、ステップ２では
図３の点ｐ３における信号処理を行う。
【００３８】さらに、カウンタ２３の端子ＯＵＴ１，２
の出力がそれぞれ“３〜５”に切り替わると、マイクロ
プログラムレジスタ２１は、マイクロプログラムのステ
ップ３〜ステップ５を実行するが、このステップ３〜ス
テップ５の処理は、参照する係数レジスタ２２およびア
ドレスレジスタ２４のアドレスが異なる以外は、ステッ
プ２と同様の処理であるので、その説明を省略する。
の出力がそれぞれ“３〜５”に切り替わると、マイクロ
プログラムレジスタ２１は、マイクロプログラムのステ
ップ３〜ステップ５を実行するが、このステップ３〜ス
テップ５の処理は、参照する係数レジスタ２２およびア
ドレスレジスタ２４のアドレスが異なる以外は、ステッ
プ２と同様の処理であるので、その説明を省略する。
【００３９】次に、カウンタ２３の端子ＯＵＴ１，２の
出力が“６”に切り替わると、ステップ６の処理（“Ｔ
ｅｍｐ＝Ｔｅｍｐ”）が実行される。具体的には、テン
ポラリレジスタＴｅｍｐの内容、即ち、加算器４１の加
算結果を読み出して再びテンポラリレジスタＴｅｍｐに
書き込むとともに、その加算結果をアドレスレジスタ２
４で指定される遅延用ＲＡＭ４０のアドレス（アドレス
３）に書き込む処理が行われる。ここで、加算結果を遅
延用ＲＡＭ４０のアドレス３に書き込むのは、図３のフ
ィルタアルゴリズムでは点ｐ１の信号の遅延信号は１，
２サンプリング周期だけ遅れた信号だけ必要であり、３
サンプリング周期以上遅れた信号を得る必要はないから
である。また、このステップの処理を行う理由は、本実
施例のＤＳＰ７は、１ステップ内で遅延用ＲＡＭ４０へ
の書き込み処理および読み出し処理の双方の処理を行う
ことができない構成になっているからであり、１ステッ
プ内で書き込み処理および読み出し処理が可能であるＤ
ＳＰでは、このステップ処理は不要である。
出力が“６”に切り替わると、ステップ６の処理（“Ｔ
ｅｍｐ＝Ｔｅｍｐ”）が実行される。具体的には、テン
ポラリレジスタＴｅｍｐの内容、即ち、加算器４１の加
算結果を読み出して再びテンポラリレジスタＴｅｍｐに
書き込むとともに、その加算結果をアドレスレジスタ２
４で指定される遅延用ＲＡＭ４０のアドレス（アドレス
３）に書き込む処理が行われる。ここで、加算結果を遅
延用ＲＡＭ４０のアドレス３に書き込むのは、図３のフ
ィルタアルゴリズムでは点ｐ１の信号の遅延信号は１，
２サンプリング周期だけ遅れた信号だけ必要であり、３
サンプリング周期以上遅れた信号を得る必要はないから
である。また、このステップの処理を行う理由は、本実
施例のＤＳＰ７は、１ステップ内で遅延用ＲＡＭ４０へ
の書き込み処理および読み出し処理の双方の処理を行う
ことができない構成になっているからであり、１ステッ
プ内で書き込み処理および読み出し処理が可能であるＤ
ＳＰでは、このステップ処理は不要である。
【００４０】さらに、カウンタ２３の端子ＯＵＴ１，２
からの出力が“７”に切り替わると、ステップ７の処理
（“ｏｕｔ＝Ｔｅｍｐ×ｏｇ”）が実行される。即ち、
ステップ１と同様にして、テンポラリレジスタＴｅｍｐ
から前記ステップ６で格納された値（加算器４１の加算
結果）が読み出されて演算部２５に出力されるととも
に、係数レジスタ２２のアドレス７に割り当てられてい
るレジスタＯＧ1の内容が読み出されて演算部２５に出
力され、演算部２５では“Ｔｅｍｐ×ｏｇ”の演算が行
われる、そして、その演算結果が演算部２５から出力さ
れ、前記図３のラッチ回路２９でラッチされる。
からの出力が“７”に切り替わると、ステップ７の処理
（“ｏｕｔ＝Ｔｅｍｐ×ｏｇ”）が実行される。即ち、
ステップ１と同様にして、テンポラリレジスタＴｅｍｐ
から前記ステップ６で格納された値（加算器４１の加算
結果）が読み出されて演算部２５に出力されるととも
に、係数レジスタ２２のアドレス７に割り当てられてい
るレジスタＯＧ1の内容が読み出されて演算部２５に出
力され、演算部２５では“Ｔｅｍｐ×ｏｇ”の演算が行
われる、そして、その演算結果が演算部２５から出力さ
れ、前記図３のラッチ回路２９でラッチされる。
【００４１】カウンタ２３に次のクロックが供給される
と、図５に示されるように、カウンタ２３は、その端子
ＯＵＴ１から“８”を出力し、端子ＯＵＴ２から“０”
を出力し、端子ＯＵＴ３から“１”を出力する。これに
より、マイクロプログラムレジスタ２１は、その処理を
ステップ０に戻し、係数レジスタ２２およびアドレスレ
ジスタ２４は、参照されるアドレスをアドレス８に進め
る。また、データレジスタ２６は、テンポラリレジスタ
Ｔｅｍｐ等のレジスタが格納される領域を次の領域に切
り替える。これは、前述のように、レジスタを各フィル
タ毎に異ならせるためである。
と、図５に示されるように、カウンタ２３は、その端子
ＯＵＴ１から“８”を出力し、端子ＯＵＴ２から“０”
を出力し、端子ＯＵＴ３から“１”を出力する。これに
より、マイクロプログラムレジスタ２１は、その処理を
ステップ０に戻し、係数レジスタ２２およびアドレスレ
ジスタ２４は、参照されるアドレスをアドレス８に進め
る。また、データレジスタ２６は、テンポラリレジスタ
Ｔｅｍｐ等のレジスタが格納される領域を次の領域に切
り替える。これは、前述のように、レジスタを各フィル
タ毎に異ならせるためである。
【００４２】なお、本実施例のデータレジスタ２６は、
１ステップ内に書き込み処理および読み出し処理の双方
の処理を行うことができるように構成されている。即
ち、１ステップの前半で読み出し処理を行い、後半で書
き込み処理を行うことができる。そして、データレジス
タ２６に与えるアドレスはマイクロプログラムにより指
示される。例えば、“Ｔｅｍｐ２＝Ｔｅｍｐ１＋Ｚｏ１
×ｂ１”のようなマイクロプログラムを作成すれば、デ
ータレジスタ２６のテンポラリレジスタＴｅｍｐ１から
その内容を読み出して、その演算結果をテンポラリレジ
スタＴｅｍｐ２に書き込むことができる。また、テンポ
ラリレジスタＴｅｍｐ１は書き換えられていないので、
以降のステップで使用することもできる。本実施例で
は、比較的簡単なマイクロプログラムにより信号処理を
行っているので、書き込みのためのテンポラリレジスタ
および読み出しのためのテンポラリレジスタを共通のＴ
ｅｍｐにしているが、複雑なフィルタ、音源アルゴリズ
ム、効果アルゴリズム等では、上述のように複数のテン
ポラリレジスタを使用する必要がある。
１ステップ内に書き込み処理および読み出し処理の双方
の処理を行うことができるように構成されている。即
ち、１ステップの前半で読み出し処理を行い、後半で書
き込み処理を行うことができる。そして、データレジス
タ２６に与えるアドレスはマイクロプログラムにより指
示される。例えば、“Ｔｅｍｐ２＝Ｔｅｍｐ１＋Ｚｏ１
×ｂ１”のようなマイクロプログラムを作成すれば、デ
ータレジスタ２６のテンポラリレジスタＴｅｍｐ１から
その内容を読み出して、その演算結果をテンポラリレジ
スタＴｅｍｐ２に書き込むことができる。また、テンポ
ラリレジスタＴｅｍｐ１は書き換えられていないので、
以降のステップで使用することもできる。本実施例で
は、比較的簡単なマイクロプログラムにより信号処理を
行っているので、書き込みのためのテンポラリレジスタ
および読み出しのためのテンポラリレジスタを共通のＴ
ｅｍｐにしているが、複雑なフィルタ、音源アルゴリズ
ム、効果アルゴリズム等では、上述のように複数のテン
ポラリレジスタを使用する必要がある。
【００４３】以上のようにして、本実施例の信号処理装
置に依れば、図３のフィルタアルゴリズムに従った特性
の異なるＩＩＲフィルタを、８ステップのマイクロプロ
グラムによって複数個（最大限３２個）実現することが
でき、マイクロプログラムレジスタ２１のＤＳＰ７に占
める面積を大幅に減少させることが可能となる。
置に依れば、図３のフィルタアルゴリズムに従った特性
の異なるＩＩＲフィルタを、８ステップのマイクロプロ
グラムによって複数個（最大限３２個）実現することが
でき、マイクロプログラムレジスタ２１のＤＳＰ７に占
める面積を大幅に減少させることが可能となる。
【００４４】なお、本実施例では、アドレスレジスタ２
４のアドレス空間を係数レジスタ２２のアドレス空間と
同一の８ビット（２５６個）構成にしたが、図４から分
かるように、アドレスレジスタ２４のアドレス０〜アド
レス７にそれぞれ格納されるデータとアドレス８〜アド
レス１５，‥‥にそれぞれ格納されるデータは同一値で
あるため、アドレスレジスタ２４のアドレス空間を４ビ
ット（８個）構成にし、アドレスレジスタ２４のアドレ
ス入力端子に供給される信号をカウンタ２３の端子ＯＵ
Ｔ２からの出力信号にすれば、さらに、ＤＳＰ７の面積
を減少させることが可能となる。
４のアドレス空間を係数レジスタ２２のアドレス空間と
同一の８ビット（２５６個）構成にしたが、図４から分
かるように、アドレスレジスタ２４のアドレス０〜アド
レス７にそれぞれ格納されるデータとアドレス８〜アド
レス１５，‥‥にそれぞれ格納されるデータは同一値で
あるため、アドレスレジスタ２４のアドレス空間を４ビ
ット（８個）構成にし、アドレスレジスタ２４のアドレ
ス入力端子に供給される信号をカウンタ２３の端子ＯＵ
Ｔ２からの出力信号にすれば、さらに、ＤＳＰ７の面積
を減少させることが可能となる。
【００４５】次に、本発明の第２実施例に係る信号処理
装置を、図６および図７に基づいて説明する。
装置を、図６および図７に基づいて説明する。
【００４６】前記第１実施例の信号処理装置は、マイク
ロプログラムレジスタのステップサイズを固定（第１実
施例では８ステップ）にし、マイクロプログラム内で参
照される係数レジスタ２２およびアドレスレジスタ２４
に格納された値を変更することによって、各種信号処理
を実現したのに対して、本実施例の信号処理装置は、マ
イクロプログラムレジスタのステップサイズを所定のサ
イズ（例えば、６４ステップ）まで自由に変更できるよ
うに構成している。したがって、本実施例の信号処理装
置の構成は、第１実施例の信号処理装置の構成に対し
て、マイクロプログラムレジスタのステップサイズおよ
びカウンタの構成のみが異なるので、第１実施例の図２
のカウンタ２３に代えて図６のカウンタ５１を用い、そ
の他の構成は図２と同一構成とする。ここで、マイクロ
プログラムレジスタに格納されるマイクロプログラム
は、信号処理装置の外部に設けられたＣＰＵによりバス
を介して転送されるように構成されている。
ロプログラムレジスタのステップサイズを固定（第１実
施例では８ステップ）にし、マイクロプログラム内で参
照される係数レジスタ２２およびアドレスレジスタ２４
に格納された値を変更することによって、各種信号処理
を実現したのに対して、本実施例の信号処理装置は、マ
イクロプログラムレジスタのステップサイズを所定のサ
イズ（例えば、６４ステップ）まで自由に変更できるよ
うに構成している。したがって、本実施例の信号処理装
置の構成は、第１実施例の信号処理装置の構成に対し
て、マイクロプログラムレジスタのステップサイズおよ
びカウンタの構成のみが異なるので、第１実施例の図２
のカウンタ２３に代えて図６のカウンタ５１を用い、そ
の他の構成は図２と同一構成とする。ここで、マイクロ
プログラムレジスタに格納されるマイクロプログラム
は、信号処理装置の外部に設けられたＣＰＵによりバス
を介して転送されるように構成されている。
【００４７】図６は、前記カウンタ５１の概略構成を示
すブロック図であり、前記図２のカウンタ２３に対し
て、内部構成およびバス１１を介してプログラムサイズ
情報が供給される点が異なっている。
すブロック図であり、前記図２のカウンタ２３に対し
て、内部構成およびバス１１を介してプログラムサイズ
情報が供給される点が異なっている。
【００４８】本実施例のカウンタ５１は、供給されたプ
ログラムサイズ情報に応じて、２1，２2，２3，‥‥，
２6の内、いずれかのカウント値を端子ＯＵＴ２から出
力し、ＯＵＴ３からこの出力値に応じて演算されたカウ
ント値を出力する。ここで、このようなカウント値を出
力するカウンタ５１は周知の回路構成により実現できる
ので、その詳細な回路構成の説明は省略する。
ログラムサイズ情報に応じて、２1，２2，２3，‥‥，
２6の内、いずれかのカウント値を端子ＯＵＴ２から出
力し、ＯＵＴ３からこの出力値に応じて演算されたカウ
ント値を出力する。ここで、このようなカウント値を出
力するカウンタ５１は周知の回路構成により実現できる
ので、その詳細な回路構成の説明は省略する。
【００４９】図７は、カウンタ５１が出力する３種類の
カウント値の時間推移の一例を示す図であり、同図中、
（ａ），（ｂ），（ｃ）は、それぞれ、カウンタ５１の
端子ＯＵＴ１、端子ＯＵＴ２、端子ＯＵＴ３からのカウ
ント値の時間推移を示している。
カウント値の時間推移の一例を示す図であり、同図中、
（ａ），（ｂ），（ｃ）は、それぞれ、カウンタ５１の
端子ＯＵＴ１、端子ＯＵＴ２、端子ＯＵＴ３からのカウ
ント値の時間推移を示している。
【００５０】例えば、本実施例の信号処理装置が３２ス
テップのマイクロプログラムにより構成されている場合
には、外部のＣＰＵ３は、バス１１を介して当該プログ
ラムサイズ情報をカウンタ５１に出力する。このとき、
カウンタ５１は、図７に示すカウント値を端子ＯＵＴ１
〜端子ＯＵＴ３から出力し、このカウント値に応じて前
記第１実施例と同様にマイクロプログラムが実行され、
所望の信号処理が行われる。即ち、３２ステップのマイ
クロプログラムが、１サンプリング周期内に８回繰り返
して実行される。
テップのマイクロプログラムにより構成されている場合
には、外部のＣＰＵ３は、バス１１を介して当該プログ
ラムサイズ情報をカウンタ５１に出力する。このとき、
カウンタ５１は、図７に示すカウント値を端子ＯＵＴ１
〜端子ＯＵＴ３から出力し、このカウント値に応じて前
記第１実施例と同様にマイクロプログラムが実行され、
所望の信号処理が行われる。即ち、３２ステップのマイ
クロプログラムが、１サンプリング周期内に８回繰り返
して実行される。
【００５１】このように本実施例に依れば、簡単なアル
ゴリズムから複雑なアルゴリズムまで、アルゴリズムに
応じてプログラムサイズを自由に変更することができる
ので、さらに柔軟な信号処理装置を実現することが可能
になる。
ゴリズムから複雑なアルゴリズムまで、アルゴリズムに
応じてプログラムサイズを自由に変更することができる
ので、さらに柔軟な信号処理装置を実現することが可能
になる。
【００５２】次に、本発明の第３実施例に係る信号処理
装置を、図８〜図１０に基づいて説明する。
装置を、図８〜図１０に基づいて説明する。
【００５３】前記第２実施例の信号処理装置が、所定の
サイズまでのマイクロプログラムの内、所望のサイズの
マイクロプログラムをマイクロプログラムレジスタに転
送して信号処理を実行したのに対して、本実施例の信号
処理装置は、その合計のプログラムサイズが所定のサイ
ズ（例えば、９６ステップ）以内である複数のマイクロ
プログラムをマイクロプログラムレジスタに転送して信
号処理を実行可能にしている。即ち、本実施例の信号処
理装置の構成は、前記第２実施例の信号処理装置の構成
に対して、マイクロプログラムレジスタのステップサイ
ズおよびカウンタの構成のみが異なるので、第２実施例
のカウンタ５１に代えて図６のカウンタ６１を用い、そ
の他の構成は第２実施例と同一構成とする。なお、本実
施例では、マイクロプログラムレジスタのプログラムサ
イズを“９６ステップ”にしたが、これに限られないこ
とは云うまでもなく、前記第２実施例のように“６４ス
テップ”であってもよい。また、本実施例においても、
第２実施例と同様に、マイクロプログラムレジスタに格
納されるマイクロプログラムは、信号処理装置の外部に
設けられたＣＰＵによりバスを介して転送されるように
構成されている。
サイズまでのマイクロプログラムの内、所望のサイズの
マイクロプログラムをマイクロプログラムレジスタに転
送して信号処理を実行したのに対して、本実施例の信号
処理装置は、その合計のプログラムサイズが所定のサイ
ズ（例えば、９６ステップ）以内である複数のマイクロ
プログラムをマイクロプログラムレジスタに転送して信
号処理を実行可能にしている。即ち、本実施例の信号処
理装置の構成は、前記第２実施例の信号処理装置の構成
に対して、マイクロプログラムレジスタのステップサイ
ズおよびカウンタの構成のみが異なるので、第２実施例
のカウンタ５１に代えて図６のカウンタ６１を用い、そ
の他の構成は第２実施例と同一構成とする。なお、本実
施例では、マイクロプログラムレジスタのプログラムサ
イズを“９６ステップ”にしたが、これに限られないこ
とは云うまでもなく、前記第２実施例のように“６４ス
テップ”であってもよい。また、本実施例においても、
第２実施例と同様に、マイクロプログラムレジスタに格
納されるマイクロプログラムは、信号処理装置の外部に
設けられたＣＰＵによりバスを介して転送されるように
構成されている。
【００５４】図８は、前記カウンタ６１の概略構成を示
すブロック図であり、前記図６のカウンタ５１に対し
て、内部構成およびバス１１を介してチャンネル数が供
給される点が異なっている。
すブロック図であり、前記図６のカウンタ５１に対し
て、内部構成およびバス１１を介してチャンネル数が供
給される点が異なっている。
【００５５】本実施例のカウンタ６１は、供給されるプ
ログラムサイズ情報およびチャンネル数に応じて、端子
ＯＵＴ２，３から所定のカウント値を出力する。ここ
で、このようなカウンタ６１も、前記第２実施例のカウ
ンタ５１と同様に周知の回路により構成できるので、そ
の詳細な回路の説明を省略する。
ログラムサイズ情報およびチャンネル数に応じて、端子
ＯＵＴ２，３から所定のカウント値を出力する。ここ
で、このようなカウンタ６１も、前記第２実施例のカウ
ンタ５１と同様に周知の回路により構成できるので、そ
の詳細な回路の説明を省略する。
【００５６】図９は、マイクロプログラムレジスタに格
納されたマイクロプログラムの一例を示す図であり、プ
ログラム１として３２ステップのマイクロプログラムが
格納され、プログラム２として６４ステップのマイクロ
プログラムが格納されている。
納されたマイクロプログラムの一例を示す図であり、プ
ログラム１として３２ステップのマイクロプログラムが
格納され、プログラム２として６４ステップのマイクロ
プログラムが格納されている。
【００５７】図１０は、カウンタ６１が出力する３種類
のカウント値の時間推移の一例を示す図であり、同図
中、（ａ），（ｂ），（ｃ）は、それぞれ、カウンタ２
３の端子ＯＵＴ１、端子ＯＵＴ２、端子ＯＵＴ３からの
カウント値の時間推移を示している。
のカウント値の時間推移の一例を示す図であり、同図
中、（ａ），（ｂ），（ｃ）は、それぞれ、カウンタ２
３の端子ＯＵＴ１、端子ＯＵＴ２、端子ＯＵＴ３からの
カウント値の時間推移を示している。
【００５８】外部のＣＰＵ３が、バス１１を介して、カ
ウンタ６１にプログラムサイズ情報およびチャンネル数
情報（３２ステップのプログラムを４チャンネル分実行
し、６４ステップのプログラムを２チャンネル分実行す
る情報）を供給すると、カウンタ６１は、その端子ＯＵ
Ｔ１〜ＯＵＴ３からそれぞれ図１０（ａ），（ｂ），
（ｃ）で示されるカウント値を出力する。このカウント
値に応じて、まず、プログラム１が４チャンネル分実行
され、続いてプログラム２が２チャンネル分実行され
る。
ウンタ６１にプログラムサイズ情報およびチャンネル数
情報（３２ステップのプログラムを４チャンネル分実行
し、６４ステップのプログラムを２チャンネル分実行す
る情報）を供給すると、カウンタ６１は、その端子ＯＵ
Ｔ１〜ＯＵＴ３からそれぞれ図１０（ａ），（ｂ），
（ｃ）で示されるカウント値を出力する。このカウント
値に応じて、まず、プログラム１が４チャンネル分実行
され、続いてプログラム２が２チャンネル分実行され
る。
【００５９】このように本実施例に依れば、アルゴリズ
ムが異なる複数のプログラムにより信号処理を行う場合
に、マイクロプログラムレジスタをアルゴリズムに応じ
て効率よく使用することが可能となる。
ムが異なる複数のプログラムにより信号処理を行う場合
に、マイクロプログラムレジスタをアルゴリズムに応じ
て効率よく使用することが可能となる。
【００６０】なお、本実施例で、フィルタアルゴリズム
を例にとり説明したが、これに限らず、リバーブ、コー
ラス、ディストーション等の各種効果アルゴリズムが適
用できる。また音源アルゴリズムを適用した場合には繰
り返し回数が発音チャンネルとなり、第２、第３の実施
例に適用した場合には使用態様に対応した効率的な音源
システムとなる。
を例にとり説明したが、これに限らず、リバーブ、コー
ラス、ディストーション等の各種効果アルゴリズムが適
用できる。また音源アルゴリズムを適用した場合には繰
り返し回数が発音チャンネルとなり、第２、第３の実施
例に適用した場合には使用態様に対応した効率的な音源
システムとなる。
【００６１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、プログラム記憶手段に記憶されたマイクロ
プログラムは、指定手段によって１サンプリング周期内
で複数回繰り返し指定され、該１サンプリング周期内に
実行されるｎステップのそれぞれについて、パラメータ
記憶手段から個別のパラメータが出力され、前記マイク
ロプログラムの、前記指定手段によって指定されたステ
ップの信号処理演算が演算手段によって実行されるの
で、ＤＳＰに占めるマイクロプログラムレジスタの面積
を削減してＬＳＩの総面積を減少させ、製造コストを削
減することが可能となる効果を奏する。
明によれば、プログラム記憶手段に記憶されたマイクロ
プログラムは、指定手段によって１サンプリング周期内
で複数回繰り返し指定され、該１サンプリング周期内に
実行されるｎステップのそれぞれについて、パラメータ
記憶手段から個別のパラメータが出力され、前記マイク
ロプログラムの、前記指定手段によって指定されたステ
ップの信号処理演算が演算手段によって実行されるの
で、ＤＳＰに占めるマイクロプログラムレジスタの面積
を削減してＬＳＩの総面積を減少させ、製造コストを削
減することが可能となる効果を奏する。
【００６２】また、請求項２記載の発明によれば、指定
手段により、ステップ数情報指定手段によって指定され
たステップ数情報に応じて、プログラム記憶手段に記憶
されたマイクロプログラムは１サンプリング周期内で複
数回繰り返し指定され、該１サンプリング周期内に実行
されるｎステップのそれぞれについて、パラメータ記憶
手段から個別のパラメータが出力され、前記マイクロプ
ログラムの、前記指定手段によって指定されたステップ
の信号処理演算が演算手段によって実行されるので、簡
単なアルゴリズムから複雑なアルゴリズムまで、アルゴ
リズムに応じてマイクロプログラムのプログラムサイズ
を自由に変更することができ、さらに柔軟な信号処理を
行うことができる。
手段により、ステップ数情報指定手段によって指定され
たステップ数情報に応じて、プログラム記憶手段に記憶
されたマイクロプログラムは１サンプリング周期内で複
数回繰り返し指定され、該１サンプリング周期内に実行
されるｎステップのそれぞれについて、パラメータ記憶
手段から個別のパラメータが出力され、前記マイクロプ
ログラムの、前記指定手段によって指定されたステップ
の信号処理演算が演算手段によって実行されるので、簡
単なアルゴリズムから複雑なアルゴリズムまで、アルゴ
リズムに応じてマイクロプログラムのプログラムサイズ
を自由に変更することができ、さらに柔軟な信号処理を
行うことができる。
【００６３】さらに、請求項３記載の発明によれば、指
定手段により、プログラムサイズ設定手段によって設定
されるステップ数と、繰り返し回数設定手段によって設
定された繰り返し回数とに応じて、マイクロプログラム
記憶手段に記憶された複数のマイクロプログラムが順次
各々指定された繰り返し回数ずつ繰り返し指定され、１
サンプリング周期内に実行されるｎステップのそれぞれ
について、パラメータ記憶手段から個別のパラメータが
出力され、前記マイクロプログラムの、前記指定手段に
よって指定されたステップの信号処理演算が演算手段に
よって実行されるので、アルゴリズムが異なる複数のマ
イクロプログラムにより信号処理を行う場合に、プログ
ラム記憶手段をアルゴリズムに応じて効率よく使用する
ことが可能となる。
定手段により、プログラムサイズ設定手段によって設定
されるステップ数と、繰り返し回数設定手段によって設
定された繰り返し回数とに応じて、マイクロプログラム
記憶手段に記憶された複数のマイクロプログラムが順次
各々指定された繰り返し回数ずつ繰り返し指定され、１
サンプリング周期内に実行されるｎステップのそれぞれ
について、パラメータ記憶手段から個別のパラメータが
出力され、前記マイクロプログラムの、前記指定手段に
よって指定されたステップの信号処理演算が演算手段に
よって実行されるので、アルゴリズムが異なる複数のマ
イクロプログラムにより信号処理を行う場合に、プログ
ラム記憶手段をアルゴリズムに応じて効率よく使用する
ことが可能となる。
【図１】本発明の第１実施例に係る信号処理装置を含む
電子楽器の概略構成を示すブロック図である。
電子楽器の概略構成を示すブロック図である。
【図２】図１の信号処理装置の詳細な構成を示すブロッ
ク図である。
ク図である。
【図３】第１実施例の信号処理装置が実行する制御処理
のアルゴリズムの一例を示す図である。
のアルゴリズムの一例を示す図である。
【図４】図３のフィルタアルゴリズムを実現したマイク
ロプログラムの一例を示す図である。
ロプログラムの一例を示す図である。
【図５】図２のカウンタが出力する３種類のカウント値
の時間推移を示す図である。
の時間推移を示す図である。
【図６】本発明の第２実施例に係る信号処理装置のカウ
ンタの概略構成を示すブロック図である。
ンタの概略構成を示すブロック図である。
【図７】図６のカウンタが出力する３種類のカウント値
の時間推移の一例を示す図である。
の時間推移の一例を示す図である。
【図８】本発明の第３実施例に係る信号処理装置のカウ
ンタの概略構成を示すブロック図である。
ンタの概略構成を示すブロック図である。
【図９】本発明の第３実施例に係る信号処理装置のマイ
クロプログラムレジスタに格納されたマイクロプログラ
ムの一例を示す図である。
クロプログラムレジスタに格納されたマイクロプログラ
ムの一例を示す図である。
【図１０】図８のカウンタが出力する３種類のカウント
値の時間推移の一例を示す図である。
値の時間推移の一例を示す図である。
７ 信号処理装置 ２１ マイクロプログラムレジスタ（プログラム記憶手
段） ２２ 係数レジスタ（パラメータ記憶手段） ２３ カウンタ（指定手段） ２４ アドレスレジスタ（パラメータ記憶手段）２５ 演算部（演算手段） ５１ カウンタ（指定手段、ステップ数情報指定手段） ６１ カウンタ（指定手段、ステップ数情報指定手段、
繰り返し回数指定手段）
段） ２２ 係数レジスタ（パラメータ記憶手段） ２３ カウンタ（指定手段） ２４ アドレスレジスタ（パラメータ記憶手段）２５ 演算部（演算手段） ５１ カウンタ（指定手段、ステップ数情報指定手段） ６１ カウンタ（指定手段、ステップ数情報指定手段、
繰り返し回数指定手段）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−242779（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/26 320 G06F 9/28 G06F 9/22 G10H 1/02 G10K 15/12
Claims (3)
- 【請求項１】 １サンプリング周期内にｎステップの処
理を実行する信号処理装置において、 前記ｎステップより小さいステップ数のマイクロプログ
ラムを記憶するプログラム記憶手段と、 前記マイクロプログラムを実行しているときに該マイク
ロプログラムに適用されるパラメータを記憶するパラメ
ータ記憶手段と、 前記マイクロプログラムの実行するステップを順次指定
する指定手段と、 前記パラメータ記憶手段から供給されるパラメータに基
づき、前記プログラム記憶手段から供給される前記マイ
クロプログラムの、前記指定手段によって指定されるス
テップの信号処理演算を行う演算手段とを有し、 前記指定手段は、前記プログラム記憶手段に記憶された
マイクロプログラムを１サンプリング周期内で複数回繰
り返し指定し、 前記パラメータ記憶手段は、前記ｎステップに対応した
記憶容量を有し、１サンプリング周期内に実行されるｎ
ステップのそれぞれについて個別のパラメータを出力す
ることを特徴とする信号処理装置。 - 【請求項２】 １サンプリング周期内にｎステップの処
理を実行する信号処理装置において、 前記ｎステップより小さい所定の上限値以内のステップ
数のマイクロプログラムを記憶するプログラム記憶手段
と、 前記マイクロプログラムを前記プログラム記憶手段に供
給する供給手段と、 前記マイクロプログラムの実行ステップ数を該マイクロ
プログラムのステップ数の範囲内で任意に指定するステ
ップ数情報指定手段と、 前記マイクロプログラムを実行しているときに該マイク
ロプログラムに適用されるパラメータを記憶するパラメ
ータ記憶手段と、 前記プログラム記憶手段に記憶されている前記マイクロ
プログラムの実行するステップを順次指定する指定手段
と、 前記パラメータ記憶手段から供給されるパラメータに基
づき、前記プログラム記憶手段から供給される前記マイ
クロプログラムの、前記指定手段によって指定されるス
テップの信号処理演算を行う演算手段とを有し、 前記指定手段は、前記ステップ数情報指定手段によって
指定されたステップ数情報に応じて、前記プログラム記
憶手段に記憶されたマイクロプログラムを１サンプリン
グ周期内で複数回繰り返し指定し、 前記パラメータ記憶手段は、前記ｎステップに対応した
記憶容量を有し、１サンプリング周期内に実行されるｎ
ステップのそれぞれについて個別のパラメータを出力す
ることを特徴とする信号処理装置。 - 【請求項３】 １サンプリング周期内にステップ数ｎの
処理を実行する信号処理装置において、 前記ｎステップより小さい所定の上限値以内のステップ
数の、アルゴリズムが異なる複数のマイクロプログラム
を記憶するプログラム記憶手段と、 前記複数のマイクロプログラムを前記プログラム記憶手
段に供給する供給手段と、 前記各マイクロプログラムの実行ステップ数を該マイク
ロプログラムのステップ数の範囲内で各々任意に指定す
るステップ数情報指定手段と、 前記各マイクロプログラムの１サンプリング周期内にお
ける繰り返し回数を各々指定する繰り返し回数指定手段
と、 前記各マイクロプログラムを実行しているときに該マイ
クロプログラムに適用されるパラメータを記憶するパラ
メータ記憶手段と、 前記プログラム記憶手段に記憶されている前記複数のマ
イクロプログラムの内、実行すべきマイクロプログラム
を指定するとともに、前記プログラム記憶手段に記憶さ
れている該マイクロプログラムの実行するステップを順
次指定する指定手段と、 前記パラメータ記憶手段から供給されるパラメータに基
づき、前記プログラム記憶手段から供給される前記マイ
クロプログラムの、前記指定手段によって指定されるス
テップの信号処理演算を行う演算手段とを有し、 前記指定手段は、前記プログラムサイズ設定手段によっ
て設定されるステップ数と、前記繰り返し回数設定手段
によって設定された繰り返し回数とに応じて、前記プロ
グラム記憶手段に記憶された前記複数のマイクロプログ
ラムを順次各々指定された繰り返し回数ずつ繰り返し指
定し、 前記パラメータ記憶手段は、前記ｎステップに対応した
記憶容量を有し、１サンプリング周期内に実行されるｎ
ステップのそれぞれについて個別のパラメータを出力す
ることを特徴とする信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221994A JP3208990B2 (ja) | 1994-04-27 | 1994-04-27 | 信号処理装置 |
| US08/427,800 US6026489A (en) | 1994-04-27 | 1995-04-26 | Signal processor capable of executing microprograms with different step sizes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221994A JP3208990B2 (ja) | 1994-04-27 | 1994-04-27 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07295805A JPH07295805A (ja) | 1995-11-10 |
| JP3208990B2 true JP3208990B2 (ja) | 2001-09-17 |
Family
ID=14581242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11221994A Expired - Fee Related JP3208990B2 (ja) | 1994-04-27 | 1994-04-27 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6026489A (ja) |
| JP (1) | JP3208990B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030005269A1 (en) * | 2001-06-01 | 2003-01-02 | Conner Joshua M. | Multi-precision barrel shifting |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US20030028696A1 (en) * | 2001-06-01 | 2003-02-06 | Michael Catherwood | Low overhead interrupt |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US7020788B2 (en) * | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US6952711B2 (en) * | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US6604169B2 (en) | 2001-06-01 | 2003-08-05 | Microchip Technology Incorporated | Modulo addressing based on absolute offset |
| US6728856B2 (en) | 2001-06-01 | 2004-04-27 | Microchip Technology Incorporated | Modified Harvard architecture processor having program memory space mapped to data memory space |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6934728B2 (en) * | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US20030023836A1 (en) * | 2001-06-01 | 2003-01-30 | Michael Catherwood | Shadow register array control instructions |
| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
| US20020184566A1 (en) * | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6937084B2 (en) * | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US20030005268A1 (en) * | 2001-06-01 | 2003-01-02 | Catherwood Michael I. | Find first bit value instruction |
| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US20040021483A1 (en) * | 2001-09-28 | 2004-02-05 | Brian Boles | Functional pathway configuration at a system/IC interface |
| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2557712B1 (fr) * | 1983-12-30 | 1988-12-09 | Trt Telecom Radio Electr | Processeur pour traiter des donnees en fonction d'instructions provenant d'une memoire-programme |
| JPS62180427A (ja) * | 1986-02-03 | 1987-08-07 | Nec Corp | プログラム制御回路 |
| JPH04130575A (ja) * | 1990-09-20 | 1992-05-01 | Fujitsu Ltd | 多重処理式ディジタルシグナルプロセッサ |
| JP2565073B2 (ja) * | 1992-03-10 | 1996-12-18 | ヤマハ株式会社 | ディジタル信号処理装置 |
| JP2765426B2 (ja) * | 1992-10-30 | 1998-06-18 | ヤマハ株式会社 | 効果付与装置および電子楽器 |
| JP2773601B2 (ja) * | 1993-06-11 | 1998-07-09 | ヤマハ株式会社 | 信号処理装置 |
-
1994
- 1994-04-27 JP JP11221994A patent/JP3208990B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-26 US US08/427,800 patent/US6026489A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07295805A (ja) | 1995-11-10 |
| US6026489A (en) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3208990B2 (ja) | 信号処理装置 | |
| US5201005A (en) | Sound field compensating apparatus | |
| JPH0444970B2 (ja) | ||
| JPH07122973A (ja) | デジタル信号処理回路 | |
| JPH02110597A (ja) | アドレス制御回路 | |
| JP2000322235A (ja) | 情報処理装置 | |
| US6031916A (en) | Sound effect adding device using DSP | |
| US5442125A (en) | Signal processing apparatus for repeatedly performing a same processing on respective output channels in time sharing manner | |
| JP3120483B2 (ja) | 効果付加装置 | |
| JP3991475B2 (ja) | 音声データ処理装置およびコンピュータシステム | |
| JP3036417B2 (ja) | 信号処理装置 | |
| JP2000010779A (ja) | デジタル信号処理装置 | |
| JPH01179515A (ja) | デジタル信号処理装置 | |
| JP2766191B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
| JP3180351B2 (ja) | エフェクト装置 | |
| JP3178036B2 (ja) | 信号処理装置 | |
| JP3022186B2 (ja) | デジタル信号処理装置 | |
| JPH06348262A (ja) | 信号処理装置 | |
| JP3531208B2 (ja) | ディジタル信号処理装置 | |
| JP2686234B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
| JPS60238932A (ja) | デ−タ処理装置 | |
| JPH04364525A (ja) | 並列演算装置 | |
| JP2000183692A (ja) | デジタル信号処理装置 | |
| JPH06309168A (ja) | ディジタル信号処理回路 | |
| JPH0646399B2 (ja) | ディジタル信号処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |