JP2000010779A

JP2000010779A - デジタル信号処理装置

Info

Publication number: JP2000010779A
Application number: JP10172976A
Authority: JP
Inventors: Fumiaki Nagao; 文昭長尾
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-06-19
Filing date: 1998-06-19
Publication date: 2000-01-14
Anticipated expiration: 2018-06-19
Also published as: JP3738134B2; EP0965912A2; EP0965912A3; US6430681B1

Abstract

(57)【要約】【課題】演算処理の効率を向上する。【解決手段】分岐命令を記憶する第１ＲＯＭ２５と演
算命令を記憶する第２ＲＯＭ２６とを並列に設け、各Ｒ
ＯＭ２５、２６に対して分岐命令デコーダ２７及び演算
命令デコーダ２８が接続される。分岐命令デコーダ２７
からの指示に応答して第１メモリ制御回路２３及び第２
メモリ制御回路２４の動作が制御され、演算命令デコー
ダ２８からの指示に応答して演算回路２１の動作が制御
される。分岐命令と演算命令とを並列に処理すること
で、演算回路２１の動作効率を高くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算処理能力を向
上させたデジタル信号処理装置に関する。

【０００２】

【従来の技術】デジタルオーディオ機器等においては、
取り扱う信号に対して各種のフィルタリング処理を施す
デジタルフィルタが用いられる。このようなデジタルフ
ィルタは、一般的に、複数のレジスタに加算器及び乗算
器を組み合わせたデジタル信号処理装置( DSP:Digital
Signal Processor)により構成される。

【０００３】図８は、一般的なデジタルフィルタの構成
を示す回路図である。

【０００４】デジタルフィルタは、加算器１、第１〜第
３の乗算器２ａ〜２ｃ、第１及び第２のラッチ３ａ、３
ｂにより構成される。第１の乗算器２ａは、入力される
デジタルデータＸ(n)に対して第１のフィルタ係数ｈ(a)
を乗算する。第１のラッチ３ａは、入力されるデジタル
データＸ(n)をラッチし、１データ期間保持する。第２
の乗算器２ｂは、第１のラッチ３ａに保持された１つ前
のデジタルデータＸ(n- 1)に対して第２のフィルタ係数
ｈbを乗算する。第２のラッチ３ｂは、加算器１から出
力されるデジタルデータＹ(n)を保持し、１データ期間
保持する。第３の乗算器２ｃは、第２のラッチ３ｂに保
持された１つ前のデジタルデータＹ(n-1)に対して第３
のフィルタ係数ｈcを乗算する。そして、加算器１は、
第１〜第３の乗算器２ａ〜２ｃから出力される乗算結果
をそれぞれ加算し、新たなデジタルデータＹ(n)として
出力する。従って、入力デジタルデータＸ(n)に対し、Ｙ(n)＝Ｘ(n)・ｈa＋Ｘ(n-1)・ｈb＋Ｙ(n-1)・ｈc なる式によって出力デジタルデータＹ(n)が生成され
る。

【０００５】図９は、一般的なデジタル信号処理装置の
構成を示すブロック図である。

【０００６】デジタル信号処理装置は、演算回路１１、
ＲＡＭ１２、メモリ制御回路１３、ＲＯＭ１４、命令デ
コーダ１５により構成される。演算回路１１は、加算器
及び乗算器を含み、命令デコーダ１５からの指示に応答
して、入力されるデジタルデータＸ(n)及びＲＡＭ１２
に記憶された中間データまたは各種係数データに対して
各種の演算処理を施し、最終的に得られる演算結果をデ
ジタルデータＹ(n)として出力する。ＲＡＭ１２は、演
算回路１１に入力されるデジタルデータＸ(n)及び出力
されるデジタルデータＹ(n)や、演算回路１１の演算過
程で生成される中間データを一時的に記憶する。さらに
ＲＡＭ１２は、各種の係数データも記憶する。メモリ制
御回路１３は、命令デコーダ１５からの指示に応答し、
演算回路１１の演算動作に応じて、必要なデータをＲＡ
Ｍ１２から読み出し、演算回路１１へ供給する。

【０００７】ＲＯＭ１４は、演算回路１１の演算手順を
指示するプログラムを記憶し、各命令を一定周期のクロ
ックに従って所定の順序で読み出して命令デコーダ１５
に供給する。命令デコーダ１５は、ＲＯＭ１４から入力
される命令を解読し、演算回路１１の演算動作を制御す
ると共に、メモリ制御回路１３の読み出し及び書き込み
動作を制御する。

【０００８】ここで、図８に示すデジタルフィルタを実
現する場合、ＲＯＭ１４には、例えば、以下の演算手順
を実行させるようなプログラムが格納される。ここで、
ＲＡＭ１２には、１つ前のデータＸ(n-1)、Ｙ(n-1)及び
フィルタ係数ｈa、ｈb、ｈcが格納されているものとす
る。

【０００９】：ＲＡＭ１２からフィルタ係数ｈaを読
み出し、入力されるデータＸ(n)に乗算して、その積を
ＲＡＭ１２に記憶する。同時に、データＸ(n)をＲＡＭ
１２に記憶する。

【００１０】：ＲＡＭ１２から１つ前のデータＸ(n-
1)及びフィルタ係数ｈbを読み出し、互いに乗算して、
その積をＲＡＭ１２に記憶する。

【００１１】：ＲＡＭ１２からの処理で記憶された
積及び第２ステップで記憶された積を読み出し、互いに
加算して、その和をＲＡＭ１２に記憶する。

【００１２】：ＲＡＭ１２から１つ前のデータＹ(n-
1)及びフィルタ係数ｈcを読み出し、互いに乗算して、
その積をＲＡＭ１２に記憶する。

【００１３】：ＲＡＭ１２からの処理で記憶された
和及びの処理で記憶された積を読み出し、互いに加算
して、その和をデータＹ(n)として出力する。同時に、
データＹ(n)をＲＡＭ１２に記憶する。

【００１４】以上の演算動作においては、乗算処理及び
加算処理が各ステップで１回ずつとなるため、演算回路
１１で乗算器及び加算器を複数設ける必要がなく、回路
構成が簡略化される。

【００１５】

【発明が解決しようとする課題】ＲＯＭ１４に記憶され
る制御プログラムは、一般的に、演算の順序や各データ
（係数）の読み出し順序を指示する分岐命令と、乗算や
加算などの具体的な演算を実行させる演算命令とによっ
て構成される。この分岐命令及び演算命令については、
それぞれが混在して所定の順序でＲＯＭ１４に記憶され
ており、ＲＯＭ１４から所定の順序で読み出されて命令
デコーダ１５へ供給されることになる。このため、信号
処理が複雑化して演算手順が多くなると、制御プログラ
ムも大きくなり、信号処理に要する時間は長くなる。

【００１６】そこで本発明は、演算手順が多くなった場
合でも、信号処理に要する時間が長くなるのを防止する
ことを目的とする。

【００１７】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、第１のデジタルデータに対して多段階の演算処理を
施すことにより第２のデジタルデータを生成するデジタ
ル信号処理装置において、上記多段階の演算処理の流れ
を制御する分岐命令を記憶する第１のメモリと、上記多
段階の演算処理の各段の動作を制御する演算命令を記憶
する第２のメモリと、上記第１及び第２のメモリに対し
てそれぞれ一定の順序でアドレスを指定し、上記分岐命
令及び上記演算命令を読み出す第１のメモリ制御回路
と、上記第１のデジタルデータに対して、上記第１及び
第２のメモリから読み出される上記分岐命令及び上記演
算命令に従う演算処理を施す演算回路と、を備え、上記
第１のメモリ制御回路は、上記分岐命令に応答して上記
第２のメモリに対するアドレスを所定のアドレスへジャ
ンプさせることにある。

【００１８】本発明によれば、分岐命令と演算命令とが
並列に処理されるようになり、短時間で多くのステップ
を実行することができる。

【００１９】

【発明の実施の形態】図１は、本発明のデジタル信号処
理装置の構成を示すブロック図であり、図２は、その動
作例のプログラムアドレスの変化を示すタイミング図で
ある。

【００２０】デジタル信号処理装置は、演算回路２１、
ＲＡＭ２２、第１及び第２のメモリ制御回路２３、２
４、第１及び第２の第１ＲＯＭ２５、２６、分岐命令デ
コーダ２７及び演算命令デコーダ２８により構成され
る。

【００２１】演算回路２１は、加算器及び乗算器を含
み、演算命令デコーダ２８からの指示に応答して、入力
されるデジタルデータＸ(n)及びＲＡＭ２２に記憶され
た中間データに対して各種の演算処理を施す。この演算
回路２１は、図９に示す演算回路１１と同等のものであ
り、最終的に得られる演算結果をデジタルデータＹ(n)
として出力する。

【００２２】ＲＡＭ２２は、演算回路２１に入力される
デジタルデータＸ(n)及び出力されるデジタルデータＹ
(n)や、演算回路２１の演算過程で生成される中間デー
タ、さらには、各種の係数データを記憶する。第２メモ
リ制御回路２４は、後述する分岐命令デコーダ２７から
の指示に応答し、演算回路２１の演算動作において必要
となるデータを指定するデータアドレスＤＡをＲＡＭ２
２に供給する。これにより、演算回路２１の各演算処理
においては、所望のデータがＲＡＭ２２から読み出され
て取り込まれる。

【００２３】第１ＲＯＭ２５は、演算手順を指示するプ
ログラムの内、主に分岐命令を記憶し、第２ＲＯＭ２６
は、演算手順を指示するプログラムの内、主に演算命令
を記憶する。第１メモリ制御回路２３は、一定周期のク
ロック及び後述する分岐命令デコーダ２７からの指示に
応答して、分岐命令プログラムを指定するプログラムア
ドレスＰＡ１を発生する。同時に、第１メモリ制御回路
２３は、プログラムアドレスＰＡ１に同期して、演算命
令プログラムを指定するプログラムアドレスＰＡ２を発
生する。これらのプログラムアドレスＰＡ１、ＰＡ２に
ついては、それぞれ一定のクロックに応答して順次イン
クリメントされるものであり、その初期値が分岐命令デ
コーダ２７の指示に応答して設定される。

【００２４】例えば、図２に示すように、プログラムア
ドレスＰＡ１を順次インクリメントする過程において、
「５」に達した時点でＪＵＭＰ指示を発生し、プログラ
ムアドレスＰＡ２のインクリメント動作を開始させる。
また、プログラムアドレスＰＡ１は、プログラムアドレ
スＰＡ２とのタイミングの整合を得るため、「７」に達
した時点で一旦インクリメントを停止し、プログラムア
ドレスＰＡ２が「４」に達してＳＴＡＲＴ指示が与えら
れるまで待機する。これにより、プログラムアドレスＰ
Ａ１が「１０」に到達し、プログラムアドレスＰＡ２に
対してＪＵＭＰ指示が与えられるとき、プログラムアド
レスＰＡ２が「６」まで達しているように構成される。

【００２５】分岐命令デコーダ２７は、第１ＲＯＭ２５
から読み出される分岐命令ＯＣ１を解読し、第１メモリ
制御回路２３に対して演算順序等を決定するための指示
を与えると共に、第２メモリ制御回路２３、２４に対し
て各演算処理に応じたデータを指定するための指示を与
える。演算命令デコーダ２８は、第２ＲＯＭ２６から読
み出される演算命令ＯＣ２を解読し、演算回路２１に対
して、各種の演算を実行させるための指示を与える。

【００２６】以上のデジタル信号処理装置においては、
第１ＲＯＭ２５及び第２ＲＯＭ２６が分岐命令デコーダ
２７及び演算命令デコーダ２８と共に並列に配置され、
分岐命令と演算命令とが互いにタイミングの整合をとり
ながら並列に実行される。従って、単一のＲＯＭに分岐
命令と演算命令とが混在して記憶された場合と比較し
て、単位時間あたりに処理できるステップ数をほぼ２倍
にすることができる。

【００２７】図３は、演算回路２１及びＲＡＭ２２の構
成例を示すブロック図であり、図４は、第１メモリ制御
回路２３及び第２メモリ制御回路２４の構成例を示すブ
ロック図である。

【００２８】演算回路２１は、第１〜第４のレジスタ３
１〜３４、第１〜第３のセレクタ３５〜３７、乗算器３
８及び加算器３９により構成される。また、ＲＡＭ２２
は、第１ＲＡＭ４１及び第２ＲＡＭ４２を含む。

【００２９】第１ＲＡＭ４１は、入力データＸ(n)及び
出力データＹ(n)を記憶すると共に、演算回路２１の演
算処理の過程で生じる中間データを記憶する。第２ＲＡ
Ｍ４２は、各種の係数データを記憶する。これらのＲＡ
Ｍ４１、４２は、第２メモリ制御回路２４から供給され
るデータアドレスＤＡ１、ＤＡ２に応答して各データの
読み出し及び書き込みを行う。

【００３０】第１セレクタ３５は、第１ＲＡＭ４１及び
外部入力に接続され、第１ＲＡＭ４１から読み出される
データまたは外部からの入力データＸ(n)の何れか一方
を選択して出力する。第１レジスタ３１は、第１セレク
タ３５に接続され、第１セレクタ３５により選択された
データを取り込んで保持する。第２レジスタ３２は、第
２ＲＡＭ４２に接続され、第２ＲＡＭ４２から読み出さ
れたデータを取り込んで保持する。乗算器３８は、第１
レジスタ３１及び第２レジスタ３２に接続され、各レジ
スタ３１、３２に保持されたデータを互いに乗算し、乗
算結果を出力する。第３レジスタ３３は、乗算器３８に
接続され、乗算器３３から入力される乗算結果を取り込
んで保持する。第２セレクタ３６は、第４レジスタ３４
及びデータ「０」に接続され、第４レジスタ３４に保持
されたデータまたは「０」の何れか一方を選択して出力
する。加算器３９は、第３レジスタ３３及び第２セレク
タ３６に接続され、第３レジスタ３３に保持されたデー
タと第２セレクタ３６で選択されたデータとを加算し、
加算結果を出力する。第４レジスタ３４は、加算器３９
に接続され、加算器３９から入力される加算結果を取り
込んで保持する。第３セレクタ３７は、曾'5c'e6１セレ
クタ３５及び第４レジスタ３４に接続され、第１セレク
タ３５で選択されたデータまたは第４レジスタ３４に保
持されたデータの何れか一方を選択して出力する。この
第３セレクタ３７で選択されたデータは、ＲＡＭ１に供
給され、データアドレスＤＡ１によって指定されるアド
レスに書き込まれる。

【００３１】以上の演算回路２１において、各セレクタ
３５〜３７の選択動作は、後述する演算命令デコーダ２
８からの指示に従い、各レジスタ３１〜３４の取り込み
動作は、一定周期の基準クロックに従うように制御され
る。

【００３２】第１メモリ制御回路２３は、プログラムス
タック５１及びプログラムポインタ５２を含む。プログ
ラムスタック５１は、ＦＩＦＯ(First In First Out)方
式のレジスタであり、分岐命令デコーダ２７から供給さ
れるプログラムアドレスＰＡ１を２つ分記憶する２つの
領域(1)、(2)を有する。ここで、第１領域(1)は、分岐
命令デコーダ２７から供給されるプログラムアドレスＰ
Ａ１を順次取り込み、所定のタイミングで第２領域(2)
へ転送する。そして、第２領域(2)は、インクリメント
機能を備えており、第１領域(1)から取り込んだプログ
ラムアドレスＰＡ１を先頭アドレスとし、演算回路２１
の各レジスタ３１〜３４の動作に同期するように、基準
クロックに従う周期で「１」ずつ増加させて繰り返し出
力する。プログラムポインタ５２は、インクリメント機
能を有するレジスタによって構成される。プログラムポ
インタ５２は、分岐命令デコーダ２７から供給されるプ
ログラムアドレスＰＡ２を記憶し、そのプログラムアド
レスＰＡ２を先頭アドレスとし、プログラムスタック５
１と同様に、基準クロックに従う周期で「１」ずつ増加
させて繰り返し出力する。これにより、各ＲＯＭ２５、
２６では、分岐命令デコーダ２７の指示に従い、分岐命
令デコーダ２７か臚482迢沂汲ウれるプログラムアドレス
ＰＡ１、ＰＡ２を先頭に、それぞれのアドレスに記憶さ
れたプログラムが順次読み出されることになる。この第
１メモリ制御回路２３において、プログラムスタック５
１の第１領域(1)から第２領域(2)へのプログラムアドレ
スＰＡ１の転送、プログラムアドレスＰＡ１の更新は、
分岐命令デコーダ２７の指示に従うタイミングで行われ
る。

【００３３】第２メモリ制御回路２４は、第１データポ
インタ５３及び第２データポインタ５４を含む。第１デ
ータポインタ５３は、分岐命令デコーダ２７から供給さ
れるデータアドレスＤＡ１を記憶し、第２データポイン
タ５４は、同じく分岐命令デコーダ２７から供給される
データアドレスＤＡ２を記憶する。これらのデータポイ
ンタ５３、５４は、データアドレスＤＡ１、ＤＡ２をＲ
ＡＭ２２へ供給した後、新たに分岐命令デコーダ２７か
ら供給されるデータアドレスＤＡ１、ＤＡ２によって内
容が更新される。この第２のメモリ制御回路２４におい
て、プログラムアドレスＰＡ２の更新は、第１メモリ制
御回路２３と同様に、分岐命令デコーダ２７の指示に従
うタイミングで行われる。

【００３４】以上の構成によれば、第１ＲＯＭ２５から
読み出される分岐命令が、第１メモリ制御回路２３及び
第２メモリ制御回路２４に供給されると同時に、第２Ｒ
ＯＭ２６から読み出される演算命令が、演算回路２１に
供給される。このため、分岐処理と演算処理とが並列し
て進み、演算効率が向上する。

【００３５】図５は、本発明のデジタル信号処理装置を
図８に示すようなデジタルフィルタとして動作させる場
合の制御プログラムのリストであり、図６は、その制御
プログラムに対応する中間データ及び係数データを記憶
するＲＡＭ２２の内容を示すリストである。

【００３６】第１ＲＯＭ２５は、プログラムアドレスＰ
Ａ１として０番地〜１７番地を有し、各番地には、図５
（ａ）に示すような分岐命令が記憶されている。これら
の分岐命令は、それぞれ以下のような動作を指示するも
のである。

【００３７】PS<=n：プログラムスタック５１にアドレ
ス「ｎ」を設定 Start PA2=n：プログラムアドレスＰＡ２が「ｎ」にな
ったときにプログラムスタック５１からプログラムアド
レスＰＡ１を取り込んで動作を開始 DA1=n：第１データポインタ５３にアドレス「ｎ」を設
定 DA2=n：第２データポインタ５４にアドレス「ｎ」を設
定 PA2=n：プログラムポインタ５２にアドレス「ｎ」を設
定第２ＲＯＭ２６は、プログラムアドレスＰＡ２として０
番地〜１４番地を有し、各番地には、図５（ｂ）に示す
ような演算命令が記憶されている。これらの演算命令
は、それぞれ以下のような動作を指示するものである。

【００３８】R1=M1[DA1]：第１ＲＡＭ４１のＤＡ１番地
からデータを読み出して第１レジスタ３１へ格納 R2=M2[DA2]：第２ＲＡＭ４２のＤＡ２番地からデータを
読み出して第２レジスタ３２へ格納 R3=R1*R2：第１レジスタ３１のデータと第２レジスタ３
２のデータとを乗算した積を第３レジスタ３３に格納 R1=X(n)：第１レジスタ３１に入力データＸ(n)を格納 R2=M2[++DA2]：ＤＡ２に「１」を加算して更新し、第２
ＲＡＭ４２のＤＡ２番地からデータを読み出して第２レ
ジスタ３２に格納 M1[DA1]=X(n)：第１ＲＡＭ４１のＤＡ１番地に入力デー
タＸ(n)を書き込む R4+=R3：第４レジスタ３４のデータに第３レジスタ３３
のデータを加算して第４レジスタ３４に格納 R1=M1[++DA1]：ＤＡ１に「１」を加算して更新し、第１
ＲＡＭ４１のＤＡ１番地からデータを読み出して第１レ
ジスタ３１に格納 M1[DA1]=R4：第１ＲＡＭ４１のＤＡ１番地に第４レジス
タ３４のデータを書き込むここで、演算回路２１において同時に実行可能な動作に
ついては、同一のアドレスに記憶されており、１ステッ
プで全て実行される。

【００３９】第１の第１ＲＡＭ４１は、データアドレス
ＤＡ１として０番地〜３番地を有し、各番地には、図６
（ａ）に示すように、第１の中間データＡ１、Ｂ１及び
第２の中間データＡ２、Ｂ２がそれぞれ記憶される。こ
れらの中間データＡ１、Ｂ１、Ａ２、Ｂ２については、
演算命令に従って順次書き換えられる。第２の第２ＲＡ
Ｍ４２は、データアドレスＤＡ２として０番地〜５番地
を有し、各番地には、フィルタ係数ｈb1、ｈa1、ｈc1、
ｈb2、ｈa2、ｈc2が格納される。これらのフィルタ係数
については、演算命令によって書き換えられることはな
いが、デジタルフィルタの特性を変更するために書き換
えが可能になっている。

【００４０】以上の制御プログラムに従う本発明のデジ
タル信号処理装置の動作を、図７に従って説明する。こ
の動作では、第１の特性のフィルタリング処理を施した
後、異なる第２の特性のフィルタリング処理を施し、さ
らに、第１の特性のフィルタリング処理を再度施す場合
を示している。

【００４１】ステップ１では、プログラムアドレスＰＡ
１及びプログラムアドレスＰＡ２がそれぞれ「０」とな
り、第１ＲＯＭ２５及び第２ＲＯＭ２６の０番地に記憶
された分岐命令及び演算命令がそれぞれ実行される。こ
れにより、プログラムスタック５１には、プログラムア
ドレスＰＡ１として「３」が設定される。このとき、プ
ログラムアドレスＰＡ２は、「０」のまま維持される。
ステップ２でプログラムアドレスＰＡ１が「１」となる
と、第１ＲＯＭ２５の１番地に記憶された分岐命令が実
行され、プログラムスタック５１にプログラムアドレス
ＰＡ１として「３」が設定される。ステップ３でプログ
ラムアドレスＰＡ１が「２」になると、第１ＲＯＭ２５
の２番地に記憶された分岐命令が実行される。ここで
は、プログラムアドレスＰＡ２が「０」のまま待機して
いるため、待つことなくプログラムスタック５１からプ
ログラムアドレスＰＡ１として「３」が取り出され、プ
ログラムアドレスＰＡ１を「３」として動作が開始され
る。このとき、プログラムスタック５１から「３」が読
み出されると、第２領域(2)に格納されている「８」が
第１領域(1)へ移される。

【００４２】ステップ４〜ステップ６でプログラムアド
レスＰＡ１が「３」〜「５」まで順に変化すると、第１
ＲＯＭ２５の３番地〜５番地に記憶された分岐命令が順
次実行される。これにより、第１データポインタ５３、
５４及びプログラムポインタ５２にデータアドレスＤＡ
１、ＤＡ２及びプログラムアドレスＰＡ２として
「０」、「０」及び「１」が設定される。

【００４３】ステップ７では、プログラムアドレスＰＡ
１が「７」となり、第１ＲＯＭ２５の７番地に記憶され
た分岐命令が実行されてプログラムスタック５１にプロ
グラムアドレスＰＡ１として「３」が設定される。この
とき、ステップ６でプログラムポインタ５２に「１」が
設定されているため、第２ＲＯＭ２６の１番地に記憶さ
れた演算命令が実行される。これにより、第１ＲＡＭ４
１の０番地から読み出される中間データＡ１が第１レジ
スタ３１に格納され、第２ＲＡＭ２６の０番地から読み
出されるフィルタ係数ｈb1が第２レジスタ３２に格納さ
れる。ここで、中間データＡ１は、１つ前に入力されて
いる入力データＸ(n-1)である。

【００４４】ステップ８でプログラムアドレスＰＡ１が
「７」となると、第１ＲＯＭ２５の７番地に記憶された
分岐命令が実行され、プログラムアドレスＰＡ２が
「４」になるまで動作を停止する。このとき、プログラ
ムアドレスＰＡ２は「２」となり、第１ＲＯＭ２５の２
番地に記憶された演算命令が実行される。これにより、
第１レジスタ３１に格納された中間データＡ１、即ち、
１つ前の入力データＸ(n-1)と第２レジスタ３２に格納
されたフィルタ係数ｈb1との積〔ｈb1・Ｘ(n-1)〕が第
３レジスタ３３に格納される。そして、第１レジスタ３
１には、入力データＸ(n)が格納され、第２レジスタ３
２には、第２ＲＡＭ４２の１番地から読み出されるフィ
ルタ係数ｈa1が格納される。さらに、第１ＲＡＭ４１の
０番地には、次の演算処理に備えて、入力データＸ(n)
が中間データＡ１として新たに書き込まれる。

【００４５】ステップ９では、プログラムアドレスＰＡ
１は停止したままであり、プログラムアドレスＰＡ２の
みが更新されて「３」となり、第２ＲＯＭ２６の３番地
に記憶された演算命令が実行される。これにより、第１
レジスタ３１に格納されたデータＸ(n)と第２レジスタ
３２に格納されたフィルタ係数ｈa1との積〔ｈa1・Ｘ
(n)〕が第３レジスタ３３に格納される。また、それま
で第３レジスタ３３に格納されていた積〔ｈb1・Ｘ(n-
1)〕は、第４レジスタ３４に格納されていたデータと加
算されて第４レジスタ３４に格納される。第４レジスタ
３４には、最初「０」が格納されているため、ここで
は、第３レジスタ３３に格納されていた積〔ｈb1・Ｘ(n
-1)〕がそのまま第４レジスタ３４に格納される。そし
て、第１レジスタ３１に、第１ＲＡＭ４１の１番地から
読み出される中間データＢ１が格納され、第２レジスタ
３２に、第２ＲＡＭ４２の２番地から読み出されるフィ
ルタ係数ｈc1が格納される。ここで、中間データＢ１
は、１つ前に出力された出力データＹ(n-1)である。

【００４６】ステップ１０では、プログラムアドレスＰ
Ａ２が「４」となり、第２ＲＯＭ２６の４番地に格納さ
れた演算プログラムが実行される。これにより、第１レ
ジスタ３１に格納された中間データＢ１、即ち、１つ前
の出力データＹ(n-1)と第２レジスタ３２に格納された
フィルタ係数ｈc1との積〔ｈc1・Ｙ(n-1)〕が第３レジ
スタ３３に格納される。また、それまで第３レジスタ３
３に格納されていた積〔ｈa1・Ｘ(n)〕は、第４レジス
タ３４に格納されていた積〔ｈb1・Ｘ(n-1)〕と加算さ
れ、その和〔ｈa1・Ｘ(n)＋ｈb1・Ｘ(n-1)〕が第４レジ
スタ３４に新たに格納される。また、プログラムアドレ
スＰＡ２が「４」となっているため、プログラムスタッ
ク５１からプログラムアドレスＰＡ１として「８」が取
り出され、プログラムアドレスＰＡ１を「８」として動
作が開始される。これにより、第１ＲＯＭ２５の８番地
に記憶された分岐命令が実行され、第１データポインタ
５３にデータアドレスＤＡ１として「２」が設定され
る。

【００４７】ステップ１１では、プログラムアドレスＰ
Ａ１が「９」となり、第１ＲＯＭ２５の９番地に記憶さ
れた分岐命令が実行されると共に、プログラムアドレス
ＰＡ２が「５」となり、第２ＲＯＭ２６の５番地に記憶
された演算命令が実行される。これにより、第２データ
ポインタ５４にデータアドレスＤＡ２として「３」が設
定されると共に、第３レジスタ３３に格納されていた積
〔ｈc1・Ｙ(n-1)〕が、第４レジスタ３４に格納されて
いた和〔ｈa1・Ｘ(n)＋ｈb1・Ｘ(n-1)〕と加算され、そ
の和〔ｈa1・Ｘ(n)＋ｈb1・Ｘ(n-1)＋ｈc1・Ｙ(n-1)〕
が第４レジスタ３４に新たに格納される。

【００４８】ステップ１２では、プログラムアドレスＰ
Ａ１が「１０」となり、第１ＲＯＭ２５の１０番地に記
憶された分岐命令が実行されると共に、プログラムアド
レスＰＡ２が「６」となり、第２ＲＯＭ２６の６番地に
記憶された演算命令が実行される。これにより、プログ
ラムポインタ５２にプログラムアドレスＰＡ２として
「１」が設定されると共に、第４レジスタ３４に格納さ
れていた和〔ｈa1・Ｘ(n)＋ｈb1・Ｘ(n-1)＋ｈc1・Ｙ(n
-1)〕が、次の演算処理に備えて第１ＲＡＭ４１の１番
地に中間データＢ１として書き込まれる。尚、このステ
ップ１２では、第１のデータポインタ５３に設定された
データアドレスＤＡ１は用いず、ステップ９において中
間データＢ１を読み出したときのデータアドレスＤＡ１
となる「１」がそのまま用いられる。

【００４９】ステップ１３では、プログラムアドレスＰ
Ａ１が「１１」となり、第１ＲＯＭ２５の１１番地に記
憶された分岐命令が実行される。これにより、プログラ
ムスタック５１にプログラムアドレスＰＡ１として「１
３」が設定される。このとき、プログラムアドレスＰＡ
２は、ステップ１２で設定された「１」となり、第２Ｒ
ＯＭ２６の１番地に記憶された演算命令が実行される。
この演算命令は、ステップ７の演算命令と同一であり、
第１ＲＡＭ４１から読み出される中間データＡ２が第１
レジスタ３１に格納され、第２ＲＡＭ４２から読み出さ
れるフィルタ係数ｈb2が第２レジスタ３２に格納され
る。

【００５０】以上のように、ステップ４〜ステップ８で
与えられる分岐命令により設定した条件に基づいて、ス
テップ７〜ステップ１２で与えられる演算命令に従う演
算処理が施される。この結果、Ｙ(n)＝ｈa1・Ｘ(n)＋ｈb1・Ｘ(n-1)＋ｈc1・Ｙ(n-1) なる式に従うフィルタリング処理が完了する。この式
は、図８に示すデジタルフィルタによって達成される演
算処理に一致する。

【００５１】以後同様にして、ステップ１０〜ステップ
１４で与えられる分岐処理により設定した条件に基づい
て、ステップ１３〜ステップ１８で与えられる演算処理
に従う演算処理が施される。この結果、Ｙ(n)＝ｈa2・Ｘ(n)＋ｈb2・Ｘ(n-1)＋ｈc2・Ｙ(n-1) なる式に従うフィルタリング処理が完了する。

【００５２】さらに、ステップ１６〜ステップ２０で与
えられる分岐命令により設定した条件に基づいて、ステ
ップ１９〜ステップ２４における演算命令に従う演算処
理が施される。この演算処理では、ステップ１２おいて
完了する演算処理と同一条件のフィルタリング処理が達
成される。

【００５３】ステップ２２において、プログラムアドレ
スＰＡ２が「４」となると、往路グラムスタック５１か
らプログラムアドレスＰＡ１として「１３」が取り込ま
れ、第１ＲＯＭ２５の１３番地に記憶された分岐命令が
実行される。これにより、第１データポインタ５３にデ
ータアドレスＤＡ１として「０」が設定される。ステッ
プ２３において、プログラムアドレスＰＡ１が「１４」
となり、第１ＲＯＭ２５の１４番地に記憶された分岐命
令が実行されると、第２データポインタ５４にデータア
ドレスＤＡ２として「０」が設定される。ステップ２４
において、プログラムアドレスＰＡ１が「１５」とな
り、第１ＲＯＭ２５の１５番地に記憶された分岐命令が
実行されると、プログラムポインタ５２にプログラムア
ドレスＰＡ２として「８」が設定される。

【００５４】ステップ２５において、プログラムアドレ
スＰＡ１が「１６」となり、第１ＲＯＭ２５の１６番地
に記憶された分岐命令が実行されると、プログラムスタ
ック５１にプログラムアドレスＰＡ１として「８」が設
定される。このとき、プログラムアドレスＰＡ２は、ス
テップ２４で設定された「８」となるため、演算動作は
行われない。

【００５５】ステップ２６において、プログラムアドレ
スＰＡ１が「１７」となると、第１ＲＯＭ２５の１７番
地の分岐命令が実行され、プログラムアドレスＰＡ２が
「１１」となるまで動作が停止される。このとき、プロ
グラムアドレスＰＡ２は、「９」となるが、演算動作は
行われない。次にプログラムアドレスＰＡ２が「１１」
となった時点（ステップ２８）で、プログラムスタック
５１からプログラムアドレスＰＡ１として「３」が取り
出され、第１ＲＯＭ２５の３番地に記憶された分岐命令
が実行される。このステップ２８以降の動作は、ステッ
プ４からの動作に一致する。従って、３段階のフィルタ
リング処理が繰り返されることになる。以上の実施形態
においては、２種類のフィルタリング処理を３段階で施
す場合を例示したが、分岐命令及び演算命令の制御プロ
グラムを変更することにより、回路構成を変更すること
なく、さらに複雑なフィルタリング処理を施すことがで
きる。この場合でも、分岐命令と演算命令とが並列に処
理されるため、複雑なフィルタリング処理であっても効
率よく処理を完了することができる。

【００５６】

【発明の効果】本発明によれば、分岐命令と演算命令と
をそれぞれ独立にメモりに記憶するようにしたことで、
デジタル信号処理の分岐処理と演算処理とを並列に実行
させることが可能になる。従って、演算回路を効率よく
動作させて演算処理に要する時間を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明のデジタル信号処理装置の構成を示すブ
ロック図である。

【図２】本発明のデジタル信号処理装置の動作の一例を
示すタイミング図である。

【図３】演算回路及びＲＡＭの構成の一例を示すブロッ
ク図である。

【図４】メモリ制御回路の構成の一例を示すブロック図
である。

【図５】分岐命令及び演算命令のプログラムリストであ
る。

【図６】ＲＡＭの内容を示す図である。

【図７】図５のプログラムリストに従う演算処理を説明
する図である。

【図８】デジタルフィルタの構成を示す回路図である。

【図９】従来のデジタル信号処理装置の構成を示すブロ
ック図である。

【符号の説明】

１加算器２ａ、２ｂ、２ｃ乗算器３ａ、３ｂラッチ１１、２１演算回路１２、２２ＲＡＭ１３、２３、２４メモリ制御回路１４、２５、２６ＲＯＭ１５命令デコーダ２７分岐命令デコーダ２８演算命令デコーダ３１〜３４レジスタ３５〜３７セレクタ３８乗算器３９加算器４１、４２ＲＡＭ５１プログラムスタック５２プログラムポインタ５３、５４アドレスポインタ

Claims

【特許請求の範囲】

【請求項１】第１のデジタルデータに対して多段階の
演算処理を施すことにより第２のデジタルデータを生成
するデジタル信号処理装置において、上記多段階の演算
処理の流れを制御する分岐命令を記憶する第１のメモリ
と、上記多段階の演算処理の各段の動作を制御する演算
命令を記憶する第２のメモリと、上記第１及び第２のメ
モリに対してそれぞれ一定の順序でアドレスを指定し、
上記分岐命令及び上記演算命令を読み出す第１のメモリ
制御回路と、上記第１のデジタルデータに対して、上記
第１及び第２のメモリから読み出される上記分岐命令及
び上記演算命令に従う演算処理を施す演算回路と、を備
え、上記第１のメモリ制御回路は、上記分岐命令に応答
して上記第２のメモリに対するアドレスを所定のアドレ
スへジャンプさせることを特徴とするデジタル信号処理
装置。
【請求項２】上記第１のメモリ制御回路は、上記第１
のメモリから上記分岐命令を先読みして適数ステップ分
を一時的に保持し、保持した順に上記分岐命令を出力す
るＦＩＦＯ方式のプログラムスタックを含むことを特徴
とする請求項１に記載のデジタル信号処理装置。
【請求項３】上記第１のメモリ制御回路は、上記演算
命令の上記第２のメモリからの読み出しアドレスに応答
して、上記分岐命令の上記第１のメモリからの読み出し
を待機させることを特徴とする請求項１に記載のデジタ
ル信号処理装置。
【請求項４】上記演算回路に接続され、上記第１及び
第２のデジタルデータと共に上記演算回路の処理過程の
中間データを記憶する第３のメモリと、上記分岐命令及
び上記演算命令に従って上記第３のメモリのアドレスを
指定する第２のメモリ制御回路と、をさらに備えたこと
を特徴とする請求項１に記載のデジタル信号処理回路。
【請求項５】上記第２のメモリ制御回路は、上記分岐
命令に基づいて初期アドレスを指定すると共に、上記演
算命令に基づいて初期アドレスを順次更新することを特
徴とする請求項４に記載のデジタル信号処理装置。