JPH04227540A - 演算処理装置及びディジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサな
どの演算処理装置、ことにプログラムの繰返し処理やル
ープ処理などの反復的な演算処理技術に関し、例えば、
乗算回路と加算回路を有するディジタル信号処理プロセ
ッサ（以下、ＤＳＰとも称する）やＤＳＰを含むアナロ
グ・ディジタル混載型半導体集積回路における積和演算
の繰返しステップ数の低減に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】ディジタル信号処理プロセッサとしては
、プログラムメモリとデータメモリを分離して構成する
所謂ハーバードアーキテクチャを採用したプロセッサが
ある。この種のプロセッサは、例えば、演算データ転送
系と命令転送系が基本的に分離され、その演算系は、デ
ィジタル信号処理のための変数データもしくは係数デー
タなどを格納するためのデータメモリを持ち、複数化さ
れた内部バスを介して並列的にデータ転送が可能にされ
ている。また、ＤＳＰは、さらに乗算器と加算器を個別
に備え、ディジタル信号処理で頻度の高い乗算と加算を
並行して行ない得るようなパイプライン的な演算が可能
になっている。そして、演算やデータ転送などのデータ
処理アルゴリズムを表す命令群がマイクロＲＯＭなどの
インストラクションメモリに保有され、所定の手順に従
って、そのインストラクションメモリから命令が読み出
され、この読み出された命令によって、ディジタル信号
処理のための演算やデータの入出力が制御される。

【０００３】また、斯るディジタル信号処理プロセッサ
において、上記インストラクションメモリ（マイクロＲ
ＯＭ）は、その演算命令のスループットを向上させるた
め、同一命令サイクル中に複数の動作を実行可能な水平
型マイクロ命令体系に従った動作プログラムを保有する
ものがある。この場合、１命令サイクルにおいて並列に
実行可能な動作は、乗算器や加算器のオペレーション、
そしてデータメモリや各種レジスタのアクセスなどとさ
れる。積和演算処理において、例えば乗算の実行が各命
令サイクルで可能にされ、その乗算の実行の結果がレジ
スタに１命令サイクル期間蓄えられるようにするととも
に、当該乗算結果を利用した加算の実行が、次の命令サ
イクルで行なわれる乗算の実行に並行して行なわれるよ
うにすると、乗算と加算はパイプライン的に並列処理可
能になり、積和演算は見掛け上１命令サイクルで行なわ
れることになる。このような演算手順が可能となるよう
に、上記ＤＳＰは、演算対象データや演算結果データが
相互に競合することがないように、それぞれ個別的なデ
ータ転送経路を介してデータを伝送するようになってい
る。

【０００４】音声帯域でのデータ通信や音声圧縮などの
分野で利用されるディジタル信号処理においては、サン
プリングデータなどに対して斯る積和演算を繰返し実行
してフィルタリング処理や変復調処理などが行なわれる
。この場合、処理すべき信号の周波数が比較的高いなど
のために、演算速度を高速化する必要がある。そのため
、繰返し積和演算のプログラムステップを短くすると共
にその処理時間も短縮するため、リピート命令による積
和演算プログラムの繰返し実行やジャンプ命令などによ
るループ処理を採用することが多い。

【０００５】ＤＳＰについて記載された文献の例として
は、例えば昭和６１年２月２８日に株式会社コロナ社発
行の「浮動小数点演算シグナルプロセッサプログラミン
グ入門」の第１頁から第２５頁がある。また、リピート
命令を実行することができるＤＳＰについて記載された
文献の例としては特開平１−１１２３３７号公報がある
。

【０００６】

【発明が解決しようとする課題】しかしながら、ある所
定の演算シーケンスを反復実行してパイプライン的な演
算処理を行っている途中で系数などの演算定数を変化さ
せる場合には、反復実行している演算シーケンスを一旦
停止して、それまでのパイプライン的な演算処理を最後
まで実行した後に、次の演算定数を所定のレジスタなど
にセットしなければならない。パイプライン的な演算処
理は、ある時点に着目すれば演算やデータ転送などの複
数の処理が見掛け上並列化されているが、時系列に一連
の処理を追うと、当該一連の処理の開始時点と完了時点
では、単一の処理しか行なわれず、斯る反復的な演算処
理の変わり目においては、先行するパイプライン的な一
連の処理を完了しなければ再び同じような手順で反復的
な演算を開始することはできず、その間の命令サイクル
数の増加によって、演算効率を低下させるという問題点
のあることが本発明者によって見い出された。特に反復
的な演算処理の占める割合が大きなディジタル信号処理
では、斯る命令サイクルの増加は無視し得ないものにな
ることが予想される。

【０００７】本発明の目的は、所定の演算シーケンスを
反復実行するようなパイプライン的な演算処理の効率を
向上させることができる演算処理装置、さらにはその演
算処理装置を適用したディジタル信号処理プロセッサを
提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、ファースト−イン・ファースト
−アウト・メモリを有し、このファースト−イン・ファ
ースト−アウト・メモリには、積和演算の係数データが
格納され、積和演算がパイプライン的に繰返し実行され
ているときに係数データの変更が必要となった場合、上
記ファースト−イン・ファースト−アウト・メモリから
演算回路に係数データを供給するようにする。その係数
データの供給タイミングは演算の繰返し実行回数などの
計数値に基づいて形成し、直接命令によりその係数デー
タの供給を指示しなくても済むようにできる。

【００１１】また、本発明の別の側面においては、前処
理ステップと、それに引き続いて演算並びにデータ転送
を並列的に行なう処理ステップの連続的な繰返しと、後
処理ステップとによって、一定の演算シーケンスを反復
実行するようなパイプライン的な一連の演算処理を行な
う演算処理装置において、係数データなどの所定の演算
対象情報をその処理順に予め保有する記憶手段と、上記
一連の演算処理に適用される演算対象情報を変更すると
き、演算対象情報を変更する前の上記一連の演算処理に
含まれる後処理ステップに重ねて、上記記憶手段から次
の演算対象情報を転送制御する制御手段とを設けるもの
である。

【００１２】また、第１演算器による演算結果を遅延要
素を介して受け、その第１演算器による演算動作に並行
して第２演算器で演算動作を行なう、パイプライン的な
一連の演算処理を可能とする演算処理装置において、上
記第１演算器の入力に与えられる所定の演算対象情報を
その処理順に予め保有する記憶手段を設け、上記記憶手
段からの演算対象情報を切り換えるとき、制御手段によ
り、切換え直前における第２演算器による最後の演算動
作に重ねて、上記記憶手段から次の演算情報を第１演算
器に出力可能にするものである。

【００１３】上記演算対象情報の切り換えに際しての処
理をソフトウェアに依存することなく簡単に行えるよう
にするには、演算の空き時間を利用して記憶手段に演算
対象情報を処理順に格納しておき、上記連続的な繰返し
処理ステップ数を管理するための計数手段の計数値に基
づいて、演算対象情報を上記記憶手段から先入れ先出し
形式で出力させるようにするとよい。

【００１４】このような演算処理装置は、動作プログラ
ムを保有したディジタル信号処理プロセッサ、あるいは
これを含むアナログ・ディジタル混載型半導体集積回路
として構成することができる。

【００１５】

【作用】上記した手段によれば、一定の演算シーケンス
を反復実行してパイプライン的な演算処理を行っている
途中で演算対象情報を変化させる場合に、予めその情報
を記憶手段に記憶させ、演算制御のためのソフトウェア
に直接依存せず若しくは負担をかけない上記制御手段の
動作を介して演算対象情報を更新することができる。こ
のことは、反復的な演算処理の変わり目において、先行
するパイプライン的な一連の処理の完了を待たずに次の
一連の処理のための情報をセット若しくはロード可能に
作用し、もって、所定の演算シーケンスを反復実行する
ようなパイプライン的な演算処理効率の向上を達成する
ものである。

【００１６】

【実施例】図１には本発明の一実施例に係るディジタル
信号処理プロセッサが示されている。同図に示されてい
るディジタル信号処理プロセッサは、特に制限されない
が、公知の半導体集積回路製造技術によってシリコンの
ような１個の半導体基板に形成されている。すなわち、
２点破線で囲まれた各回路ブロックは、１個の半導体チ
ップに形成されている。しかしながら、本発明はこの実
施例に限定されない。このディジタル信号処理プロセッ
サは、例えば、いわゆるＭＯＤＥＭ用ＬＳＩやＣＯＤＥ
Ｃ用ＬＳＩのようなアナログ回路部も含むようなＬＳＩ
として、公知の半導体集積回路製造技術によりシリコン
のような１個の半導体基板に形成してもよい。

【００１７】図１に示されるディジタル信号処理プロセ
ッサ１は、プログラムメモリとデータメモリを分離して
構成する所謂ハーバードアーキテクチャを採り、演算デ
ータ転送系と命令転送系が基本的に分離されている。演
算ユニット１００は、ディジタル信号処理における変数
データや係数データなどを格納するためのＲＡＭ（ラン
ダム・アクセス・メモリ）やＲＯＭ（リード・オンリ・
メモリ）を含むデータメモリ１０１を持ち、複数化され
た内部バス１０２〜１０４がそれらメモリ１０１の所定
のポートに接続されて並列的にデータ転送可能にされて
いる。さらに、乗算器１０５と算術論理演算器１０６を
個別的に備えることによって、頻度の高い乗算と加算を
並列的に実行可能にされている。

【００１８】上記データメモリ１０１は、特に制限され
ないが、２個のメモリＭＡ１，ＭＡ２によって構成され
ているとみなすことができる。これらのメモリＭＡ１，
ＭＡ２へのアドレス信号は、アドレスポインタＡＰ１，
ＡＰ２によって形成される。すなわち、メモリＭＡ１は
アドレスポインタＡＰ１により形成されたアドレス信号
によりアクセスされ、メモリＭＡ２はアドレスポインタ
ＡＰ２により形成されたアドレス信号によりアクセスさ
れる。上記メモリＭＡ１のリードポート（データが出力
されるポート）は内部バス１０２に接続され、上記メモ
リＭＡ２のリードポートは内部バス１０３に接続されて
いる。また、上記内部バス１０２にはレジスタＲａのデ
ータ入力端子と、レジスタＲＮ１のデータ入力端子とが
結合され、上記内部バス１０３には、レジスタＲｄ並び
に先入れ先出し形式でデータを蓄えるファースト−イン
・ファースト−アウト（以下、ＦＩＦＯとも称する）メ
モリ１０７のデータ入力端子が結合されている。ＦＩＦ
Ｏメモリ１０７の読み出しデータは出力ラッチとして機
能するレジスタＲｂにラッチされる。上記レジスタＲａ
，Ｒｂの出力データは乗算器１０５に供給され、その演
算結果は、特に制限されないが、レジスタＲｃに１命令
サイクル期間保持される。即ち当該レジスタＲｃはパイ
プライン的な積和演算において乗算結果を算術論理演算
器に与えるときの遅延要素として機能する。このレジス
タＲｃの出力データは上記レジスタＲｄの出力データと
共に算術論理演算器１０６に与えられて演算される。 算術論理演算器１０６による演算結果はアキュムレータ
として機能するレジスタＲｅに保持され、その値はデー
タメモリ１０１の他に算術論理演算器１０６や乗算器１
０５にも選択的に供給可能にされている。

【００１９】データメモリ１０１内の例えばメモリＭＡ
１のライトポート（書き込むべきデータが供給されるポ
ート）には、内部バス１０４が接続されている。レジス
タＲｅからデータメモリ１０１へのデータの書き込みは
、上述した内部バス１０４とライトポートとを介して行
なわれる。

【００２０】図面が複雑になるのを避けるために、同図
には示されていないが、上記内部バスとメモリとの間、
レジスタと内部バスとの間及び乗算器（演算器を含む）
と内部バスとの間には、スイッチ回路が設けられている
。これらのスイッチ回路は、命令制御ユニット２００に
より形成される制御信号によってスイッチ制御される。 これにより、例えば上述したようなレジスタとの選択的
な供給が可能とされている。

【００２１】上記内部バス１０２，１０４は、特に制限
されないが、インタフェースバス１１０に結合され、同
バス１１０には、図示しないホストプロセッサなど外部
との間でデータをパラレルに入出力するためのパラレル
出力レジスタ１１１及びパラレル入力レジスタ１１２、
そして、図示しないＡ／Ｄ変換回路やＤ／Ａ変換回路な
どを含むアナログ回路部とデータをやりとりするための
シリアル入力レジスタ１１３及びシリアル出力レジスタ
１１４が結合されている。尚、図面が複雑になるのを避
けるため、同図には示されていないが、上記ディジタル
信号処理プロセッサ１には、その内部状態例えば上記パ
ラレル入力レジスタ１１２やパラレル出力レジスタ１１
１によるデータの入出力状態や割込みマスク状態などを
反映するフラグを保持するステータスレジスタや、ディ
ジタル信号処理プロセッサ１の動作を制御するための各
種条件を保持するコントロールレジスタなどが含まれて
いる。

【００２２】ディジタル信号処理プロセッサ１の命令制
御ユニット２００は、特に制限されないが、その動作プ
ログラムを複数のマイクロ命令系列として保有するマイ
クロＲＯＭ２０１を持ち、上記マイクロＲＯＭ２０１か
ら所定の手順でマイクロ命令が読み出される。読み出さ
れたマイクロ命令はマイクロ命令レジスタ２０５にラッ
チされる。上記レジスタ２０５にラッチされた命令は、
マイクロ命令デコーダ２０６に供給され、解読される。 マイクロ命令デコーダ２０６は、実質的に命令コード解
読部２０６ａとアドレス解読部２０６ｂとを有している
とみなすことができる。マイクロ命令の解読により、命
令コード解読部２０６ａからは、各種内部制御信号が出
力されると共に、そのアドレス解読部２０６ｂからは、
レジスタなどに対する選択情報が出力される。デコーダ
２０６からのこれら出力情報に基づいて演算や内部デー
タ転送の制御が行なわれる。上述したように、データメ
モリＭＡ１，ＭＡ２のアクセスにおいては、アドレスポ
インタＡＰ１，ＡＰ２によってアクセス用のアドレス信
号が形成され、この形成されたアドレス信号によってメ
モリＭＡ１，ＭＡ２がアクセスされる。

【００２３】上記マイクロＲＯＭ２０１はマイクロアド
レスコントローラ２０２から出力されるアドレス情報に
よってアドレシングされる。マイクロアドレスコントロ
ーラ２０２は、次に実行されるべきマイクロ命令のアド
レスを保持するレジスタのようなプログラムカウンタ２
０３を備える。このプログラムカウンタ２０３は順次イ
ンクリメントされ、インクリメントされた値がアドレス
信号として上記マイクロＲＯＭ２０１に出力される。例
えば演算結果に従ってプログラムの実行を変更できるよ
うに、上記マイクロアドレスコントローラ２０２は上記
プログラムカウンタ２０３の値をデータの入出力の状態
や演算結果の状態などに応じて変更する機能を有し、所
定のタイミングでそのプログラムカウンタ２０３の値を
マイクロＲＯＭ２０１に出力する。

【００２４】このマイクロアドレスコントローラ２０２
には、特に制限されないが、上記レジスタ１１１〜１１
４に対するＤＳＰ１の外部からのアクセスに呼応して発
生される割込み信号２０７、アドレス解読部２０６ｂか
ら出力される分岐先アドレス若しくはネクストアドレス
のようなアドレス情報２０８が供給される。割込み信号
２０７が供給されると、この割込み信号２０７に対応し
た所定のアドレス情報が上記プログラムカウンタ２０３
にセットされる。また、分岐先アドレス若しくはネクス
トアドレスが供給されると、これに応じたアドレス情報
が上記プログラムカウンタ２０３にセットされる。これ
により、割込み信号に応じた命令群、分岐先アドレスに
応じた命令群若しくはネクストアドレスに応じた命令が
マイクロＲＯＭ２０１から読み出され実行される。また
、後の説明から理解できると思われるが、上記マイクロ
アドレスコントローラ２０２には、リピート命令によっ
て繰返し実行される命令やジャンプ命令によってループ
処理を行なうための命令の繰返し実行数を計数したりす
るリピートカウンタ２０９の出力２１０が供給される。

【００２５】上記マイクロＲＯＭ２０１は、本実施例に
従えば、演算命令のスループットを向上させるために同
一命令サイクル中に複数の動作を実行可能な水平型マイ
クロ命令体系に従った動作プログラムを保有する。１命
令サイクルによって並列実行可能な動作は、乗算器１０
５のオペレーション、算術論理演算器１０６のオペレー
ション、データメモリ１０１並びに各種レジスタに対す
るリード・ライト・アクセスなどとされる。特に制限さ
れないが、積和演算において、乗算は全ての命令サイク
ルで実行可能にされ、その乗算結果をレジスタＲｃに１
命令サイクル期間蓄え、当該乗算結果を利用した加算を
、次の命令サイクルで行なわれる乗算に並行して行なう
ようになっている。これにより、乗算と加算はパイプラ
イン的に並列実行可能にされ、積和演算は見かけ上１命
令サイクルで行なわれることになる。このような演算手
順において、演算対象データや演算結果データはそれぞ
れ競合することなく並列的に転送される。

【００２６】このとき、上記ＦＩＦＯメモリ１０７には
、演算の空き時間を利用して、例えば積和演算のための
係数データなどがその処理順にデータメモリ１０１から
転送される。ＦＩＦＯメモリ１０７に対する書込みアク
セスは命令コード解読部２０６ａから出力される信号２
１１をライトクロックとしてそれに同期して行なわれる
。ＦＩＦＯメモリ１０７に対するリードアクセスは、比
較回路２１５から出力されるクロック信号をリードクロ
ックとして、それに同期して行なわれる。上記比較回路
２１５は、リピートカウンタ２０９に保持されている値
とレジスタＲＮ１に保持されている値とを比較し、両者
が一致した際、上記クロック信号を形成する。上記レジ
スタＲＮ１には、後で図２及び図３を用いて述べている
が、リピート命令を実行する前にデータが設定される。 このデータは、ＦＩＦＯメモリ１０７からデータをリー
ドするタイミングを示すデータである。

【００２７】リピートカウンタ２０９は、リピート命令
によって繰返し実行される命令や、ジャンプ命令によっ
てループ処理を行なうための命令の繰返し実行回数を計
数し、その計数値が所定値に達したときに信号２１０に
より繰返しサイクルから抜け出す指示をマイクロアドレ
スコントローラ２０２に与える。特に制限されないが、
その指示のタイミングに対して所定命令サイクル期間遅
れたタイミングでリピートカウンタ２０９のカウント値
が比較回路２１５に供給される。比較回路２１５は、こ
のカウント値とレジスタＲＮ１の値とを比較し、カウン
ト値とレジスタＲＮ１の値とが一致した場合、信号２１
２をクロック変化させてＦＩＦＯメモリ１０７にリード
アクセスを指示する。これにより、上記指示のタイミン
グに対して所定命令サイクル期間遅れたタイミングで、
ＦＩＦＯメモリ１０７からレジスタＲｂにデータが読み
出され、そこにラッチされる。特に制限されないが、リ
ピート命令は、リピート命令の次に読み出される命令を
実行する回数を示す回数データを有しており、マイクロ
ＲＯＭ２０１からこのリピート命令が読み出されると、
そのデコード結果としてマイクロ命令デコーダ２０６か
ら出力される所定の制御信号に基づいてリピートカウン
タ２０９に上記回数データに従った所定の繰返し回数が
設定され、引き続いてマイクロＲＯＭ２０１から出力さ
れてくる命令が、上記回数データに従った回数だけ繰返
し実行される。この繰返し実行される命令のサイクルに
おいては、各サイクル毎に制御信号２１４がアサートさ
れ、リピートカウンタ２０９の値が順次デクリメントさ
れる。リピート命令に続いて読み出されたマイクロ命令
が上記回数データに従った回数だけ繰返し実行されると
、リピートカウンタ２０９の計数値が零になる。リピー
トカウンタ２０９の計数値が零になると、リピートカウ
ンタ２０９から出力されている信号２１０は、例えばロ
ウレベルからハイレベルへとレベル変化する。これによ
り、上記回数データに従った所定回数だけ上記マイクロ
命令が実行されたことが、マイクロアドレスコントロー
ラ２０２に通知される。この通知、すなわち信号２１０
のレベル変化に応答して、上記マイクロアドレスコント
ローラ２０２は、リピート命令による繰返し命令実行サ
イクルから抜け出して通常の命令実行シーケンスに戻さ
れる。すなわち、プログラムカウンタ２０３の進歩動作
を再開する。

【００２８】上記リピートカウンタ２０９について更に
説明する。本実施例において、上記リピートカウンタ２
０９は、具体的には、カウンタＲＮを有する。このカウ
ンタＲＮは、リピート命令の解読によって、命令デコー
ダ２０６から出力される制御信号に応答して、内部バス
１０２におけるデータがセットされる。特に制限されな
いが、上述したリピート命令中の上記回数データは、上
記内部バス１０２に伝えられるため、上記制御信号に応
答して、上記回数データが上記カウンタＲＮにセットさ
れる。このカウンタＲＮは、回数データがセットされた
後、上記信号２１４に基づいた信号をそのクロックとし
てデクリメント動作を行ない、このデクリメント動作に
よって、その保持している値が“０”になると、終了信
号を形成する。この終了信号の形成に応答して上述した
信号２１０がロウレベルからハイレベルへとレベル変化
する。また、上記カウンタＲＮの値は、上記比較回路２
１５の一方の入力ノードに供給されている。

【００２９】上記比較回路２１５の他方の入力ノードに
は、レジスタＲＮ１の保持値が供給されており、上記比
較回路２１５は、両方の入力ノードの値が一致すると、
クロック信号２１２を形成する。すなわち、カウンタＲ
Ｎがデクリメント動作をして、その値がレジスタＲＮ１
の値と一致すると、クロック信号２１２が形成される。

【００３０】上記レジスタＲＮ１は、特に制限されない
が、上記内部バス１０２に接続されており、この内部バ
ス１０２を介して値がセットされる。上記内部バス１０
２は、上記命令制御ユニット２００と結合されており、
上記マイクロＲＯＭ２０１内のマイクロ命令に保持され
ているデータが上記内部バス１０２を介して上記レジス
タＲＮ１及びカウンタＲＮにセットされることが可能に
されている。もちろん、レジスタＲＮ１及びカウンタＲ
Ｎには、データメモリ１０１からのデータがセットされ
るようにしてもよい。

【００３１】上記データメモリ１０１に対するアドレス
信号を形成するアドレスポインタＡＰ１，ＡＰ２には、
信号２０８′，２１０が供給されている。上記アドレス
ポインタＡＰ１，ＡＰ２のそれぞれは、一種のアドレス
カウンタを有しており、上記アドレス解読部２０６ｂか
ら出力される信号２０８′（アドレス信号）が、上記ア
ドレスカウンタにセットされる。上記アドレスカウンタ
は、上記信号２１０がロウレベルの間、すなわちリピー
ト命令により所定のマイクロ命令が実行されている間、
所定の周期でインクリメント動作を行なう。これにより
、リピート命令によって所定のマイクロ命令が実行され
ている間、アドレスポインタＡＰ１，ＡＰ２のそれぞれ
からは、予め設定した値（アドレス）から順次インクリ
メントするアドレス信号が出力される。これにより、メ
モリＭＡ１，ＭＡ２からは、所定のマイクロ命令が繰返
し実行されている間、アドレスポインタＡＰ１，ＡＰ２
のアドレス信号に従ったデータが内部バスに出力される
。

【００３２】上記アドレスポインタＡＰ１，ＡＰ２には
、データメモリ１０１を任意にアクセスできるように上
述した信号以外の信号も供給されているが、図面を簡単
にするために省略する。

【００３３】図２にはＦＩＦＯメモリ１０７を利用して
リピート命令で積和演算を行なう場合のマイクロプログ
ラムの一例が示されている。このマイクロプログラムは
、マイクロＲＯＭ２０１に格納されており、次式（１）
で表される積和演算を実行するためのものである。

【００３４】 　　　　　　９　　　　　　　　　　　　　　　　　　
　　　　１９　　Ｓ＝Σ（Ａｉ×Ｂ０＋Ｃｉ）＋Σ（Ａ
ｉ×Ｂ１＋Ｃｉ）………（１）　　　　　　ｉ＝０　　
　　　　　　　　　　　　　　　　　ｉ＝１０

【００３
５】上式（１）から判るように、この積和演算において
は、ｉ＝０〜９まではＢ０が定数として使用され、ｉ＝
１０〜１９まではＢ１が定数として使用される。すなわ
ち、積和演算の途中で定数が変更される。また、Ａｉ，
Ｂｉはそれぞれ変数を表している。本例においては、値
Ａ０，Ａ１，Ａ２，Ｃ０，Ｃ１，及びＣ１９と定数Ｂ０
，Ｂ１のそれぞれは、予めマイクロ命令の中に定義され
ており、値Ａ３〜Ａ１９，Ｃ２〜Ｃ１８は、上記データ
メモリ１０１に格納されている。特に制限されないが、
上記値Ａ３〜Ａ９はデータメモリＭＡ１に予め格納され
、上記値Ｃ２〜Ｃ１８はデータメモリＭＡ２に予め格納
されているものとする。しかしながら、上記マイクロ命
令の中で予め定義されている値及び定数についても、上
記データメモリ１０１に予め格納しておいて、必要に応
じてレジスタに設定するようにしてもよい。

【００３６】上記マイクロプログラムは、マイクロアド
レスコントローラ２０２によってマイクロ命令Ｉ１から
Ｉ１０へと順に読み出され、実行される。

【００３７】マイクロ命令Ｉ１は、その命令内に予め定
義されている値“１０”を上記レジスタＲＮ１に格納す
る命令である。マイクロ命令Ｉ２は、ＦＩＦＯメモリ１
０７に定数“Ｂ０”を格納する命令であり、マイクロ命
令Ｉ３は、ＦＩＦＯメモリ１０７に定数“Ｂ１”を格納
する命令である。説明を容易にするために、ＦＩＦＯメ
モリ１０７は、２個目のデータが格納されると、１個目
のデータはレジスタＲｂに移動するようなＦＩＦＯメモ
リであるとする。すなわち、１段のＦＩＦＯメモリによ
って上記ＦＩＦＯメモリ１０７は構成されているものと
する。しかしながら、本発明は、１段のＦＩＦＯメモリ
に限定されない。ＦＩＦＯメモリの段数は２段であって
もそれ以上の段数であってもよい。マイクロ命令Ｉ４は
、値“Ａ０”をレジスタＲａに格納する命令である。

【００３８】前述したように、本実施例のマイクロ命令
は、水平型である。そのため、１つのマイクロ命令で複
数の動作を指示することができる。マイクロ命令Ｉ５で
は、次の３個の動作が指示されている。すなわち、乗算
器１０５に供給されているレジスタＲａの値“Ａ０”と
レジスタＲｂの値“Ｂ０”との間で乗算を行ない、乗算
器１０５による乗算によって得られた値“Ａ０×Ｂ０”
をレジスタＲｃに格納する動作と、レジスタＲｄに値“
Ｃ０”を格納する動作と、レジスタＲａに新たな値“Ａ
２”を格納する動作とが指示されている。

【００３９】マイクロ命令Ｉ６は、次の４つの動作を指
示する命令である。すなわち、算術論理演算器（以下、
ＡＬＵとも称する）１０６に供給されているレジスタＲ
ｃの値“Ａ０×Ｂ０”とレジスタＲｄの値“Ｃ０”との
間で加算を行ない、ＡＬＵ１０６による加算動作によっ
て得られた値“Ａ０×Ｂ０＋Ｃ０”をレジスタＲｅに格
納する動作と、乗算器１０５に供給されているレジスタ
Ｒａの値“Ａ１”とレジスタＲｄの値“Ｂ０”との間で
乗算を行ない、これにより得られた値“Ａ１×Ｂ０”を
レジスタＲｃに格納する動作と、レジスタＲｄに新たな
値“Ｃ１”を格納する動作と、レジスタＲａに新たな値
“Ａ２”を格納する動作とが指示されている。

【００４０】マイクロ命令Ｉ７は、この命令に続いて読
み出されるマイクロ命令Ｉ８を所定の回数繰り返すこと
を指示するリピート命令である。本実施例においては、
このリピート命令に繰返し実行する回数を示すデータと
、アドレスポインタに設定するアドレス（ベースアドレ
ス）を示すデータとが予め定義される。本例においては
、繰返し回数を“１７”に設定するデータと、データメ
モリＭＡ１のベースアドレスとして“３”を、またデー
タメモリＭＡ２のベースアドレスとして“２”を設定す
るようなデータがリピート用のマイクロ命令Ｉ７に含ま
れている。そのため、このマイクロ命令Ｉ７の実行によ
って、上記リピートカウンタ２０９内のカウンタＲＮに
は“１７”が格納され、上記アドレスポインタＡＰ１内
のアドレスカウンタ（図示せず）には“３”が格納され
、アドレスポインタＡＰ２内のアドレスカウンタ（図示
せず）には“２”が格納される。

【００４１】上記リピート命令Ｉ７によって繰返し実行
が指示されるマイクロ命令Ｉ８は、次の４つの動作を指
示する。すなわち、ＡＬＵ１０６に供給されているレジ
スタＲｃの値とレジスタＲｄの値とを加算し、その加算
の結果をレジスタＲｅに格納する動作と、乗算器１０５
に供給されているレジスタＲａの値とレジスタＲｂの値
とを乗算し、その乗算結果をレジスタＲｃに格納する動
作と、アドレスポインタＡＰ２から出力されているアド
レス信号により指示されるデータメモリＭＡ２の番地に
保持されているデータをレジスタＲｄに格納する動作と
、アドレスポインタＡＰ１から出力されているアドレス
信号により指示されるデータメモリＭＡ１の番地に保持
されているデータをレジスタＲａに格納する動作とが指
示される。ここで、アドレスポインタＡＰ１，ＡＰ２の
それぞれの内部の上記アドレスカウンタはマイクロ命令
Ｉ８が実行される毎に１ずつインクリメントされるため
、マイクロ命令Ｉ８が実行される毎に、上記アドレスポ
インタＡＰ１，ＡＰ２のそれぞれは、インクリメントさ
れたアドレス信号を出力する。

【００４２】リピート命令Ｉ７によって指示された回数
（１７回）だけ、上記マイクロ命令Ｉ８が繰返し実行さ
れると、次にマイクロ命令Ｉ９が実行される。マイクロ
命令Ｉ９が実行される直前には、図３を用いて後で説明
するが、レジスタＲａには値“Ａ１９”が格納され、レ
ジスタＲｂには定数“Ｂ１”が格納され、レジスタＲｃ
には値“Ａ１８×Ｂ１”が格納され、レジスタＲｄには
値“Ｃ１８”が格納されている。各レジスタに上述のよ
うな値が格納されている状態で、マイクロ命令Ｉ９は、
次の３個の動作を指示する。すなわち、ＡＬＵ１０６に
供給されているレジスタＲｃの値とレジスタＲｄの値“
Ｃ１８”との間で加算動作を行ない、その加算結果“Ａ
１８×Ｂ１＋Ｃ１８”をレジスタＲｅに格納する動作と
、乗算器１０５に供給されているレジスタＲａの値“Ａ
１９”とレジスタＲｂの値“Ｂ１”との間で乗算動作を
行ない、その乗算結果“Ａ１９×Ｂ１”をレジスタＲｃ
に格納する動作と、レジスタＲｃに新たな値“Ｃ１９”
を格納する動作とが指示される。

【００４３】次に実行されるマイクロ命令Ｉ１０は、Ａ
ＬＵ１０６に供給されているレジスタＲｃの値“Ａ１９
×Ｂ１”とレジスタＲｄの値“Ｃ１９”との間で加算動
作を行ない、その加算結果を行ない、その加算結果をレ
ジスタＲｅに格納することを指示する。

【００４４】次に図２に示したマイクロプログラムが実
行された際のＤＳＰの演算動作について、図３を用いて
説明する。

【００４５】まず、ステップＳ１において、上記マイク
ロ命令Ｉ１が実行される。これにより、定数を変更する
タイミングと定めるデータが、バス１０２を介して命令
制御ユニット２００からレジスタＲＮ１にセットされる
。本例の場合には、値“１０”が上記レジスタＲＮ１に
セットされる。ステップＳ２及びＳ３で上記マイクロ命
令Ｉ２及びＩ３が実行される。これにより、内部バス１
０３を介して命令制御ユニット２００からＦＩＦＯメモ
リ１０７へ定数データＢ０，Ｂ１の順にデータが供給さ
れる。前述のようにＦＩＦＯメモリ１０７は、１段のＦ
ＩＦＯメモリとされているため、定数Ｂ１が供給される
ことにより、先にＦＩＦＯメモリ１０７に供給された定
数Ｂ０は読み出され、レジスタＲｂに移動する。図３に
おいてＦＩＦＯメモリ１０７はＲｂ′として示されてい
る。

【００４６】次にステップＳ４，Ｓ５及びＳ６で上記マ
イクロ命令Ｉ４，Ｉ５及びＩ６がそれぞれ実行される。 ステップＳ４が実行されるサイクルでは、値“Ａ０”（
データＡ０）がレジスタＲａにセットされる（サイクル
Ｓ４）。ステップＳ５が実行されるサイクルでは、デー
タＡ０と定数“Ｂ０”（係数データＢ０）の乗算が行な
われて、その演算結果がレジスタＲｃにラッチされると
共に、これに並行してデータＡ１がレジスタＲａに、そ
してデータＣ０がレジスタＲｄに転送される（サイクル
Ｓ５）。

【００４７】サイクルＳ５までの処理あるいは次に実行
されるサイクルＳ６までの処理は、これの後に継続して
繰返し実行されるべきマイクロ命令に対する前処理とみ
なすことができる。

【００４８】ステップＳ６で実行されるサイクルでは、
上記図２で示したマイクロ命令Ｉ６の動作が実行される
。

【００４９】ステップＳ７で実行されるサイクルにおい
ては、上記リピート命令Ｉ７がマイクロＲＯＭ２０１か
ら読み出され、解読されて実行される。すなわち、その
解読結果に従って、リピートカウンタ２０９内のカウン
タＲＮに、リピート命令内のデータ“１７”がプリセッ
トされると共に、アドレスポインタＡＰ１内のアドレス
カウンタにリピート命令内のデータ“３”がセットされ
、またアドレスポインタＡＰ２内のアドレスカウンタに
リピート命令内のデータ“２”がセットされる。これに
より、データメモリＭＡ１には、アドレスポインタＡＰ
１からアドレス信号“３”が供給され、デーメモリＭＡ
２にはアドレスポインタＡＰ２からアドレス信号“２”
が供給される。そのため、次のステップＳ８においては
、データメモリＭＡ１から、アドレス信号“３”により
指示された番地からデータ（本例の場合、Ａ３）が読み
出され、データメモリＭＡ２からは、アドレス信号“２
”により指示された番地からデータ（本例の場合、Ｃ２
）が読み出される。

【００５０】ステップＳ７に続くステップＳ８において
、マイクロＲＯＭ２０１から読み出されるマイクロ命令
Ｉ８が上記のように繰返し実行される。

【００５１】この読み出された水平型のマイクロ命令Ｉ
８の解読結果に基づくサイクルＳ８では、サイクルＳ６
でレジスタＲｃにラッチされていた乗算結果Ａ０×Ｂ０
に上記サイクルＳ６でレジスタＲｄに転送されたデータ
Ｃ１を加算してその結果をレジスタＲｅにラッチする処
理、レジスタＲａへデータメモリＭＡ１からデータＡ３
を転送する処理、乗算器１０５によるＡ２×Ｂ０の乗算
並びにレジスタＲｃへのその演算結果の転送、そしてレ
ジスタＲｄに対してデータメモリＭＡ２からのデータＣ
２の転送がそれぞれ並行して行なわれる。尚、レジスタ
Ｒｅにラッチされた積和演算の結果Ａ１×Ｂ０＋Ｃ１は
、例えば次の演算サイクルの開始と共に、例えばデータ
メモリ１０１に戻される。例えば上記マイクロ命令Ｉ８
の所定フィールドには、プログラムカウンタ２０３の値
を更新しない旨の情報が含まれ、その解読結果が信号２
０８を介してマイクロアドレスコントローラ２０２に与
えられる。この指示は信号２１４を介してリピートカウ
ンタ２０９に与えられ、カウンタ２０９内のカウンタＲ
Ｎはその保有計数値を１だけデクリメントする。マイク
ロアドレスコントローラ２０２はカウンタＲＮの更新さ
れた計数値が零になっているか否かを所定のタイミング
をもって信号２１０から検出する。カウンタＲＮの更新
された値が零になっていない場合、マイクロアドレスコ
ントローラ２０２は、プログラムカウタンタ２０３の値
を更新せず、マイクロＲＯＭ２０１から再び同じマイク
ロ命令Ｉ８を読み出す。また、カウンタＲＮの更新され
た値と上記レジスタＲＮ１に保持されている値とが比較
回路２１５によって比較される。この更新された値とレ
ジスタＲＮ１の値とが一致した場合、比較回路２１５か
らパルス信号２１２が出力される。これに対して、不一
致の場合には、比較回路２１５からはパルス信号が出力
されない。以下同様にしてステップＳ１４まで同じマイ
クロ命令Ｉ８を繰返し実行してパイプライン的に積和演
算を繰返していく。

【００５２】ステップＳ１４において、マイクロ命令Ｉ
８が実行されると、上記カウンタＲＮの更新値は“１０
”となり、上記レジスタＲＮ１に保持されている値と一
致する。そのため、上記比較回路２１５からパルス信号
２１２が出力される。このパルス信号２１２は、上記Ｆ
ＩＦＯメモリ１０７のリードクロックとなっているため
、パルス信号２１２の供給に応答して、上記ＦＩＦＯメ
モリ１０７から係数データ（定数）Ｂ１が読み出され、
レジスタＲｂにラッチされる。

【００５３】上記カウンタＲＮの更新値は、零になって
いないため、マイクロ命令Ｉ８は引き続き、繰返して実
行される。しかしながら、ステップＳ１４が実行された
サイクルにおいて、パルス信号２１２が形成されたため
、ステップＳ１５において、ＦＩＦＯメモリ１０７から
係数データＢ１が読み出され、レジスタＲｂには、係数
データＢ０のかわりに、係数データＢ１がラッチされる
。このステップＳ１５においては、乗算器１０５に供給
されているレジスタＲｂの係数データＢ０とレジスタＲ
ａのデータＡ９との乗算が行なわれているため、レジス
タＲｃには、データＡ９×Ｂ０がラッチされる。

【００５４】ステップＳ１５において、新たな係数デー
タＢ１がレジスタＲｂにラッチされるため、ステップＳ
１６からは、係数データとしてＢ１を用いた積和演算が
行なわれる。以下同様にしてステップＳ２４まで同じマ
イクロ命令Ｉ８が繰返し実行される。

【００５５】ステップＳ２４において、マイクロ命令Ｉ
８が解読され、その解読結果に従って信号２０８でプロ
グラムカウンタ２０３の値を更新しない旨の情報がマイ
クロアドレスコントローラ２０３に通知されると、これ
に基づいてリピートカウンタ２０９内のカウンタＲＮが
デクリメント動作され、その計数値が零にされる。係数
値が零になると、カウンタＲＮは信号２１０をハイレベ
ルにする。このハイレベルの信号２１０に応答して、マ
イクロアドレスコントローラ２０２は、プログラムカウ
ンタ２０３の値を進歩させる。これにより繰返し実行さ
れてきたマイクロ命令Ｉ８の次のマイクロ命令Ｉ９を指
示するアドレス信号がマイクロアドレスコントローラ２
０２から出力される。

【００５６】このようにして次のステップＳ２５におい
ては、マイクロＲＯＭ２０１から新たに読み出されたマ
イクロ命令Ｉ９の解読結果に基づく実行が行なわれる（
サイクルＳ２５）。このサイクルＳ２５では、前のステ
ップＳ２４でレジスタＲａにラッチされたデータＡ１９
と係数データＢ１の乗算、ステップＳ２４でレジスタＲ
ｃにラッチされた乗算結果Ａ１８×Ｂ１と、同ステップ
Ｓ２４でレジスタＲｄに転送されたデータＣ１８との加
算、そしてレジスタＲｄに対するデータＣ１９の転送が
それぞれ並行して行なわれる。

【００５７】これに引き続くステップＳ２６では、マイ
クロ命令Ｉ１０がマイクロＲＯＭ２０１から読み出され
、実行される（サイクルＳ２６）。このサイクルＳ２６
では、レジスタＲｃにラッチされていた乗算結果Ａ１９
×Ｂ１とレジスタＲｄに転送されていたデータＣ１９と
の加算が行なわれる。

【００５８】サイクルＳ２５，Ｓ２６の処理はそれ以前
に繰返し実行された復合命令の実行に対する後処理と考
えることができる。

【００５９】上記レジスタＲＮ１，比較回路２１５及び
ＦＩＦＯメモリ１０７を設けずに、係数データの変更の
たび毎に、レジスタＲｂに係数データをマイクロ命令か
ら直接供給するようにしたＤＳＰの動作について次に説
明する。図４には、このようなＤＳＰに対して、上述し
た式（１）の積和演算を実行させるためのマイクロプロ
グラムの一例が示されている。また、図５には、図４の
マイクロプログラムを実行した際の動作が示されている
。図４及び図５において、上述した図２及び図３と同一
の部分には同じ符号が付されている。すなわち、図４に
おいて、Ｒａ〜Ｒｅは、上述したようなレジスタを示し
ており、Ｂ０，Ｂ１は上述した係数データを示しており
、Ａ０〜Ａ１９及びＣ０〜Ｃ１９は上記変数データを示
している。また、ＲＮはカウンタＲＮを示しており、本
例ではマイクロ命令Ｉ５とＩ１３の実行によってカウン
タＲＮに７が設定される。ＭＡ１及びＭＡ２のそれぞれ
は上記アドレスポインタＡＰ１，ＡＰ２を示しており、
マイクロ命令Ｉ５の実行によりアドレスポインタＡＰ１
には３が設定され、ＡＰ２には２が設定される。またマ
イクロ命令２１３の実行によって、アドレスポインタＡ
Ｐ１には１３が設定され、アドレスポインタＡＰ２は１
２が設定される。図４において、記号“←”は、データ
の格納を示している。例えばマイクロ命令Ｉ１における
上記記号“←”は、レジスタＲｂへデータＢ０を格納す
ることを表している。また、図４において、記号“←（
ＭＡｉ）”は、アドレスポインタＡＰｉによって示され
たアドレスに格納されているデータをレジスタへ格納す
ることを示している。例えばマイクロ命令Ｉ６における
左側の上記記号“←（ＭＡｉ）”は、アドレスポインタ
ＡＰ１によって形成されたアドレス信号により指示され
ているメモリＭＡ１のアドレスに保持されているデータ
をレジスタＲａへ格納することを表している。この図４
及び図５に示されているプログラム及び動作については
、上記図２及び図３の説明から容易に理解できるので、
その説明は省略する。

【００６０】上記したレジスタＲＮ１，比較回路２１５
及びＦＩＦＯメモリ１０７を有していないＤＳＰにおい
ては、図４及び図５から理解できるように、係数データ
を“Ｂ０”から“Ｂ１”へ切り換えるために、マイクロ
命令Ｉ９が必要とされる。また、パイプライン処理を一
時的に終了させるために、マイクロ命令Ｉ６〜Ｉ８が必
要とされ、パイプライン処理を再開するためにマイクロ
命令Ｉ１０〜Ｉ１２が必要とされる。さらに、係数デー
タを変更した後、積和演算を行なうために、リピート命
令Ｉ１３とリピートされるマイクロ命令Ｉ１４が必要と
される（図４参照）。そのため、同じ積和演算を行なう
場合、上述した図１の実施例によれば、マイクロプログ
ラムを容易に小さくできる。また、図１の実施例によれ
ば、パイプライン処理を一時的に終了させなくてよいた
め、処理の高速化を図ることができる（図５及び図３参
照）。

【００６１】次に、本発明の他の実施例について説明す
る。本実施例のＤＳＰは、図１に示したＤＳＰと類似し
ており、特に制限されないが、図１のＤＳＰからレジス
タＲＮ１と比較回路２１５を除き、リピートカウンタ２
０９によって上記クロック信号２１２が形成されるよう
にされている。以下、本実施例を図１１を用いて説明す
る。

【００６２】図１１にはＦＩＦＯメモリ１０７を利用し
てリピート命令で積和演算を行なう場合の演算手順の一
例が示されている。

【００６３】例えばデータメモリ１０１に格納されてい
るデータＡｉ，ＤｋとＦＩＦＯメモリ１０７に格納され
ている係数データＢｊとを用いて、Ａｉ×Ｂｊ＋Ｄｋ（
ｉ，ｊ，ｋは正の整数）なる積和演算を、途中で係数デ
ータＢｊを変更して行なう場合を一例に説明する。

【００６４】図１１において、最初の係数データＢ１は
上記ＦＩＦＯメモリ１０７から読み出されてレジスタＲ
ｂにラッチされているものとする。この段階でリピート
命令がマイクロＲＯＭ２０１から読み出されると、その
解読結果に従って、リピートカウンタ２０９がプリセッ
トされると共に、それに後続する最初のマイクロ命令に
基づいてデータＡ１がデータメモリ１０１からレジスタ
Ｒａにセットされ（サイクルＳ１）、次のマイクロ命令
でデータＡ１と係数データＢ１の乗算が行なわれてその
演算結果がレジスタＲｃにラッチされると共にこれに並
行してデータＡ２がデータメモリ１０１からレジスタＲ
ａに、そしてデータＤ１がデータメモリ１０１からレジ
スタＲｄに転送される（サイクルＳ２）。

【００６５】サイクルＳ１，Ｓ２の処理はこれに継続す
る繰返し実行されるべき復合命令の実行に対する前処理
として位置付けられる。

【００６６】次に読み出される復合若しくは水平型のマ
イクロ命令の解読結果に基づくサイクルＳ３では、サイ
クルＳ２でレジスタＲｃにラッチされていた乗算結果Ａ
１×Ｂ１に上記サイクルＳ２でレジスタＲｄに転送され
たデータＤ１を加算してその結果をレジスタＲｅにラッ
チする処理、レジスタＲａへのデータＡ３の転送、乗算
器１０５によるＡ２×Ｂ１の乗算並びにレジスタＲｃへ
のその演算結果の転送、そしてレジスタＲｄに対するデ
ータＤ２の転送がそれぞれ並行して行なわれる。尚、レ
ジスタＲｅにラッチされた積和演算Ａ１×Ｂ１＋Ｄ１の
演算結果は次の演算サイクルの開始と共に例えばデータ
メモリ１０１に書き込まれる。このサイクルＳ３のため
のマイクロ命令の所定フィールドには、プログラムカウ
ンタ２０３の値を更新しない旨の情報が含まれ、その解
読結果が信号２０８を介してマイクロアドレスコントロ
ーラ２０２に与えられる。この指示は信号２１４を介し
てリピートカウンタ２０９に与えられることにより、同
カウンタ２０９はその保有計数値を１だけデクリメント
する。 マイクロアドレスコントローラ２０２はその更新された
計数値が零になっていないことを所定のタイミングをも
って信号２１０から検出することにより、プログラムカ
ウンタ２０３を更新せず、マイクロＲＯＭ２０１から再
び同じマイクロ命令を読み出す。以下同様にしてサイク
ルＳ８まで同じ命令が繰返し実行され、パイプライン的
に積和演算が繰返される。

【００６７】サイクルＳ８のためのマイクロ命令の解読
結果に従って信号２０８でプログラムカウンタ２０３の
値を更新しない旨の情報がマイクロアドレスコントロー
ラ２０２に通知されたとき、これに基づいてリピートカ
ウンタ２０９のデクリメント動作に基づいてその計数値
が零にされ、その状態がマイクロアドレスコントローラ
２０２に信号２１０で通知されると、同コントローラ２
０２はプログラムカウンタ２０３の値を更新して、繰返
し実行されてきた命令の次のマイクロ命令のアドレスを
指定する。

【００６８】このようにしてマイクロＲＯＭ２０１から
次に読み出されたところのマイクロ命令の解読結果に基
づくサイクルＳ９では、サイクルＳ８でレジスタＲａに
ラッチされたデータＡ８と係数データＢ１との乗算、サ
イクルＳ８でレジスタＲｃにラッチされた乗算結果Ａ７
×Ｂ１と同サイクルＳ８でレジスタＲｄに転送されたデ
ータＤ７との加算、そしてレジスタＲｄに対するデータ
Ｄ８の転送がそれぞれ並行して行なわれる。

【００６９】これに引き続くサイクルＳ１０では、マイ
クロプログラム制御により、サイクルＳ９でレジスタＲ
ｃにラッチされた乗算結果Ａ８×Ｂ１と同サイクルＳ９
でレジスタＲｄに転送されたデータＤ８との加算が行な
われる。

【００７０】サイクルＳ９，Ｓ１０の処理はそれ以前に
繰返し実行された復合命令の実行に対する後処理として
位置付けられる。斯る後処理の最終サイクルにおいて、
リピートカウンタ２０９は信号２１２をクロック変化さ
せ、これをリードクロックとして認識するＦＩＦＯメモ
リ１０７から次の係数データＢ２を読み出して、これを
レジスタＲｂにラッチさせる。尚、リピートカウンタ２
０９による信号２１２のクロック変化タイミングは、信
号２１０でリピートカウンタ２０９の計数値が零になっ
たことを検出した後、ＤＳＰの動作基準クロックなどを
利用して計時することによって得られる。

【００７１】したがって、前記係数データＢ２を適用し
た同様の積和演算を次のサイクルＳ１１から、再びリピ
ート命令を用いて同じように開始することができるよう
になる。

【００７２】仮にＦＩＦＯメモリ１０７が設けられず、
レジスタＲｂに直接係数データが内部転送される構成の
場合には、図１２に示されているように、サイクルＳ１
０の処理（最終後処理）の次のサイクルＳ１１で、切り
換えられるべき係数データＢ２をデータメモリ１０１か
らレジスタＲｂに内部転送する処理を、データ転送用マ
イクロ命令を実行して独立的に行なわなければならない
。そのため係数データをＢ２に切り換えて実行されるべ
き、リピート命令による次の積和演算は、図１１に比べ
て１サイクル遅れたサイクルＳ１２からでなければ開始
することができない。

【００７３】ＦＩＦＯメモリ１０１を持たない構成にお
いて、図１１と同様の命令サイクル数で、係数データの
切り換えを伴う積和演算をリピート命令を用いて行なお
うとすると、最初の命令サイクルでデータＡｉをレジス
タＲａに、データＢｉをレジスタＲｂに内部転送する並
列的なデータ転送のための新たなマイクロ命令を追加し
なければならなくなり、リピート命令を利用して、反復
的な処理に対するプログラムステップ数を減らすという
要求を充分に満足させることができない。さらに言うな
らば、図１１のサイクルＳ１からＳ１０までの各命令サ
イクルで利用するマイクロ命令は基本的に同一にするこ
ともできるが（この場合にはサイクルＳ１，Ｓ２でレジ
スタＲｅに得られる演算結果は実質的に無視されること
になる）、データＡｉをレジスタＲａに、データＢｉを
レジスタＲｂに内部転送する並列的なデータ転送のため
の新たなマイクロ命令を追加すると、Ａｉ×Ｂｊ＋Ｄｋ
の積和演算をリピート命令で処理するためのマイクロ命
令の総数は極端に増えることになり、フィルタリングな
どのディジタル信号処理のための全体的な動作プログラ
ムの容量を著しく増加させてしまう。

【００７４】第６図には図１のバス１０２と１０３を単
一のバス３２０に置き換えた場合の実施例が示されてい
る。

【００７５】このディジタル信号処理プロセッサ３に含
まれる演算ユニット３００は内部バス３２０の点を除け
ば図１と同じである。斯る構成における命令制御ユニッ
ト４００はバス３２０上でデータが衝突しないような演
算手順やデータ転送手順を実行する。すなわち、データ
の衝突が生じないように構成された動作プログラムがマ
イクロＲＯＭ４０１に格納されており、命令制御ユニッ
ト４００にはマイクロアドレスコントローラ４０２、プ
ログラムカウンタ４０３、マイクロ命令レジスタ４０５
、マイクロ命令デコーダ４０６、リピートカウンタ４０
９などが含まれている。その他の構成は図１と実質的に
同じであり、同一機能を有する回路ブロックには同じ符
号を付してその構成の詳細な説明は省略する。尚、図６
の構成ではレジスタＲａ，Ｒｄがバス３２０を共有する
ため、双方へのデータ転送を並列化することはできない
。

【００７６】図７には図６のＦＩＦＯメモリ１０７を利
用してリピート命令で積和演算を行なう場合の演算手順
の一例が示されている。同図を用いて、本実施例の場合
におけるＦＩＦＯメモリ１０７のリードアクセスタイミ
ングを説明する。

【００７７】例えばデータメモリ１０１に格納されてい
るデータＡｉ，Ｄｋと、ＦＩＦＯメモリ１０７に格納さ
れている係数データＢｊとを用いて、Ａｉ×Ｂｊ＋Ｄｋ
（ｉ，ｊ，ｋは正の整数）なる積和演算を実行し、その
実行途中で係数データＢｊを変更する場合を一例として
説明する。

【００７８】図７において、最初の係数データＢ１は上
記ＦＩＦＯメモリ１０７から読み出されてレジスタＲｂ
にラッチされているものとする。この段階でリピート命
令がマイクロＲＯＭ４０１から読み出されると、その解
読結果に従って、リピートカウンタ４０９がプリセット
されると共に、それに後続する最初のマイクロ命令に基
づいてデータＡ１がデータメモリ１０１からレジスタＲ
ａにセットされる（サイクルＴ１）。当該サイクルＴ１
の処理はこれに継続する繰返し実行されるべき復合命令
の実行に対する前処理として位置付けられる。

【００７９】これ以降に繰返し実行される命令は、Ａｉ
×Ｂｊの乗算とデータＤｋの転送を並列的に行なう第１
マイクロ命令と、乗算結果Ａｉ×Ｂｊに対するデータＤ
ｋの加算とデータＡｉ＋１の内部転送を並列的に行なう
第２マイクロ命令とを合わせて一つの単位とする。この
ときのデータメモリ１０１へのアクセスは、アドレスポ
インタＡＰによって形成されるアドレスによって行なわ
れる。データメモリ１０１に対するアドレスは、アドレ
スポインタＡＰによって順番に形成されるようになって
いる。

【００８０】次に読み出されるマイクロ命令の解読結果
に基づくサイクルＴ２では、サイクルＴ１でレジスタＲ
ａに転送されたデータＡ１と係数データＢ１との乗算が
行なわれてその演算結果がレジスタＲｃにラッチされる
と共に、これに並行してデータＤ１がデータメモリ１０
１からレジスタＲｄに転送される。次のサイクルＴ３で
は、サイクルＴ２でレジスタＲｃにラッチされていた乗
算結果Ａ１×Ｂ１に上記サイクルＴ２でレジスタＲｄに
転送されたデータＤ１を加算してその結果をレジスタＲ
ｅにラッチする。尚、レジスタＲｅにラッチされた積和
演算Ａ１×Ｂ１＋Ｄ１の演算結果は次の演算サイクルの
開始と共に例えばデータメモリ１０１に書き込まれる。

【００８１】上記サイクルＴ２で利用される第１マイク
ロ命令のネクストアドレスフィールドにはサイクルＴ３
に利用される第２マイクロ命令のアドレス指定情報が含
まれ、第２マイクロ命令のネクストアドレスフィールド
には第１マイクロ命令のアドレス指定情報が含まれる。 図７においてマイクロ命令のネクストアドレス指定情報
は４０８で代表される経路を通してマイクロアドレスコ
ントローラ４０２に与えられる。したがって、プログラ
ムカウンタ４０３の値は、交互に第１，第２マイクロプ
ログラムを指定するように変化される。プログラムカウ
ンタ４０３の値が更新される毎に信号４１４が変化され
、その変化毎にリピートカウンタ４０９はその保有計数
値を１だけデクリメントしていく。マイクロアドレスコ
ントローラ４０２は、その更新された計数値が零になっ
ていないことを所定タイミングをもって信号４１０で検
出すると、プログラムカウタンタ４０３を、ネクストア
ドレス情報に従ったＲＯＭアドレスに変化させる。以下
同様にしてサイクルＳ８まで同じ命令を繰返し実行して
、パイプライン的に積和演算を繰返していく。

【００８２】リピートカウンタ４０９の計数値はその初
期設定値に従ってサイクルＴ１０で零にされる。これを
マイクロアドレスコントローラ４０２が信号４１０で検
出することにより、プログラムカウンタ４０３の値は上
記２種類の命令アドレスとは異なる値に書き換えられ、
次のサイクルＴ１１には、第１及び第２マイクロ命令と
は異なる命令がマイクロＲＯＭ４０１から読み出され、
該マイクロ命令の解読結果に従ってＡ５×Ｂ１の値にＤ
５を加算する後処理が行なわれ。斯る後処理において、
リピートカウンタ４０９は信号４１２をクロック変化さ
せ、これをリードクロックとして認識するＦＩＦＯメモ
リ１０７から次の係数データＢ２が読み出され、これが
レジスタＲｂにラッチされる。

【００８３】したがって、係数データＢ２を適用した同
様の積和演算を次のサイクルＴ１２からリピート命令を
用いて同じように開始することができるようになる。

【００８４】仮にＦＩＦＯメモリ１０７が設けられず、
レジスタＲｂに直接係数データが内部転送される構成の
場合には、図８に示されるように、サイクルＴ１１にお
ける後処理の次のサイクルＴ１２で、切り換えられるべ
き係数データＢ２をデータメモリ１０１からレジスタＲ
ｂに内部転送する処理を、独立的なデータ転送用マイク
ロ命令を実行して行なわなければならない。そのため係
数データＢ２を切り換えて実行されるべき、リピート命
令による次の積和演算は、図７に比べて１サイクル遅れ
たサイクルＴ１３からでなければ開始することができな
い。

【００８５】このような内部バス構成を有するディジタ
ル信号処理プロセッサにおいても、内部データ転送の処
理に対するハードウェア的な制約はあるものの、前述し
た実施例と同様に、ソフトウェアの増大を抑えながら簡
単に積和演算効率を向上させることができる。

【００８６】また、上記図６の実施例においては、上記
図１に示されたレジスタＲＮ１及び比較回路２１５を有
していないＤＳＰが示されているが、上記図１と同様に
レジスタＲＮ１及び比較回路２１５を設けてもよい。こ
の場合、上記信号４１２は、リピートカウンタ４０９内
のカウンタＲＮ（図示されていない）の値とレジスタＲ
Ｎ１の値とを比較する比較回路２１５によって形成され
る。また、この場合には、図３に示された動作に合うよ
うに、上記図７の動作をアレンジすることが望ましい。 すなわち、図２のマイクロプログラムに類似したマイク
ロプログラムをマイクロＲＯＭ４０１に格納することが
望ましい。また、図６において、４０８′は、アドレス
ポインタＡＰに設定するアドレスデータを供給するライ
ンを示している。

【００８７】図９Ａ及び図９Ｂには、本発明を適用した
ＤＳＰを用いたシステムが示されている。また、図１０
には、図９Ａ及び図９Ｂに示されたシステムの動作を説
明する説明図である。

【００８８】図９Ａにおいて、ＤＳＰ１，ＤＳＰ２は、
本発明を適用したＤＳＰを示している。これらのＤＳＰ
１及びＤＳＰ２は、同一のチップ上に形成してもよいし
、またＤＳＰ１のチップとＤＳＰ２のチップを同一のプ
リント基板上に形成してもよい。これらのＤＳＰ１とＤ
ＳＰ２は、特に制限されないが、図１０に示されている
ように、所定の周期（Ｔ）で演算動作を行なう。図１０
において、ＤＳＰ１及びＤＳＰ２はＯＰとして示されて
いる期間において、積和演算を行ない、それ以外の期間
（ＣＴ）において、ＤＳＰ１からＤＳＰ２への積和演算
結果の転送及びＦＩＦＯメモリ１０７への係数データの
転送が行なわれる。

【００８９】また、図９Ｂにおいては、ＤＳＰチップ（
ＤＳＰ）とＡ／Ｄ変換器（Ａ／Ｄ）とが同一のプリント
基板上に形成されている。図９ＢのＤＳＰは、特に制限
されないが、Ａ／Ｄ変換器からのデータＡＤＤを受け、
このデータＡＤＤに対して積和演算のような演算を行な
う動作（ＯＰ）とＡ／Ｄ変換器（Ａ／Ｄ）の動作を制御
する動作（ＣＴ）とを行なう。このＤＳＰは、図１０に
示されているように、ＯＰの期間において、積和演算の
動作を行ない、ＣＴの期間においてＡ／Ｄ変換器の動作
を制御する動作とＦＩＦＯメモリ１０７への係数データ
の転送動作を行なう。もちろん、このシステムにおいて
も、ＤＳＰとＡ／Ｄとを同一チップ上に形成するように
してもよい。

【００９０】また、ＤＳＰ１とＤＳＰ２との間のデータ
転送は、専用のレジスタをＤＳＰに設け、それを介して
データ転送を行なうようにしてもよいし、シリアルレジ
スタ（１１３，１１４）又はパラレルレジスタ（１１１
，１１２）を介してデータ転送を行なうようにしてもよ
い。ＤＳＰとＡ／Ｄ変換器（Ａ／Ｄ）との間のデータ転
送に関しても同様である。

【００９１】上記各実施例のディジタル信号処理プロセ
ッサによれば演算時間の短縮化が図れるため、図１０に
示されているように、他のＤＳＰ，Ａ／Ｄ変換器などの
デバイスとのデータ転送動作あるいは制御動作を実行す
る期間を長くすることができる。また、この期間を利用
して、ＦＩＦＯメモリ１０７への係数データを予め設定
しておくことができる。

【００９２】上述した実施例によれば少なくとも以下の
ような効果が得られる。

【００９３】（１）リピート命令を利用した一連の積和
演算において、係数データを切り換える場合に当該切り
換えられるべき係数データを所定のレジスタに内部転送
するための独立したマイクロ命令を実行しなくてもよく
なるから、その分だけ演算効率が向上する。

【００９４】（２）同一命令サイクルでデータＡｉをレ
ジスタＲａに、データＢｉをレジスタＲｂに内部転送す
るというような並列的なデータ転送のための新たなマイ
クロ命令を追加しなくてもよい。

【００９５】（３）リピート命令を利用することによっ
て反復的な処理に対するプログラムステップ数を減らす
という要求が満足される。

【００９６】（４）上記演算効率の向上という効果を得
るにあたり、ディジタル信号処理のための全体的な動作
プログラムの容量増加を抑えることができる。

【００９７】以上本発明を実施例に基づいて具体的に説
明したが、本発明はそれに限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。

【００９８】例えば上記実施例では乗算器の一方の入力
にＦＩＦＯメモリを配置したが、算術論理演算器側にも
配置することができる。また演算ユニットに含まれるレ
ジスタや演算器とバスの接続構成は上記実施例に限定さ
れず、適宜変更することができる。さらに、ＦＩＦＯメ
モリはパラレル−イン・シリアル−アウト形式のシフト
レジスタなどによって構成することもできる。また、Ｆ
ＩＦＯメモリなどに対するリード制御はリピートカウン
タを流用する場合に限定されない。例えばリピート命令
をサポートせず、ジャンプによるループ処理で命令を繰
返し実行するような場合にはその繰返し数を計数する回
路を流用したり、あるいはそれ専用のカウンタなどを設
けるようにしてもよい。

【００９９】また、命令制御ユニットの構成も、要求さ
れる機能若しくは能力に応じて適宜変更することができ
、高機能若しくは汎用性を増す場合には割込みに対する
処理の多様化、更には割込みネクストレベルの増加など
を図ることができる。

【０１００】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるディジ
タル信号処理プロセッサに適用した場合について説明し
たが、本発明はそれに限定されず、ディジタル信号処理
部にＡ／Ｄ，Ｄ／Ａ変換部を接続したアナログ・ディジ
タル混載集積回路、更には積和演算のように同種の命令
を反復的に繰返し実行する機能を有する各種データ処理
用の半導体集積回路に広く適用することができる。

【０１０１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１０２】すなわち、所定のの演算シーケンスを反復
実行してパイプライン的な演算処理を行っている途中で
演算対象情報を変化させる場合に、先行するパイプライ
ン的な一連の処理の完了を待たずに次の一連の処理のた
めの情報を、予めその情報を処理順に保有する記憶手段
から読み出して演算処理に供することができるから、所
定の演算シーケンスを反復実行するようなパイプライン
的な演算処理効率を向上させることができるという効果
がある。

【０１０３】さらに演算の繰返し回数などの計数値に基
づいて上記記憶手段からのデータの供給タイミングを制
御することにより、そのようなデータの供給を直接命令
によって指示しなくても済み、これにより、上記演算対
象情報の切り換えに際してソフトウェアに依存すること
なく極めて簡単に行うことができる。

【０１０４】上記夫々の効果により、パイプライン的に
所定の演算を繰返し実行する演算処理に対して、ソフト
ウェアの負担を軽減することができるという効果を得る
。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るディジタル信号
処理プロセッサのブロック図である。

【図２】図２は演算途中で係数データを変更して繰返し
積和演算を図１のディジタル信号プロセッサに行なわせ
るためのマイクロプログラムの一例を示した概念図であ
る。

【図３】図３は図２のマイクロプログラムを実行した場
合のディジタル信号処理プロセッサにおけるパイプライ
ン的な演算処理の動作説明図である。

【図４】図４は図１の構成においてＦＩＦＯメモリを省
いた場合における上記図２に対応するマイクロプログラ
ムの一例を示す概念図である。

【図５】図５は図４のマイクロプログラムを実行した場
合のパイプライン的な演算処理の動作説明図である。

【図６】図６は本発明の他の実施例に係るディジタル信
号処理プロセッサのブロック図である。

【図７】図７は演算途中で係数データを変更して繰返し
積和演算を行なう場合のパイプライン的な演算処理の動
作説明図である。

【図８】図８は図６の構成においてＦＩＦＯメモリを省
いた場合の上記図７に対応する演算処理の動作説明図で
ある。

【図９Ａ】図９Ａは本発明のディジタル信号プロセッサ
を用いたシステムの一実施例を示すブロック図である。

【図９Ｂ】図９Ｂは本発明のディジタル信号プロセッサ
を用いたシステムの他の実施例を示すブロック図である
。

【図１０】図１０は上記図９Ａ及び図９Ｂのシステム動
作の説明図である。

【図１１】図１１は演算途中で係数データを変更して繰
返し積和演算を行なう場合のパイプライン的な演算処理
の動作説明図である。

【図１２】図１２はＦＩＦＯメモリを有しないＤＳＰを
用いて繰返し積和演算を行なう場合のパイプライン的な
演算処理の動作説明図である。

【符号の説明】

１　　ディジタル信号処理プロセッサ ３　　ディジタル信号処理プロセッサ １００　　演算ユニット １０１　　データメモリ １０２，１０３，１０４　　内部バス １０５　　乗算器 １０６　　算術論理演算器 １０７　　ＦＩＦＯメモリ Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ　　レジスタ２００　　
命令制御ユニット ２０１　　マイクロＲＯＭ ２０３　　プログラムカウンタ ２０２　　マイクロアドレスコントローラ２０９　　リ
ピートカウンタ ＲＮ　　カウンタ ２１５　　比較回路 ＲＮ１　　レジスタ ３００　　演算ユニット ３２０　　内部バス ４００　　命令制御ユニット ４０１　　マイクロＲＯＭ ４０２　　マイクロアドレスコントローラ４０３　　プ
ログラムカウンタ ４０９　　リピートカウンタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　パイプライン的に所定の演算を繰返し
   実行する演算処理装置であって、処理されるべき順番に
   データを保持するファースト−イン・ファースト−アウ
   ト・メモリと、第１データを出力するデータ供給手段と
   、上記第１データと上記ファースト−イン・ファースト
   −アウト・メモリからのデータとを受け、該第１データ
   と上記ファースト−イン・ファースト−アウト・メモリ
   からのデータとの間で所定の演算を行なう演算手段と、
   上記ファースト−イン・ファースト−アウト・メモリに
   対して、それに保持されているデータを、パイプライン
   的に繰返し実行される演算処理の進行状況に応じて、上
   記演算手段に供給することを指示する指示手段と、を有
   して成るものであることを特徴とする演算処理装置。
2. 【請求項２】　　上記指示手段は、上記所定の演算の実
   行回数を計数するカウンタと、上記カウンタの値が所定
   値に達したとき上記指示を形成する手段とを有して成る
   ものであることを特徴とする請求項１記載の演算処理装
   置。
3. 【請求項３】　　１チップに形成され、パイプライン形
   式でディジタル信号処理を行なうディジタル信号処理プ
   ロセッサであって、連続して繰返し実行される所定の演
   算の実行回数を計数する計数手段と、演算の順番に従っ
   てデータを保持し、上記計数手段の計数値が所定値に達
   したとき、保持されているデータを出力するファースト
   −イン・ファースト−アウト・メモリと、データを出力
   するデータ出力手段と、上記ファースト−イン・ファー
   スト−アウト・メモリから出力されたデータと上記デー
   タ出力手段から出力されたデータとの間で上記所定の演
   算を行なう演算手段と、を有して成るものであることを
   特徴とするディジタル信号処理プロセッサ。
4. 【請求項４】　　上記計数手段は、上記所定の演算の実
   行回数を計数するカウンタと、上記所定値を保持するレ
   ジスタと、上記カウンタの値と上記レジスタの値とを比
   較し、両者が一致したときファースト−イン・ファース
   ト−アウト・メモリに対してデータの出力を指示する比
   較手段とを有して成るものであることを特徴とする請求
   項３記載のディジタル信号処理プロセッサ。
5. 【請求項５】　　前処理ステップと、それに引き続いて
   演算並びにデータ転送を並列的に行なう処理ステップの
   連続的な繰返しと、後処理ステップとによって、一連の
   演算処理を行ない得る演算処理装置であって、所定の演
   算対象情報をその処理順に予め保有する記憶手段と、上
   記一連の演算処理に適用される演算対象情報を変更する
   とき、演算対象情報を変更する前の上記一連の演算処理
   に含まれる後処理ステップに重ねて、上記記憶手段から
   次の演算対象情報を、演算手段に転送する制御手段と、
   を有して成るものであることを特徴とする演算処理装置
   。
6. 【請求項６】　　上記記憶手段は、時間的に順番に格納
   された情報を、先入れ先出し形式で出力する記憶装置で
   あり、上記制御手段は、上記処理ステップの連続的な繰
   返し回数を管理するための計数手段と、上記計数手段の
   計数値に基づいて、上記記憶手段から次の演算対象情報
   を上記演算手段に転送するタイミングを定めるタイミン
   グ手段とを有するものである、ことを特徴とする請求項
   ５記載の演算処理装置。
7. 【請求項７】　　第１演算器と、この第１演算器による
   演算結果を遅延要素を介して一方の入力に受け、その第
   １演算器による演算動作に並行して演算動作を行なう第
   ２演算器とを含む演算処理装置であって、上記第１演算
   器の入力に与えられる所定の演算対象情報をその処理順
   に予め保有する記憶手段と、上記記憶手段から上記第１
   演算器に与えられる演算対象情報を切り替える際、切り
   替え直前における上記第１演算器の演算結果に対する第
   ２演算器による演算動作に重ねて、上記記憶手段から上
   記次の演算対象情報を第１演算器に与えるように上記記
   憶手段を制御する制御手段と、を有して成るものである
   ことを特徴とする演算処理装置。
8. 【請求項８】　　１つのチップに形成されて成るもので
   あることを特徴とする請求項５又は７記載の演算処理装
   置。