JPH08161165A - パイプライン式及び心収縮式の単命令多重データストリームのアレイプロセッサ及びその方法 - Google Patents
パイプライン式及び心収縮式の単命令多重データストリームのアレイプロセッサ及びその方法Info
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- JPH08161165A JPH08161165A JP6330830A JP33083094A JPH08161165A JP H08161165 A JPH08161165 A JP H08161165A JP 6330830 A JP6330830 A JP 6330830A JP 33083094 A JP33083094 A JP 33083094A JP H08161165 A JPH08161165 A JP H08161165A
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Abstract
(57)【要約】
【目的】 データ処理の効率を高めるパイプライン式及
び心収縮式の単命令多重データストリームのアレイプロ
セッサ及びその方法の提供。 【構成】 本発明は、特に、同報通信方式と心収縮式方
式で多数のパイプライン式処理エレメントを連接し、こ
れにより単命令による多重データストリーム処理を完成
するアレイプロセッサとその方法に関し、並びにコンピ
ュータ平行処理装置、影像処理装置及びディジタル信号
処理装置などの設計に使用することができ、同時に資料
の伝送と転送においてさらに効率的な処理が行え、また
一つのシングルチップに製造することができ、その実用
性を倍増する。
び心収縮式の単命令多重データストリームのアレイプロ
セッサ及びその方法の提供。 【構成】 本発明は、特に、同報通信方式と心収縮式方
式で多数のパイプライン式処理エレメントを連接し、こ
れにより単命令による多重データストリーム処理を完成
するアレイプロセッサとその方法に関し、並びにコンピ
ュータ平行処理装置、影像処理装置及びディジタル信号
処理装置などの設計に使用することができ、同時に資料
の伝送と転送においてさらに効率的な処理が行え、また
一つのシングルチップに製造することができ、その実用
性を倍増する。
Description
【０００１】
【産業上の利用分野】本発明は、一種のパイプライン式
及び心収縮式（Ｓｙｓｔｏｌｉｃ）の単命令による多重
データストリーム（ＳＩＭＤ）の処理を行うアレイプロ
セッサ及びその方法に関し、特に、同報通信方式と心収
縮式方式で多数のパイプライン式処理エレメント（ｐｉ
ｐｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎ
ｔ）を連接し、これにより単命令による多重データスト
リーム処理を完成するアレイプロセッサ（Ａｒｒａｙ
Ｐｒｏｃｅｓｓｏｒ）とその方法に関し、並びにコンピ
ュータ平行処理装置、影像処理装置及びディジタル信号
処理装置などの設計に使用することができ、同時に資料
の伝送と転送においてさらに効率的な処理が行え、また
一つのシングルチップに製造することができ、その実用
性を倍増する構造を有するものに関する。
及び心収縮式（Ｓｙｓｔｏｌｉｃ）の単命令による多重
データストリーム（ＳＩＭＤ）の処理を行うアレイプロ
セッサ及びその方法に関し、特に、同報通信方式と心収
縮式方式で多数のパイプライン式処理エレメント（ｐｉ
ｐｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎ
ｔ）を連接し、これにより単命令による多重データスト
リーム処理を完成するアレイプロセッサ（Ａｒｒａｙ
Ｐｒｏｃｅｓｓｏｒ）とその方法に関し、並びにコンピ
ュータ平行処理装置、影像処理装置及びディジタル信号
処理装置などの設計に使用することができ、同時に資料
の伝送と転送においてさらに効率的な処理が行え、また
一つのシングルチップに製造することができ、その実用
性を倍増する構造を有するものに関する。
【０００２】
【従来の技術】従来より、アレイプロセッサのデータ処
理をさらに効率的に行う構造及び方法が求められてい
た。
理をさらに効率的に行う構造及び方法が求められてい
た。
【０００３】
【発明が解決しようとする課題】本発明のパイプライン
式と心収縮式及び単命令多重データストリームのアレイ
プロセッサ及びその方法は、データ入出力、データシフ
ト、データ転換などの方式を提供し、データ処理をより
速く効率的に行うことを課題とする。
式と心収縮式及び単命令多重データストリームのアレイ
プロセッサ及びその方法は、データ入出力、データシフ
ト、データ転換などの方式を提供し、データ処理をより
速く効率的に行うことを課題とする。
【０００４】また、本発明のパイプライン式と心収縮式
及び単命令多重データストリームのアレイプロセッサ及
びその方法は、データ入出力において有効に使用され、
データライン（Ｄａｔａ ｌｉｎｅｓ）及び集積回路の
ピン数（ｐｉｎ−ｃｏｕｎｔ）を節約し、制御ラインの
数が多くなり複雑となることを防ぎ、記憶体の使用効率
を増し、並びに一つのシングルチップに製造することが
次の課題である。
及び単命令多重データストリームのアレイプロセッサ及
びその方法は、データ入出力において有効に使用され、
データライン（Ｄａｔａ ｌｉｎｅｓ）及び集積回路の
ピン数（ｐｉｎ−ｃｏｕｎｔ）を節約し、制御ラインの
数が多くなり複雑となることを防ぎ、記憶体の使用効率
を増し、並びに一つのシングルチップに製造することが
次の課題である。
【０００５】また、本発明のパイプライン式と心収縮式
及び単命令多重データストリームのアレイプロセッサ及
びその方法は、一次元及び二次元の構造上に使用できる
ものとすることが第３の課題である。
及び単命令多重データストリームのアレイプロセッサ及
びその方法は、一次元及び二次元の構造上に使用できる
ものとすることが第３の課題である。
【０００６】さらに、本発明のパイプライン式と心収縮
式及び単命令多重データストリームのアレイプロセッサ
及びその方法は、シングルチップとして直接コンピュー
タ或いはテレビジョン上に取り付けられて多種の影像処
理を行える効果を達成し、実用的で且つ便利であり、且
つ使用空間を節約できるものとすることを課題とする。
式及び単命令多重データストリームのアレイプロセッサ
及びその方法は、シングルチップとして直接コンピュー
タ或いはテレビジョン上に取り付けられて多種の影像処
理を行える効果を達成し、実用的で且つ便利であり、且
つ使用空間を節約できるものとすることを課題とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、パイプライン式処理エレメント（ｐｉｐ
ｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎ
ｔ）、レジスタ（ｒｅｇｉｓｔｃｒ）及びマルチプレク
サ（ｍｕｌｔｉｐｌｅｘｅｒ）等から構成し、並びに処
理エレメント（ＰＥ）の前後の入出力端に、レジスタ及
びマルチプレクサを連接し、即ち同報通信式（Ｂｒｏａ
ｄｃａｓｔｉｎｇ）及び心収縮式（ｓｙｓｔｏｌｉｃ）
式でデータを処理エレメント（ＰＥ）に伝送し、処理エ
レメント（ＰＥ）の入出力端にレジスタとマルチクプレ
クサを加え、各レジスタ及びマルチプレクサを相互に連
接制御する。よって本発明の動作時にはデータを更新す
る時に、全てのデータを新たにロードする必要がなく、
ただ足らないデータをロードすればよく、元のデータは
必要な分を転換してロードすることにより、データをロ
ードする時間、データライン及び制御ラインの数を節約
でき、本発明を集積回路に実現することができる。
に、本発明は、パイプライン式処理エレメント（ｐｉｐ
ｅｌｉｎｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎ
ｔ）、レジスタ（ｒｅｇｉｓｔｃｒ）及びマルチプレク
サ（ｍｕｌｔｉｐｌｅｘｅｒ）等から構成し、並びに処
理エレメント（ＰＥ）の前後の入出力端に、レジスタ及
びマルチプレクサを連接し、即ち同報通信式（Ｂｒｏａ
ｄｃａｓｔｉｎｇ）及び心収縮式（ｓｙｓｔｏｌｉｃ）
式でデータを処理エレメント（ＰＥ）に伝送し、処理エ
レメント（ＰＥ）の入出力端にレジスタとマルチクプレ
クサを加え、各レジスタ及びマルチプレクサを相互に連
接制御する。よって本発明の動作時にはデータを更新す
る時に、全てのデータを新たにロードする必要がなく、
ただ足らないデータをロードすればよく、元のデータは
必要な分を転換してロードすることにより、データをロ
ードする時間、データライン及び制御ラインの数を節約
でき、本発明を集積回路に実現することができる。
【０００８】
【作用】本発明は、一種のパイプライン式（Ｐｉｐｅｌ
ｉｎｅｄ）及び心収縮式（Ｓｙｓｔｏｌｉｃ）の単命令
多重データ（ＳＩＭＤ）のアレイプロセッサ（Ａｒｒａ
ｙ Ｐｒｏｃｅｓｓｏｒ）及びその方法に関するもの
で、パイプライン式処理エレメント（ｐｉｐｅｌｉｎｅ
ｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ）、レジス
タ（ｒｅｇｉｓｔｅｒ）及びマルチクレクサ（ｍｕｌｔ
ｉｐｌｅｘｅｒ）などより構成され、各処理エレメント
の入力及び出力端に複数のレジスタ及びマルチプレクサ
を加えてデータを転送する。それは同報通信式（Ｂｒｏ
ａｄｃａｓｔｉｎｇ）及び心収縮式の混合方式により伝
送資料を各処理エレメントにて入出力する。その制御は
一つの制御器により行われるため、運算、移動、転換な
どの処理をより速くできる。且つ各処理エレメントは少
量のレジスタの使用を必要とするだけであり、並びにマ
ルチポート記憶体を制御することで記憶体の使用がより
有効に行える。
ｉｎｅｄ）及び心収縮式（Ｓｙｓｔｏｌｉｃ）の単命令
多重データ（ＳＩＭＤ）のアレイプロセッサ（Ａｒｒａ
ｙ Ｐｒｏｃｅｓｓｏｒ）及びその方法に関するもの
で、パイプライン式処理エレメント（ｐｉｐｅｌｉｎｅ
ｄ Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ）、レジス
タ（ｒｅｇｉｓｔｅｒ）及びマルチクレクサ（ｍｕｌｔ
ｉｐｌｅｘｅｒ）などより構成され、各処理エレメント
の入力及び出力端に複数のレジスタ及びマルチプレクサ
を加えてデータを転送する。それは同報通信式（Ｂｒｏ
ａｄｃａｓｔｉｎｇ）及び心収縮式の混合方式により伝
送資料を各処理エレメントにて入出力する。その制御は
一つの制御器により行われるため、運算、移動、転換な
どの処理をより速くできる。且つ各処理エレメントは少
量のレジスタの使用を必要とするだけであり、並びにマ
ルチポート記憶体を制御することで記憶体の使用がより
有効に行える。
【０００９】
【実施例】図１に示すのは、本発明のパイプライン式と
心収縮式及び単命令多重データストリームのアレイプロ
セッサのブロック回路図である。本発明は、アレイ処理
構造をなす処理エレメントＰＥ１〜ＰＥｎ、同報通信レ
ジスタｒｂ、シフトレジスタアレイｒｓ１１〜ｒｓ１
ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｏ１〜ｒｏｎ、マルチプレ
クサＭｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２ｎ、Ｍｂ、
ＭＯ１〜ＭＯｎ、ＭＯｂ、一つのマルチポート記憶体Ｍ
（ｍｕｌｔｉ−ｐｏｒｔ ｍｅｍｏｒｙ）、一つの制御
器Ｃ（ｃｏｎｔｒｏｌｌｅｒ）から主に構成される。入
力端において、処理エレメントＰＥ１〜ＰＥｎはレジス
タｒｓ１１〜ｒｓ１ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｂにマ
ルチプレクサＭｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２
ｎ、Ｍｂを経て連結される。
心収縮式及び単命令多重データストリームのアレイプロ
セッサのブロック回路図である。本発明は、アレイ処理
構造をなす処理エレメントＰＥ１〜ＰＥｎ、同報通信レ
ジスタｒｂ、シフトレジスタアレイｒｓ１１〜ｒｓ１
ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｏ１〜ｒｏｎ、マルチプレ
クサＭｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２ｎ、Ｍｂ、
ＭＯ１〜ＭＯｎ、ＭＯｂ、一つのマルチポート記憶体Ｍ
（ｍｕｌｔｉ−ｐｏｒｔ ｍｅｍｏｒｙ）、一つの制御
器Ｃ（ｃｏｎｔｒｏｌｌｅｒ）から主に構成される。入
力端において、処理エレメントＰＥ１〜ＰＥｎはレジス
タｒｓ１１〜ｒｓ１ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｂにマ
ルチプレクサＭｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２
ｎ、Ｍｂを経て連結される。
【００１０】出力端において、処理エレメントＰＥ１〜
ＰＥｎはレジスタｒｏ１〜ｒｏｎにマルチプレクサＭＯ
１〜ＭＯｎ、ＭＯｂを経て連結される。さらに、マルチ
ポート記憶体Ｍは、レジスタｒｓ２１、ｒｓ１１、ｒ
ｂ、ｒｏ１に連結される。そして、本発明の全ての構成
要素は制御器Ｃにより制御される。制御器Ｃから送り出
される制御信号については以下説明する： 制御信号１：シフトレジスタアレイ（Ｓｈｉｆｔ ｒｅ
ｇｉｓｔｅｒ Ａｒｒａｙ）ｒｓ２１〜ｒｓ２ｎのシフ
ト／ロード制御信号 制御信号２：シフトレジスタアレイｒｓ２１〜ｒｓ２ｎ
のクリア制御（ｃｌｅａｒ ｃｏｎｔｒｏｌ）信号 制御信号３：シフトレジスタアレイｒｓ１１〜ｒｓ１ｎ
のシフト／ロード制御信号 制御信号４：シフトレジスタアレイｒｓ１１〜ｒｓ１ｎ
のクリア制御信号 制御信号５：マルチプレクサＭｕ１１〜Ｍｕ１ｎのデー
タ選択制御信号 制御信号６：マルチプレクサＭｕ２１〜Ｍｕ２ｎのデー
タ選択制御信号 制御信号７：マルチプレクサＭｂの同報通信データ選択
制御信号 制御信号８：同報通信レジスタｒｂのロード制御信号 制御信号９：処理エレメントＰＥ１〜ＰＥｎの機能制御
信号 制御信号１０：処理エレメントＰＥ１〜ＰＥｎのリセッ
ト制御信号 制御信号１１：シフトレジスタアレイｒｏ１〜ｒｏｎの
シフト／ロード制御信号 制御信号１２：マルチプレクサＭＯ１〜ＭＯｎのデータ
選択制御信号 制御信号１３：マルチプレクサＭＯｂのデータ選択制御
信号 制御信号１４：マルチポート記憶体の制御信号であり、
アドレス、読み書き、許可などを含む データ及び制御信号１５：外部プロセッサからマルチポ
ート記憶体へのデータ及び制御信号 データ伝送制御信号１６：他の外部機能ユニットへのデ
ータ信号
ＰＥｎはレジスタｒｏ１〜ｒｏｎにマルチプレクサＭＯ
１〜ＭＯｎ、ＭＯｂを経て連結される。さらに、マルチ
ポート記憶体Ｍは、レジスタｒｓ２１、ｒｓ１１、ｒ
ｂ、ｒｏ１に連結される。そして、本発明の全ての構成
要素は制御器Ｃにより制御される。制御器Ｃから送り出
される制御信号については以下説明する： 制御信号１：シフトレジスタアレイ（Ｓｈｉｆｔ ｒｅ
ｇｉｓｔｅｒ Ａｒｒａｙ）ｒｓ２１〜ｒｓ２ｎのシフ
ト／ロード制御信号 制御信号２：シフトレジスタアレイｒｓ２１〜ｒｓ２ｎ
のクリア制御（ｃｌｅａｒ ｃｏｎｔｒｏｌ）信号 制御信号３：シフトレジスタアレイｒｓ１１〜ｒｓ１ｎ
のシフト／ロード制御信号 制御信号４：シフトレジスタアレイｒｓ１１〜ｒｓ１ｎ
のクリア制御信号 制御信号５：マルチプレクサＭｕ１１〜Ｍｕ１ｎのデー
タ選択制御信号 制御信号６：マルチプレクサＭｕ２１〜Ｍｕ２ｎのデー
タ選択制御信号 制御信号７：マルチプレクサＭｂの同報通信データ選択
制御信号 制御信号８：同報通信レジスタｒｂのロード制御信号 制御信号９：処理エレメントＰＥ１〜ＰＥｎの機能制御
信号 制御信号１０：処理エレメントＰＥ１〜ＰＥｎのリセッ
ト制御信号 制御信号１１：シフトレジスタアレイｒｏ１〜ｒｏｎの
シフト／ロード制御信号 制御信号１２：マルチプレクサＭＯ１〜ＭＯｎのデータ
選択制御信号 制御信号１３：マルチプレクサＭＯｂのデータ選択制御
信号 制御信号１４：マルチポート記憶体の制御信号であり、
アドレス、読み書き、許可などを含む データ及び制御信号１５：外部プロセッサからマルチポ
ート記憶体へのデータ及び制御信号 データ伝送制御信号１６：他の外部機能ユニットへのデ
ータ信号
【００１１】本発明のデータ処理演算に関して、入力デ
ータは処理エレメントＰＥ１、ＰＥ２に送られ、制御信
号１〜８の制御の下で処理される。これらの制御信号の
作用については以下に述べる：もし、制御信号２がロジ
ック１であるならば、レジスタｒｓ２１〜ｒｓ２ｎの内
容はロジック０にクリアされる。運算は、データを入力
して処理エレメントＰＥ１〜ＰＥｎでデータ処理を行う
のに、制御信号１から制御信号８により制御し、例えば
制御信号２をロジック１とする時には、レジスタｒｓ２
１〜ｒｓ２ｎをクリアして０とする。制御信号４をロジ
ック１とするときには、レジスタｒｓ１１〜ｒｓ１ｎを
クリアして０となす。また制御信号１を１とする時に
は、レジスタｒｓ２１のデータはマルチポート記憶体Ｍ
（ｍｓ２）から入力され、もともとｒｓ２１のデータは
シフトされてｒｓ２２に与えられ、ｒｓ２２はまずデー
タをｒｓ２３にシフトする。このようにシフトを続け、
一つのデータのシフトを構成し、制御信号３を１とする
時には、データのシフトにより、マルチポート記憶体Ｍ
（ｍｓ１）のデータはレジスタｒｓ１１に与えられ、各
レジスタ中には２つのマルチプレクサが含まれる（例：
レジスタｒｓ１１とｒｓ１２の間にはマルチプレクサＭ
ｕ１１とＭｕ２１が含まれる）。マルチプレクサＭｕ１
１〜Ｍｕ１ｎは制御信号５の制御により、またマルチプ
レクサＭｕ２１〜Ｍｕ２ｎは制御信号６の制御により、
レジスタｒｓ１２の入力したデータを二つのマルチプレ
クサで処理した後データｉｓ１を与える。レジスタｒｓ
１３はデータｉｓ２を入力し、このように、マルチプレ
クサＭｕ１１〜Ｍｕ１ｎは制御信号５の制御により、こ
の制御信号５をロジック１となすことで、マルチプレク
サＭｕ１１〜Ｍｕ１ｎの出力データとレジスタｒｓ１１
〜ｒｓ１ｎの出力データは同じとなる。もし制御信号を
ロジック０とするならば、マルチプレクサＭｕ１１〜Ｍ
ｕ１ｎの出力データと処理エレメントＰＥ１〜ＰＥｎの
出力データＯｉ１〜Ｏｉｎは同じとなり、マルチプレク
サＭｕ２１〜Ｍｕ２ｎは制御信号６の制御により、該制
御信号６を１とする時にはマルチプレクサＭｕ２１〜Ｍ
ｕ２ｎの出力データとマルチプレクサＭｕ１１〜Ｍｕ１
ｎの出力データは同じとなり、制御信号６を０とする時
は、マルチプレクサＭｕ２１〜Ｍｕ２ｎの出力データと
レジスタｒｓ２１〜ｒｓ２ｎの出力データは同じとな
る。このほか、制御信号８はレジスタｒｂのデータのロ
ードを制御し、もし制御信号８を１とするならばレジス
タｒｂのデータはマルチポート記憶体Ｍにロードされ、
制御信号７はマルチプレクサＭｂのデータ選択を制御す
る。制御信号７を０とするならば、出力信号ｉｂ＝Ｏｂ
であり、制御信号７を１とすると、出力信号ｉｂ＝レジ
スタｒｂ内のデータとなる。出力制御方面では制御信号
１１〜制御信号１３により制御する。その制御方法は前
述に述べた制御方法と同じである。制御信号１１により
シフトレジスタアレイｒｏ１〜ｒｏｎのデータシフトを
制御し、制御信号１２によりマルチプレクサＭｏ１〜Ｍ
ｏｎのデータ選択を制御し、制御信号１３はマルチプレ
クサＭｏｂのデータ選択制御を行い、制御信号１４は、
マルチポート記憶体Ｍの制御を行い、もって各種データ
の読み書き制御を行う。
ータは処理エレメントＰＥ１、ＰＥ２に送られ、制御信
号１〜８の制御の下で処理される。これらの制御信号の
作用については以下に述べる：もし、制御信号２がロジ
ック１であるならば、レジスタｒｓ２１〜ｒｓ２ｎの内
容はロジック０にクリアされる。運算は、データを入力
して処理エレメントＰＥ１〜ＰＥｎでデータ処理を行う
のに、制御信号１から制御信号８により制御し、例えば
制御信号２をロジック１とする時には、レジスタｒｓ２
１〜ｒｓ２ｎをクリアして０とする。制御信号４をロジ
ック１とするときには、レジスタｒｓ１１〜ｒｓ１ｎを
クリアして０となす。また制御信号１を１とする時に
は、レジスタｒｓ２１のデータはマルチポート記憶体Ｍ
（ｍｓ２）から入力され、もともとｒｓ２１のデータは
シフトされてｒｓ２２に与えられ、ｒｓ２２はまずデー
タをｒｓ２３にシフトする。このようにシフトを続け、
一つのデータのシフトを構成し、制御信号３を１とする
時には、データのシフトにより、マルチポート記憶体Ｍ
（ｍｓ１）のデータはレジスタｒｓ１１に与えられ、各
レジスタ中には２つのマルチプレクサが含まれる（例：
レジスタｒｓ１１とｒｓ１２の間にはマルチプレクサＭ
ｕ１１とＭｕ２１が含まれる）。マルチプレクサＭｕ１
１〜Ｍｕ１ｎは制御信号５の制御により、またマルチプ
レクサＭｕ２１〜Ｍｕ２ｎは制御信号６の制御により、
レジスタｒｓ１２の入力したデータを二つのマルチプレ
クサで処理した後データｉｓ１を与える。レジスタｒｓ
１３はデータｉｓ２を入力し、このように、マルチプレ
クサＭｕ１１〜Ｍｕ１ｎは制御信号５の制御により、こ
の制御信号５をロジック１となすことで、マルチプレク
サＭｕ１１〜Ｍｕ１ｎの出力データとレジスタｒｓ１１
〜ｒｓ１ｎの出力データは同じとなる。もし制御信号を
ロジック０とするならば、マルチプレクサＭｕ１１〜Ｍ
ｕ１ｎの出力データと処理エレメントＰＥ１〜ＰＥｎの
出力データＯｉ１〜Ｏｉｎは同じとなり、マルチプレク
サＭｕ２１〜Ｍｕ２ｎは制御信号６の制御により、該制
御信号６を１とする時にはマルチプレクサＭｕ２１〜Ｍ
ｕ２ｎの出力データとマルチプレクサＭｕ１１〜Ｍｕ１
ｎの出力データは同じとなり、制御信号６を０とする時
は、マルチプレクサＭｕ２１〜Ｍｕ２ｎの出力データと
レジスタｒｓ２１〜ｒｓ２ｎの出力データは同じとな
る。このほか、制御信号８はレジスタｒｂのデータのロ
ードを制御し、もし制御信号８を１とするならばレジス
タｒｂのデータはマルチポート記憶体Ｍにロードされ、
制御信号７はマルチプレクサＭｂのデータ選択を制御す
る。制御信号７を０とするならば、出力信号ｉｂ＝Ｏｂ
であり、制御信号７を１とすると、出力信号ｉｂ＝レジ
スタｒｂ内のデータとなる。出力制御方面では制御信号
１１〜制御信号１３により制御する。その制御方法は前
述に述べた制御方法と同じである。制御信号１１により
シフトレジスタアレイｒｏ１〜ｒｏｎのデータシフトを
制御し、制御信号１２によりマルチプレクサＭｏ１〜Ｍ
ｏｎのデータ選択を制御し、制御信号１３はマルチプレ
クサＭｏｂのデータ選択制御を行い、制御信号１４は、
マルチポート記憶体Ｍの制御を行い、もって各種データ
の読み書き制御を行う。
【００１２】図２に示すのは、本発明のパイプライン式
処理エレメントＰＥの内部構造図である。これは、ファ
ーストインファーストアウト記憶体１００（ｆｉｒｓｔ
−ｉｎ ｆｉｒｓｔ−ｏｕｔ ｍｅｍｏｒｙ）、定数レ
ジスタファイル１０１（ｃｏｎｓｔａｎｔ ｒｅｇｉｓ
ｔｅｒ ｆｉｌｅ）、マルチプレクサ１０２、１０３、
１０８、１１４、レジスタ１０６、１０７、１１０、乗
算器１０４（Ｍｕｌｔｉｐｌｉｅｒ）、絶対差値ユニッ
ト１０５（Ａｂｓｏｌｕｔｅ−Ｄｉｆｆｅｒｅｎｃｅ
ｕｎｉｔ）、加算器１０９（Ａｄｄｅｒ）、データレジ
スタファイル１１３（Ｄａｔａ ｒｅｇｉｓｔｅｒ ｆ
ｉｌｅ）、三態バッファ１１１（ｔｒｉｓｔａｔｅ ｂ
ｕｆｆｅｒ）及びデコーダ１１２（Ｄｅｃｏｄｅｒ）か
ら構成する。並びに制御器Ｃ（Ｃｏｎｔｒｏｌｌｅｒ）
の制御信号９により機能制御（Ｆｕｎｃｔｉｏｎ ｃｏ
ｎｔｒｏｌ）を行う、その機能制御はさらに以下のよう
に分けられる：ファーストインファーストアウト制御９
１、モード制御９２、レジスタロード制御９３、加法器
制御９４、識別コード（ＩＤ）９５、定数レジスタファ
イル制御９６、データレジスタファイル制御９７であ
る。モード制御９２についていうと、これは並びに一つ
の読取り専用記憶体９２１（ＲＯＭ）を有してその出力
ポートＣ０〜Ｃ７の制御を行い、その制御の方式につい
ては、図３に示すように、読取り専用記憶体９２１を動
作させ、その出力ポートＣ０〜Ｃ７に６種のモードを発
生させ、Ｃ０、Ｃ１はマルチプレクサ１０２を、Ｃ２、
Ｃ３、Ｃ４はマルチプレクサ１０３を、Ｃ５、Ｃ６はマ
ルチプレクサ１０８を、Ｃ７はマルチプレクサ１１４を
制御するためのものである。このように、このモード制
御９２を受けることで、処理エレメントの内部処理モー
ドが変化し、即ちそのデータ伝送の異なる変化により本
発明は６種の形態上の変化を有することができる（図
４、５、６、７、８及び図９参照）。各種形態のアレイ
構造は、異なるアレイ運算を処理することができ、これ
により本発明はさらに効率的に多種の運算を処理するこ
とができる。その他の制御線の用途、制御方式は、図を
対照し、以下のように説明を行う： ９１１・・・ファーストインファーストアウト記憶体１
００のデータ読取り制御信号 ９１２・・・ファーストインファーストアウト記憶体１
００のデータ書込み制御信号 ９１３・・・ファーストインファーストアウト記憶体１
００のリセット信号 ９３１・・・レジスタ１０６のデータロード制御信号 ９３２・・・レジスタ１０７のデータロード制御信号 ９３３・・・レジスタ１１０のデータロード制御信号 ９４・・・加法器１０９の加法制御信号 ９５・・・処理エレメントの識別コード（ＩＤ）とな
し、またデコーダ１１２の入力信号となす ９６１・・・定数レジスタファイル１０１のデータ読取
り制御信号 ９６２・・・定数レジスタファイル１０１のデータ読取
りアドレス信号 ９６３・・・定数レジスタファイル１０１のデータ書込
み制御信号 ９６４・・・定数レジスタファイル１０１のデータ書込
みアドレス信号 ９７１・・・データレジスタファイル１１３のデータ読
取り制御信号 ９７２・・・データレジスタファイル１１３のデータ読
取りアドレス信号 ９７３・・・データレジスタファイル１１３のデータ書
込み制御信号 ９７４・・・データレジスタファイル１１３のデータ書
込みアドレス信号
処理エレメントＰＥの内部構造図である。これは、ファ
ーストインファーストアウト記憶体１００（ｆｉｒｓｔ
−ｉｎ ｆｉｒｓｔ−ｏｕｔ ｍｅｍｏｒｙ）、定数レ
ジスタファイル１０１（ｃｏｎｓｔａｎｔ ｒｅｇｉｓ
ｔｅｒ ｆｉｌｅ）、マルチプレクサ１０２、１０３、
１０８、１１４、レジスタ１０６、１０７、１１０、乗
算器１０４（Ｍｕｌｔｉｐｌｉｅｒ）、絶対差値ユニッ
ト１０５（Ａｂｓｏｌｕｔｅ−Ｄｉｆｆｅｒｅｎｃｅ
ｕｎｉｔ）、加算器１０９（Ａｄｄｅｒ）、データレジ
スタファイル１１３（Ｄａｔａ ｒｅｇｉｓｔｅｒ ｆ
ｉｌｅ）、三態バッファ１１１（ｔｒｉｓｔａｔｅ ｂ
ｕｆｆｅｒ）及びデコーダ１１２（Ｄｅｃｏｄｅｒ）か
ら構成する。並びに制御器Ｃ（Ｃｏｎｔｒｏｌｌｅｒ）
の制御信号９により機能制御（Ｆｕｎｃｔｉｏｎ ｃｏ
ｎｔｒｏｌ）を行う、その機能制御はさらに以下のよう
に分けられる：ファーストインファーストアウト制御９
１、モード制御９２、レジスタロード制御９３、加法器
制御９４、識別コード（ＩＤ）９５、定数レジスタファ
イル制御９６、データレジスタファイル制御９７であ
る。モード制御９２についていうと、これは並びに一つ
の読取り専用記憶体９２１（ＲＯＭ）を有してその出力
ポートＣ０〜Ｃ７の制御を行い、その制御の方式につい
ては、図３に示すように、読取り専用記憶体９２１を動
作させ、その出力ポートＣ０〜Ｃ７に６種のモードを発
生させ、Ｃ０、Ｃ１はマルチプレクサ１０２を、Ｃ２、
Ｃ３、Ｃ４はマルチプレクサ１０３を、Ｃ５、Ｃ６はマ
ルチプレクサ１０８を、Ｃ７はマルチプレクサ１１４を
制御するためのものである。このように、このモード制
御９２を受けることで、処理エレメントの内部処理モー
ドが変化し、即ちそのデータ伝送の異なる変化により本
発明は６種の形態上の変化を有することができる（図
４、５、６、７、８及び図９参照）。各種形態のアレイ
構造は、異なるアレイ運算を処理することができ、これ
により本発明はさらに効率的に多種の運算を処理するこ
とができる。その他の制御線の用途、制御方式は、図を
対照し、以下のように説明を行う： ９１１・・・ファーストインファーストアウト記憶体１
００のデータ読取り制御信号 ９１２・・・ファーストインファーストアウト記憶体１
００のデータ書込み制御信号 ９１３・・・ファーストインファーストアウト記憶体１
００のリセット信号 ９３１・・・レジスタ１０６のデータロード制御信号 ９３２・・・レジスタ１０７のデータロード制御信号 ９３３・・・レジスタ１１０のデータロード制御信号 ９４・・・加法器１０９の加法制御信号 ９５・・・処理エレメントの識別コード（ＩＤ）とな
し、またデコーダ１１２の入力信号となす ９６１・・・定数レジスタファイル１０１のデータ読取
り制御信号 ９６２・・・定数レジスタファイル１０１のデータ読取
りアドレス信号 ９６３・・・定数レジスタファイル１０１のデータ書込
み制御信号 ９６４・・・定数レジスタファイル１０１のデータ書込
みアドレス信号 ９７１・・・データレジスタファイル１１３のデータ読
取り制御信号 ９７２・・・データレジスタファイル１１３のデータ読
取りアドレス信号 ９７３・・・データレジスタファイル１１３のデータ書
込み制御信号 ９７４・・・データレジスタファイル１１３のデータ書
込みアドレス信号
【００１３】図１０は本発明のマトリックス運算処理
（ｍａｔｒｉｘ ｃｏｍｐｕｔａｔｉｏｎ）のアレイ構
造の実施例を示す。本発明がマトリックス運算を行う
時、制御器Ｃの制御により、その処理エレメントの内部
構造は第１モードの下（図４に示す）にあり、マルチプ
レクサＭｕ１１〜Ｍｕ１ｎの制御信号５を制御し、マル
チプレクサＭｕ２１〜Ｍｕ２ｎの制御信号６を制御し、
マルチプレクサＭｂの制御信号７及びマルチプレクサＭ
ｏｂの制御信号１３を制御し、すべてをロジック１状態
に制御するため、そのデータ伝送の選択状態は、図１０
に示すようになる。且つその使用する２個の処理エレメ
ントを例として本発明でどのように以下数式１で示すマ
トリックス運算が行われるかを説明する：
（ｍａｔｒｉｘ ｃｏｍｐｕｔａｔｉｏｎ）のアレイ構
造の実施例を示す。本発明がマトリックス運算を行う
時、制御器Ｃの制御により、その処理エレメントの内部
構造は第１モードの下（図４に示す）にあり、マルチプ
レクサＭｕ１１〜Ｍｕ１ｎの制御信号５を制御し、マル
チプレクサＭｕ２１〜Ｍｕ２ｎの制御信号６を制御し、
マルチプレクサＭｂの制御信号７及びマルチプレクサＭ
ｏｂの制御信号１３を制御し、すべてをロジック１状態
に制御するため、そのデータ伝送の選択状態は、図１０
に示すようになる。且つその使用する２個の処理エレメ
ントを例として本発明でどのように以下数式１で示すマ
トリックス運算が行われるかを説明する：
【数１】 上記のマトリックス運算は、第１に、本発明では処理エ
レメントＰＥ１に定数データａ００、ａ０１、ａ０２、
ａ０３、ａ２０、ａ２１、ａ２２、ａ２３をロードし、
処理エレメントＰＥ２に定数データａ１０、ａ１１、ａ
１２、ａ１３、ａ３０、ａ３１、ａ３２、ａ３３をロー
ドする。図１１に示すように、定数データはレジスタｒ
ｓ１１、ｒｓ１２を経て処理エレメントにロードされ、
ロード操作は制御信号３、９６３、９６４により制御さ
れる。制御信号３は常にロジック１の状態にある。その
ため、レジスタｒｓ１１、ｒｓ１２はデータをマルチポ
ート記憶体Ｍから処理エレメントへとシフト並びにロー
ドする。第１サイクロでは、データａ１０をレジスタｒ
ｓ１１にロードする。次のサイクルでは、データａ００
をレジスタｒｓ１１に、そしてデータａ１０はレジスタ
ｒｓ１２へと伝搬する。そして、データが全て来たと
き、レジスタｒｓ１１、ｒｓ１２にそれぞれ保存された
データａ００、データａ１０は処理エレメントＰＥ１、
ＰＥ２に個別に転送される。このとき、定数レジスタフ
ァイル１０１のための書込み制御信号９６３はロジック
１の状態にある。このように継続し、処理エレメントＰ
Ｅ１は徐々にデータａ００、ａ０１、ａ０２、ａ０３、
ａ２０、ａ２１、ａ２２、ａ２３がロードされ、処理エ
レメントＰＥ２にデータａ１０、ａ１１、ａ１２、ａ１
３、ａ３０、ａ３１、ａ３２、ａ３３がロードされる。
レメントＰＥ１に定数データａ００、ａ０１、ａ０２、
ａ０３、ａ２０、ａ２１、ａ２２、ａ２３をロードし、
処理エレメントＰＥ２に定数データａ１０、ａ１１、ａ
１２、ａ１３、ａ３０、ａ３１、ａ３２、ａ３３をロー
ドする。図１１に示すように、定数データはレジスタｒ
ｓ１１、ｒｓ１２を経て処理エレメントにロードされ、
ロード操作は制御信号３、９６３、９６４により制御さ
れる。制御信号３は常にロジック１の状態にある。その
ため、レジスタｒｓ１１、ｒｓ１２はデータをマルチポ
ート記憶体Ｍから処理エレメントへとシフト並びにロー
ドする。第１サイクロでは、データａ１０をレジスタｒ
ｓ１１にロードする。次のサイクルでは、データａ００
をレジスタｒｓ１１に、そしてデータａ１０はレジスタ
ｒｓ１２へと伝搬する。そして、データが全て来たと
き、レジスタｒｓ１１、ｒｓ１２にそれぞれ保存された
データａ００、データａ１０は処理エレメントＰＥ１、
ＰＥ２に個別に転送される。このとき、定数レジスタフ
ァイル１０１のための書込み制御信号９６３はロジック
１の状態にある。このように継続し、処理エレメントＰ
Ｅ１は徐々にデータａ００、ａ０１、ａ０２、ａ０３、
ａ２０、ａ２１、ａ２２、ａ２３がロードされ、処理エ
レメントＰＥ２にデータａ１０、ａ１１、ａ１２、ａ１
３、ａ３０、ａ３１、ａ３２、ａ３３がロードされる。
【００１４】マトリックス運算に関しては、図１２、１
３に処理エレメントＰＥ１、ＰＥ２及び同報通信レジス
タｒｂの内部操作が運算を通じてサイクル毎に示され
る。上に示されるマトリックス運算における運算結果は
以下の数式２に示す：
３に処理エレメントＰＥ１、ＰＥ２及び同報通信レジス
タｒｂの内部操作が運算を通じてサイクル毎に示され
る。上に示されるマトリックス運算における運算結果は
以下の数式２に示す：
【数２】 データ〔ａｉｊ〕は前もって処理エレメントＰＥ１、Ｐ
Ｅ２にロードされる。そのため、マトリックス運算処理
の間データｘ００は最初にマルチポート記憶体Ｍからレ
ジスタｒｂに転送される。一方、データａ００、ａ１０
は処理エレメントＰＥ１、ＰＥ２における定数レジスタ
ファイル１０１から読取られる。それゆえ、乗算器１０
４の操作を経て、処理エレメントＰＥ１、ＰＥ２はレジ
スタ１０６にａ００ ｘ００及びａ１０ ｘ００をそれ
ぞれロードする。それから、次のサイクルで、処理エレ
メントＰＥ１、ＰＥ２の加算器１０９の出力は、ａ００
ｘ００、ａ１０ ｘ００とそれぞれ等しくなる。そうし
て、次のサイクルで、処理エレメントＰＥ１、ＰＥ２の
レジスタ１０６、１１０の内容は、ａ００ ｘ１０、ａ
００ ｘ００及びａ１１ ｘ１０、ａ１０ ｘ００にそ
れぞれなる。このように続けると、処理エレメントＰＥ
１、ＰＥ２の加算器１０９の出力は、ｙ００、ｙ１０に
等しくなる。一方、制御信号１２はｙ００、ｙ１０をレ
ジスタｒｏ１ ｒｏ２にそれぞれロードするためにロジ
ック０の状態にある。そして、続くサイクルにおいて
は、運算中に、ｙ２０、ｙ３０、ｙ００、ｙ１０はマル
チポート記憶体Ｍ内にシフトされる。図１２、１３で
は、本発明で上記説明に類似の方法でマトリックス運算
を行う方法が示される。
Ｅ２にロードされる。そのため、マトリックス運算処理
の間データｘ００は最初にマルチポート記憶体Ｍからレ
ジスタｒｂに転送される。一方、データａ００、ａ１０
は処理エレメントＰＥ１、ＰＥ２における定数レジスタ
ファイル１０１から読取られる。それゆえ、乗算器１０
４の操作を経て、処理エレメントＰＥ１、ＰＥ２はレジ
スタ１０６にａ００ ｘ００及びａ１０ ｘ００をそれ
ぞれロードする。それから、次のサイクルで、処理エレ
メントＰＥ１、ＰＥ２の加算器１０９の出力は、ａ００
ｘ００、ａ１０ ｘ００とそれぞれ等しくなる。そうし
て、次のサイクルで、処理エレメントＰＥ１、ＰＥ２の
レジスタ１０６、１１０の内容は、ａ００ ｘ１０、ａ
００ ｘ００及びａ１１ ｘ１０、ａ１０ ｘ００にそ
れぞれなる。このように続けると、処理エレメントＰＥ
１、ＰＥ２の加算器１０９の出力は、ｙ００、ｙ１０に
等しくなる。一方、制御信号１２はｙ００、ｙ１０をレ
ジスタｒｏ１ ｒｏ２にそれぞれロードするためにロジ
ック０の状態にある。そして、続くサイクルにおいて
は、運算中に、ｙ２０、ｙ３０、ｙ００、ｙ１０はマル
チポート記憶体Ｍ内にシフトされる。図１２、１３で
は、本発明で上記説明に類似の方法でマトリックス運算
を行う方法が示される。
【００１５】図１４には、本発明の有限インパルス反応
フィルタリング運算（ｆｉｎｉｔｅ−ｉｍｐｕｌｓｅ−
ｒｅｓｐｏｎｓｅ ｆｉｌｔｅｒｉｎｇ ｃｏｍｐｕｔ
ａｔｉｏｎ）の実施例におけるアレイ処理構造が示され
る。制御器Ｃの制御の下で、処理エレメントが図５に示
される第２演算モードの下で駆動される。一方制御信号
５、７、１３はロジック１の状態にあり、マルチプレク
サＭｕ１１〜Ｍｕ１ｎ、Ｍｂ、ＭＯｂを制御する。例と
して、図１４に処理エレメントＰＥ１、ＰＥ２を有する
構造を挙げる。また、運算のためのデータ処理、すなわ
ちｙｉ＝ａ０ｘｉ＋ａ１ｘｉ−１＋ａ２ｘｉ−２＋ａ３
ｘｉ−３ が説明のために示される。ｙｉ＝ａ０ｘｉ＋
ａ１ｘｉ−１＋ａ２ｘｉ−２＋ａ３ｘｉ−３に従い、運
算結果は以下の数式３のようになる：
フィルタリング運算（ｆｉｎｉｔｅ−ｉｍｐｕｌｓｅ−
ｒｅｓｐｏｎｓｅ ｆｉｌｔｅｒｉｎｇ ｃｏｍｐｕｔ
ａｔｉｏｎ）の実施例におけるアレイ処理構造が示され
る。制御器Ｃの制御の下で、処理エレメントが図５に示
される第２演算モードの下で駆動される。一方制御信号
５、７、１３はロジック１の状態にあり、マルチプレク
サＭｕ１１〜Ｍｕ１ｎ、Ｍｂ、ＭＯｂを制御する。例と
して、図１４に処理エレメントＰＥ１、ＰＥ２を有する
構造を挙げる。また、運算のためのデータ処理、すなわ
ちｙｉ＝ａ０ｘｉ＋ａ１ｘｉ−１＋ａ２ｘｉ−２＋ａ３
ｘｉ−３ が説明のために示される。ｙｉ＝ａ０ｘｉ＋
ａ１ｘｉ−１＋ａ２ｘｉ−２＋ａ３ｘｉ−３に従い、運
算結果は以下の数式３のようになる：
【数３】
【００１６】図１５に示すように、ｙｉの運算中、本発
明ではレジスタｒｓ２１、ｒｓ２２、ｒｓ１１、ｒｓ１
２及び制御信号６により制御されるマルチプレクサＭｕ
２１、Ｍｕ２２を使用し、入力データ〔ｘｍ〕を処理エ
レメントＰＥ１、ＰＥ２に転送する。一方定数データ
〔ａｎ〕はレジスタｒｂを経て同報通信され処理エレメ
ントＰＥ１、ＰＥ２に至る。また、運算結果ｙｉはマル
チポート記憶体Ｍにレジスタｒｏ１〜ｒｏ２と制御信号
１２により制御されるマルチプレクサＭｏ１、Ｍｏ２を
経て転送される。データの転送と処理に関しては、以下
に説明する：最初に、データｘ１はマルチポート記憶体
Ｍからレジスタｒｓ２１にロードされる。それから、次
のサイクルにおいて、レジスタｒｓ２１にはデータｘ０
がロードされ、レジスタｒｓ２２にはデータｘ１がロー
ドされる。このとき、マルチプレクサＭｕ２１、Ｍｕ２
２を制御する制御信号６は、ロジック０の状態にある。
それゆえそれぞれ処理エレメントＰＥ１、ＰＥ２の入力
ポートであるｉｓ１、ｉｓ２は、それぞれ値ｘ０、ｘ１
である。またレジスタｒｂにはデータａ０がロードさ
れ、マルチプレクサ１０４の出力はＰＥ１がａ０ｘ０
に、ＰＥ２がａ０ｘ１になる。１サイクル後で、制御信
号６はロジック１に変化し、そして入力データｘｎは処
理エレメントＰＥ１、ＰＥ２に、レジスタｒｓ１１、ｒ
ｓ１２を経て転送される。このように続けて、加算器１
０９の出力はＰＥ１でｙ０、ＰＥ２でｙ１となる。この
とき制御信号１２はロジック０にセットされる。１サイ
クル後に、ｙ０、ｙ１はｒｏ１、ｒｏ２にそれぞれロー
ドされる。それから制御信号１２がロジック１にセット
され、ｙ０、ｙ１はマルチポート記憶体Ｍ或いはその他
の機能ユニットにレジスタｒｏ１、ｒｏ２を経て転送さ
れる。このようにして有限インパルス反応フィルタリン
グ運算の結果が発生する。
明ではレジスタｒｓ２１、ｒｓ２２、ｒｓ１１、ｒｓ１
２及び制御信号６により制御されるマルチプレクサＭｕ
２１、Ｍｕ２２を使用し、入力データ〔ｘｍ〕を処理エ
レメントＰＥ１、ＰＥ２に転送する。一方定数データ
〔ａｎ〕はレジスタｒｂを経て同報通信され処理エレメ
ントＰＥ１、ＰＥ２に至る。また、運算結果ｙｉはマル
チポート記憶体Ｍにレジスタｒｏ１〜ｒｏ２と制御信号
１２により制御されるマルチプレクサＭｏ１、Ｍｏ２を
経て転送される。データの転送と処理に関しては、以下
に説明する：最初に、データｘ１はマルチポート記憶体
Ｍからレジスタｒｓ２１にロードされる。それから、次
のサイクルにおいて、レジスタｒｓ２１にはデータｘ０
がロードされ、レジスタｒｓ２２にはデータｘ１がロー
ドされる。このとき、マルチプレクサＭｕ２１、Ｍｕ２
２を制御する制御信号６は、ロジック０の状態にある。
それゆえそれぞれ処理エレメントＰＥ１、ＰＥ２の入力
ポートであるｉｓ１、ｉｓ２は、それぞれ値ｘ０、ｘ１
である。またレジスタｒｂにはデータａ０がロードさ
れ、マルチプレクサ１０４の出力はＰＥ１がａ０ｘ０
に、ＰＥ２がａ０ｘ１になる。１サイクル後で、制御信
号６はロジック１に変化し、そして入力データｘｎは処
理エレメントＰＥ１、ＰＥ２に、レジスタｒｓ１１、ｒ
ｓ１２を経て転送される。このように続けて、加算器１
０９の出力はＰＥ１でｙ０、ＰＥ２でｙ１となる。この
とき制御信号１２はロジック０にセットされる。１サイ
クル後に、ｙ０、ｙ１はｒｏ１、ｒｏ２にそれぞれロー
ドされる。それから制御信号１２がロジック１にセット
され、ｙ０、ｙ１はマルチポート記憶体Ｍ或いはその他
の機能ユニットにレジスタｒｏ１、ｒｏ２を経て転送さ
れる。このようにして有限インパルス反応フィルタリン
グ運算の結果が発生する。
【００１７】図１６に示すのは、無限インパルス反応フ
ィルタリング運算処理のための本発明の実施例である。
制御器Ｃの制御のもとで、処理エレメントは図５に示さ
れる第２演算モードで運転中である。さらにデータ信号
ＯｂがマルチプレクサＭｂを経て処理エレメントに中間
結果を同報通信するために使用される。一方、制御信号
２、６、７、１２がレジスタｒｓ２１、ｒｓ２２をクリ
アし、マルチプレクサＭｕ２１、Ｍｕ２２、マルチプレ
クサＭｂを制御し、マルチプレクサＭｏ１〜Ｍｏ２を制
御するために使用される。図１６には、処理エレメント
ＰＥ１、ＰＥ２と共に結論として出される構造が示され
る。フィードバック信号Ｏｂのための回路を除き、図１
６に示される構造は図１４に示される有限インパルス反
応フィルタリング運算のための構造と同じである。以下
に置いて、運算のためのデータ処理ｙｉ＋ｂ１ｙｉ−１
＋ｂ２ｙｉ−２＋ｂ３ｙｉ−３−ａ０ｘｉ＋ａ１ｘｉ−
１＋ａ２ｘｉ−２＋ａ３ｘｉ−３が説明のために挙げら
れる。それゆえ、運算結果は以下の数式４のようにな
る。
ィルタリング運算処理のための本発明の実施例である。
制御器Ｃの制御のもとで、処理エレメントは図５に示さ
れる第２演算モードで運転中である。さらにデータ信号
ＯｂがマルチプレクサＭｂを経て処理エレメントに中間
結果を同報通信するために使用される。一方、制御信号
２、６、７、１２がレジスタｒｓ２１、ｒｓ２２をクリ
アし、マルチプレクサＭｕ２１、Ｍｕ２２、マルチプレ
クサＭｂを制御し、マルチプレクサＭｏ１〜Ｍｏ２を制
御するために使用される。図１６には、処理エレメント
ＰＥ１、ＰＥ２と共に結論として出される構造が示され
る。フィードバック信号Ｏｂのための回路を除き、図１
６に示される構造は図１４に示される有限インパルス反
応フィルタリング運算のための構造と同じである。以下
に置いて、運算のためのデータ処理ｙｉ＋ｂ１ｙｉ−１
＋ｂ２ｙｉ−２＋ｂ３ｙｉ−３−ａ０ｘｉ＋ａ１ｘｉ−
１＋ａ２ｘｉ−２＋ａ３ｘｉ−３が説明のために挙げら
れる。それゆえ、運算結果は以下の数式４のようにな
る。
【数４】
【００１８】図１７には、本発明でｙ０、ｙ２、ｙ４を
計算するために処理エレメントＰＥ１を使用し、ｙ１、
ｙ３、ｙ５を計算するために処理エレメントＰＥ２を使
用することが示される。データ伝送と処理に関して以下
説明する：最初に、データｘ１がマルチポート記憶体Ｍ
からレジスタｒｓ２１にロードされる。それから、次の
サイクルでレジスタｒｓ２１にデータｘ０がロードさ
れ、データｘ１はレジスタｒｓ２１からレジスタｒｓ２
２へと転送される。このとき、マルチプレクサＭｕ２
１、Ｍｕ２２を制御する制御信号６はロジック０の状態
にある。それゆえ、ｉｓ１、ｉｓ２は値ｘ０、ｘ１にそ
れぞれなる。一方、レジスタｒｂは値ａ０であり、マル
チプレクサ１０４の出力はＰＥ１でａ０ｘ０、ＰＥ２で
ａ０ｘ１となる。次のサイクルでは、制御信号６はロジ
ック１に変化することになる。そして、データｘｎがＰ
Ｅ１、ＰＥ２にｒｓ１１、ｒｓ１２を経て転送される。
運算の間、制御信号２はロジック１にセットされ、ＰＥ
１、ＰＥ２のデータ信号Ｏ１、Ｏ２は、ａ０ｘ０＋ａ１
ｘ−１、ａ０ｘ１＋ａ１ｘ０にそれぞれ等しくなり、レ
ジスタｒｓ２１、ｒｓ２２をクリアする。そして、後続
のサイクルでは、データ −ｂｎが処理エレメントＰＥ
１、ＰＥ２にレジスタｒｓ２１、ｒｓ２２、ｒｓ１１、
ｒｓ１２、とマルチプレクサＭｕ２１、Ｍｕ２２の協力
により転送される。一方ｙｍが同報通信により処理エレ
メントＰＥ１、ＰＥ２に送られる。ｙ０が計算された
後、それは処理エレメントＰＥ１、ＰＥ２にｙ１の計算
のために同報通信される。それから、ｙ０、ｙ１はレジ
スタｒｏ１、ｒｏ２に制御信号１２をロジック０にセッ
トすることにより転送され、後続サイクルのマルチポー
ト記憶体Ｍにシフトされる。このように続けることによ
り、無限インパルス反応フィルタリング運算の結果が発
生する。
計算するために処理エレメントＰＥ１を使用し、ｙ１、
ｙ３、ｙ５を計算するために処理エレメントＰＥ２を使
用することが示される。データ伝送と処理に関して以下
説明する：最初に、データｘ１がマルチポート記憶体Ｍ
からレジスタｒｓ２１にロードされる。それから、次の
サイクルでレジスタｒｓ２１にデータｘ０がロードさ
れ、データｘ１はレジスタｒｓ２１からレジスタｒｓ２
２へと転送される。このとき、マルチプレクサＭｕ２
１、Ｍｕ２２を制御する制御信号６はロジック０の状態
にある。それゆえ、ｉｓ１、ｉｓ２は値ｘ０、ｘ１にそ
れぞれなる。一方、レジスタｒｂは値ａ０であり、マル
チプレクサ１０４の出力はＰＥ１でａ０ｘ０、ＰＥ２で
ａ０ｘ１となる。次のサイクルでは、制御信号６はロジ
ック１に変化することになる。そして、データｘｎがＰ
Ｅ１、ＰＥ２にｒｓ１１、ｒｓ１２を経て転送される。
運算の間、制御信号２はロジック１にセットされ、ＰＥ
１、ＰＥ２のデータ信号Ｏ１、Ｏ２は、ａ０ｘ０＋ａ１
ｘ−１、ａ０ｘ１＋ａ１ｘ０にそれぞれ等しくなり、レ
ジスタｒｓ２１、ｒｓ２２をクリアする。そして、後続
のサイクルでは、データ −ｂｎが処理エレメントＰＥ
１、ＰＥ２にレジスタｒｓ２１、ｒｓ２２、ｒｓ１１、
ｒｓ１２、とマルチプレクサＭｕ２１、Ｍｕ２２の協力
により転送される。一方ｙｍが同報通信により処理エレ
メントＰＥ１、ＰＥ２に送られる。ｙ０が計算された
後、それは処理エレメントＰＥ１、ＰＥ２にｙ１の計算
のために同報通信される。それから、ｙ０、ｙ１はレジ
スタｒｏ１、ｒｏ２に制御信号１２をロジック０にセッ
トすることにより転送され、後続サイクルのマルチポー
ト記憶体Ｍにシフトされる。このように続けることによ
り、無限インパルス反応フィルタリング運算の結果が発
生する。
【００１９】図１８に示されるアレイ処理構造は、端線
検出と平滑化の計算を処理するための本発明の実施例で
ある。制御器Ｃの制御の下で、図５に示されるように処
理エレメントは第２演算モードに入る。さらに、ファー
ストインファーストアウト記憶体１００がデータバッフ
ァとして使用される。図１８は４つの処理エレメントＰ
Ｅ１、ＰＥ２、ＰＥ３、ＰＥ４と共に結果的な構造を示
す。また、以下の数式５が説明のため使用される：
検出と平滑化の計算を処理するための本発明の実施例で
ある。制御器Ｃの制御の下で、図５に示されるように処
理エレメントは第２演算モードに入る。さらに、ファー
ストインファーストアウト記憶体１００がデータバッフ
ァとして使用される。図１８は４つの処理エレメントＰ
Ｅ１、ＰＥ２、ＰＥ３、ＰＥ４と共に結果的な構造を示
す。また、以下の数式５が説明のため使用される：
【数５】 データ処理の間、処理エレメントＰＥ１はｙ３０、ｙ３
１を計算するために、ＰＥ２はｙ２０、ｙ２１を計算す
るために、ＰＥ３はｙ１０、ｙ１１を計算するために、
ＰＥ４はｙ００、ｙ０１を計算するために使用される。
図１９、２０及び図２１に参照されるように、データ転
送及び処理は以下のように説明される：最初に、データ
ｘ３０、ｘ２０、ｘ１０、ｘ００がレジスタｒｓ２１、
ｒｓ２２、ｒｓ２３、ｒｓ２４にマルチポート記憶体Ｍ
からシフトによりロードされる。このとき、マルチプレ
クサＭｕ２１、Ｍｕ２２、Ｍｕ２３、Ｍｕ２４を制御す
る制御信号６がロジック０にセットされる。それゆえ、
ｉｓ１、ｉｓ２、ｉｓ３、ｉｓ４がｘ３０、ｘ２０、ｘ
１０、ｘ００の値にそれぞれなる。一方レジスタｒｂは
ｗ００となり、処理エレメントＰＥ１、ＰＥ２、ＰＥ
３、ＰＥ４に対する乗算器１０４の出力は、それぞれｘ
３０ｗ００、ｘ２０ｗ００、ｘ１０ｗ００、ｘ００ｗ０
０となる。後続のサイクルの間、制御信号６はロジック
１にセットされる。そして、ｘ４０、ｘ５０がレジスタ
ｒｓ１１を経てシフトされ、レジスタｒｓ２１、ｒｓ２
２、ｒｓ２３、ｒｓ２４は予めｘ０１、ｘ１１、ｘ２
１、ｘ３１をロードするのに供される。このように続け
て、ｙ３０、ｙ２０、ｙ１０、ｙ００が処理エレメント
ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４により計算される。ま
たｙ３０、ｙ２０、ｙ１０、ｙ００の計算の間、データ
ｘ３１、ｘ３２は処理エレメントＰＥ１のファーストイ
ンファーストアウト記憶体１００に書込み制御信号９１
２の制御を経て記憶される。同様に、データｘ２１、ｘ
２２、ｘ１１、ｘ１２、ｘ０１、ｘ０２は処理エレメン
トＰＥ２、ＰＥ３、ＰＥ４のファーストインファースト
アウト記憶体１００にそれぞれ記憶される。このよう
に、ｙ３１、ｙ２１、ｙ１１、ｙ０１の計算の間、デー
タｘ３１、ｘ２１、ｘ１１、ｘ０１がレジスタｒｓ２
１、ｒｓ２２、ｒｓ２３、ｒｓ２４の代わりにファース
トインファーストアウト記憶体１００から読取られる。
それゆえ、ただデータｘ３３、ｘ２３、ｘ１３、ｘ０３
がレジスタｒｓ２１、ｒｓ２２、ｒｓ２３、ｒｓ２４を
経てロードされる。これにより、ｙ３２、ｙ２２、ｙ１
２、ｙ０２なども計算されるときに多くのデータのロー
ド時間を節約することができる。ｙｉｊを計算の間、定
数データｗｋｌ，０≦ｋ，１＜３がレジスタｒｂを経て
同報通信により処理エレメントに送られる。同様に制御
信号１２の制御のもとでｙｉｊがレジスタｒｏ１、ｒｏ
２、ｒｏ３、ｒｏ４とマルチプレクサＭＯ１、ＭＯ２、
ＭＯ３、ＭＯ４を経てマルチポート記憶体Ｍ或いは他の
機能ユニットへとシフトされる。
１を計算するために、ＰＥ２はｙ２０、ｙ２１を計算す
るために、ＰＥ３はｙ１０、ｙ１１を計算するために、
ＰＥ４はｙ００、ｙ０１を計算するために使用される。
図１９、２０及び図２１に参照されるように、データ転
送及び処理は以下のように説明される：最初に、データ
ｘ３０、ｘ２０、ｘ１０、ｘ００がレジスタｒｓ２１、
ｒｓ２２、ｒｓ２３、ｒｓ２４にマルチポート記憶体Ｍ
からシフトによりロードされる。このとき、マルチプレ
クサＭｕ２１、Ｍｕ２２、Ｍｕ２３、Ｍｕ２４を制御す
る制御信号６がロジック０にセットされる。それゆえ、
ｉｓ１、ｉｓ２、ｉｓ３、ｉｓ４がｘ３０、ｘ２０、ｘ
１０、ｘ００の値にそれぞれなる。一方レジスタｒｂは
ｗ００となり、処理エレメントＰＥ１、ＰＥ２、ＰＥ
３、ＰＥ４に対する乗算器１０４の出力は、それぞれｘ
３０ｗ００、ｘ２０ｗ００、ｘ１０ｗ００、ｘ００ｗ０
０となる。後続のサイクルの間、制御信号６はロジック
１にセットされる。そして、ｘ４０、ｘ５０がレジスタ
ｒｓ１１を経てシフトされ、レジスタｒｓ２１、ｒｓ２
２、ｒｓ２３、ｒｓ２４は予めｘ０１、ｘ１１、ｘ２
１、ｘ３１をロードするのに供される。このように続け
て、ｙ３０、ｙ２０、ｙ１０、ｙ００が処理エレメント
ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４により計算される。ま
たｙ３０、ｙ２０、ｙ１０、ｙ００の計算の間、データ
ｘ３１、ｘ３２は処理エレメントＰＥ１のファーストイ
ンファーストアウト記憶体１００に書込み制御信号９１
２の制御を経て記憶される。同様に、データｘ２１、ｘ
２２、ｘ１１、ｘ１２、ｘ０１、ｘ０２は処理エレメン
トＰＥ２、ＰＥ３、ＰＥ４のファーストインファースト
アウト記憶体１００にそれぞれ記憶される。このよう
に、ｙ３１、ｙ２１、ｙ１１、ｙ０１の計算の間、デー
タｘ３１、ｘ２１、ｘ１１、ｘ０１がレジスタｒｓ２
１、ｒｓ２２、ｒｓ２３、ｒｓ２４の代わりにファース
トインファーストアウト記憶体１００から読取られる。
それゆえ、ただデータｘ３３、ｘ２３、ｘ１３、ｘ０３
がレジスタｒｓ２１、ｒｓ２２、ｒｓ２３、ｒｓ２４を
経てロードされる。これにより、ｙ３２、ｙ２２、ｙ１
２、ｙ０２なども計算されるときに多くのデータのロー
ド時間を節約することができる。ｙｉｊを計算の間、定
数データｗｋｌ，０≦ｋ，１＜３がレジスタｒｂを経て
同報通信により処理エレメントに送られる。同様に制御
信号１２の制御のもとでｙｉｊがレジスタｒｏ１、ｒｏ
２、ｒｏ３、ｒｏ４とマルチプレクサＭＯ１、ＭＯ２、
ＭＯ３、ＭＯ４を経てマルチポート記憶体Ｍ或いは他の
機能ユニットへとシフトされる。
【００２０】図２２に示されるのは、本発明における２
次元離散的余弦転換（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ
ｄｉｓｃｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒ
ｍ）の処理のアレイ処理構造の実施例を示す。制御器Ｃ
の制御の下で、処理エレメントは図４に示される第１演
算モードに入る。さらに、定数レジスタファイル１０
１、データレジスタファイル１１３、デコーダ１１２、
３態バッファ１１１もこの計算に関与する。ここで、以
下の数式６で示される計算が説明のために使用される：
次元離散的余弦転換（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ
ｄｉｓｃｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒ
ｍ）の処理のアレイ処理構造の実施例を示す。制御器Ｃ
の制御の下で、処理エレメントは図４に示される第１演
算モードに入る。さらに、定数レジスタファイル１０
１、データレジスタファイル１１３、デコーダ１１２、
３態バッファ１１１もこの計算に関与する。ここで、以
下の数式６で示される計算が説明のために使用される：
【数６】 で、Ｔは転換を示す。これは３ｘ３マトリックス〔ｘｉ
ｊ〕の２次元離散的余弦転換である〔ｚｉｊ〕を計算す
るためのものである。まず以下の数式７で示す計算を行
う。
ｊ〕の２次元離散的余弦転換である〔ｚｉｊ〕を計算す
るためのものである。まず以下の数式７で示す計算を行
う。
【数７】 さらに以下の数式８で示す計算を行う。
【数８】
【００２１】図２３、図２４、及び図２５に示すよう
に、データのロード、運算及び制御信号の動作は以下の
ように説明される：図２３に示されるように、まずデー
タａｉｊが処理エレメントＰＥ１、ＰＥ２、ＰＥ３にお
いて定数レジスタファイル１０１にロードされる。それ
から図２４に示されるように、データｘｉｊが以下のシ
ークエンスによりマルチポート記憶体Ｍからレジスタｒ
ｂ内にロードされる：ｘ００、ｘ１０、ｘ２０、ｘ０
１、ｘ１１、ｘ２１、ｘ０２、ｘ１２、ｘ２２このよう
に、処理エレメントＰＥ１はｙ００、ｙ０１、ｙ０２を
計算し、ＰＥ２はｙ１０、ｙ１１、ｙ１２を計算し、そ
してＰＥ３はｙ２０、ｙ２１、ｙ２２を計算する。その
後、３態バッファ１１１を制御する制御信号を発生する
ためにデコーダ１１２を使用することで、ｙｉｊはマル
チプレクサＭｂを経てｙ００、ｙ０１、ｙ０２、ｙ１
０、ｙ１１、ｙ１２、ｙ２０、ｙ２１、ｙ２２のシーク
エンスで処理エレメントの入力端ｉｂに送り返されて、
入力されて演算に供され、即ち二次元離散的余弦転換の
演算を完成することができる。図２６に示されるのは、
本発明の２次元アレイ処理構造とした実施例を示し、こ
の構造により２次元離散的余弦転換を計算する過程は、
６個の処理エレメントＰＥ１１、ＰＥ１２、ＰＥ２１、
ＰＥ２２、ＰＥ３１、ＰＥ３２で説明され、そのデータ
ロード、各制御線動作のフローチャート及び演算方式
（図２８、図２９、図３０に示される）について、以下
に説明する：それは、まず、ａ（ｉｊ）のデータを処理
エレメントＰＥ１１、ＰＥ２１、ＰＥ３１、ＰＥ１２、
ＰＥ２２、ＰＥ３２内の定数レジスタファイル１０１内
にロードし、図２８に示されるように、その後マルチポ
ート記憶体ＭからＸ（ｉｊ）のデータをレジスタｒｂよ
り伝送し、処理エレメントＰＥ１１、ＰＥ２１、ＰＥ３
１で演算してｙ（ｉｊ）のデータを図２９に示すように
求め、Ｏｂより処理エレメントＰＥ１２、ＰＥ２２、Ｐ
Ｅ３２中に入力し、処理エレメントＰＥ１２にＺ００、
Ｚ１０、Ｚ２０のデータを、処理エレメントＰＥ２２に
Ｚ０１、Ｚ１１、Ｚ２１のデータを、処理エレメントＰ
Ｅ３２にＺ０２、Ｚ１２、Ｚ２２のデータを、図３０に
示されるように求めさせ、これにより、２次元離散的余
弦転換の効果を達成する。
に、データのロード、運算及び制御信号の動作は以下の
ように説明される：図２３に示されるように、まずデー
タａｉｊが処理エレメントＰＥ１、ＰＥ２、ＰＥ３にお
いて定数レジスタファイル１０１にロードされる。それ
から図２４に示されるように、データｘｉｊが以下のシ
ークエンスによりマルチポート記憶体Ｍからレジスタｒ
ｂ内にロードされる：ｘ００、ｘ１０、ｘ２０、ｘ０
１、ｘ１１、ｘ２１、ｘ０２、ｘ１２、ｘ２２このよう
に、処理エレメントＰＥ１はｙ００、ｙ０１、ｙ０２を
計算し、ＰＥ２はｙ１０、ｙ１１、ｙ１２を計算し、そ
してＰＥ３はｙ２０、ｙ２１、ｙ２２を計算する。その
後、３態バッファ１１１を制御する制御信号を発生する
ためにデコーダ１１２を使用することで、ｙｉｊはマル
チプレクサＭｂを経てｙ００、ｙ０１、ｙ０２、ｙ１
０、ｙ１１、ｙ１２、ｙ２０、ｙ２１、ｙ２２のシーク
エンスで処理エレメントの入力端ｉｂに送り返されて、
入力されて演算に供され、即ち二次元離散的余弦転換の
演算を完成することができる。図２６に示されるのは、
本発明の２次元アレイ処理構造とした実施例を示し、こ
の構造により２次元離散的余弦転換を計算する過程は、
６個の処理エレメントＰＥ１１、ＰＥ１２、ＰＥ２１、
ＰＥ２２、ＰＥ３１、ＰＥ３２で説明され、そのデータ
ロード、各制御線動作のフローチャート及び演算方式
（図２８、図２９、図３０に示される）について、以下
に説明する：それは、まず、ａ（ｉｊ）のデータを処理
エレメントＰＥ１１、ＰＥ２１、ＰＥ３１、ＰＥ１２、
ＰＥ２２、ＰＥ３２内の定数レジスタファイル１０１内
にロードし、図２８に示されるように、その後マルチポ
ート記憶体ＭからＸ（ｉｊ）のデータをレジスタｒｂよ
り伝送し、処理エレメントＰＥ１１、ＰＥ２１、ＰＥ３
１で演算してｙ（ｉｊ）のデータを図２９に示すように
求め、Ｏｂより処理エレメントＰＥ１２、ＰＥ２２、Ｐ
Ｅ３２中に入力し、処理エレメントＰＥ１２にＺ００、
Ｚ１０、Ｚ２０のデータを、処理エレメントＰＥ２２に
Ｚ０１、Ｚ１１、Ｚ２１のデータを、処理エレメントＰ
Ｅ３２にＺ０２、Ｚ１２、Ｚ２２のデータを、図３０に
示されるように求めさせ、これにより、２次元離散的余
弦転換の効果を達成する。
【００２２】図３１は、本発明を２次元アレイ処理構造
（ｎ×ｍ個の処理エレメント）で影像移動評価（Ｍｏｔ
ｉｏｎ ｅｓｔｉｍａｔｉｏｎ）とテンプレートマッチ
ング（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎｇ）処理に用
いた実施例のアレイ構造図である。そのうち、Ｐ１、Ｐ
２、Ｐｍはプログラマブル遅延器（ｐｒｏｇｒａｍｍａ
ｂｌｅ ｄｅｌａｙ）とする。ここでは例として図３２
に示されるように、３×３の処理アレイにより説明を行
う。そのうちＰ１、Ｐ２は３個のクロックサイクルの遅
延器とし、その処理エレメントＰＥ１１、ＰＥ１２、Ｐ
Ｅ１３、ＰＥ２１、ＰＥ２２、ＰＥ２３、ＰＥ３１、Ｐ
Ｅ３２、ＰＥ３３の内部の構造部分では図９に示される
ように第６方式の下で、以下の数式９で示される計算を
行う：
（ｎ×ｍ個の処理エレメント）で影像移動評価（Ｍｏｔ
ｉｏｎ ｅｓｔｉｍａｔｉｏｎ）とテンプレートマッチ
ング（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎｇ）処理に用
いた実施例のアレイ構造図である。そのうち、Ｐ１、Ｐ
２、Ｐｍはプログラマブル遅延器（ｐｒｏｇｒａｍｍａ
ｂｌｅ ｄｅｌａｙ）とする。ここでは例として図３２
に示されるように、３×３の処理アレイにより説明を行
う。そのうちＰ１、Ｐ２は３個のクロックサイクルの遅
延器とし、その処理エレメントＰＥ１１、ＰＥ１２、Ｐ
Ｅ１３、ＰＥ２１、ＰＥ２２、ＰＥ２３、ＰＥ３１、Ｐ
Ｅ３２、ＰＥ３３の内部の構造部分では図９に示される
ように第６方式の下で、以下の数式９で示される計算を
行う：
【数９】 例を挙げて説明すると、図３３、３４及び図３５に示さ
れるように処理エレメントＰＥ１１はＺ２０を計算し、
ＰＥ１２はＺ２１を計算し、ＰＥ１３はＺ２２を計算
し、ＰＥ２１はＺ１０を計算し、ＰＥ２２はＺ１１を計
算し、ＰＥ２３はＺ１２を計算し、ＰＥ３１はＺ００を
計算し、ＰＥ３２はＺ０１を計算し、ＰＥ３３はＺ０２
を計算し、運算により影像移動評価処理及びテンプレー
トマッチングの効果が得られる。
れるように処理エレメントＰＥ１１はＺ２０を計算し、
ＰＥ１２はＺ２１を計算し、ＰＥ１３はＺ２２を計算
し、ＰＥ２１はＺ１０を計算し、ＰＥ２２はＺ１１を計
算し、ＰＥ２３はＺ１２を計算し、ＰＥ３１はＺ００を
計算し、ＰＥ３２はＺ０１を計算し、ＰＥ３３はＺ０２
を計算し、運算により影像移動評価処理及びテンプレー
トマッチングの効果が得られる。
【００２３】図３６は本発明の分階パイプレイン式構造
を採用した実施例のアレイ構造図であり、パイプライン
式と心収縮式及び単指令多重データストリームのアレイ
処理構造２００１、２００２．．．２００ｎのｎ個のア
レイ処理構造を示す。これをパイプライン方式で連接
し、分階パイプライン式（ｓｔａｇｅ ｐｉｐｅｌｉｎ
ｅｄ）の構造とし、並びにマイクロプロセッサ或いはデ
ジタル信号処理器１００１と互いに結合し、演算速度を
増加し、１００８点のデスクリートフォリアトランスフ
ォーム（ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ ｔｒａｎ
ｓｆｏｒｍ）の計算を例にとると（図３７に示すよう
に）、マイクロプロセッサ或いはディジタル信号処理器
１００１にあって７点のデスクリートフォリアトランス
フォームを計算するパイプライン式と心収縮式の単命令
多重データストリームのアレイプロセッサ３０００、９
点のデスクリートフォリアトランスフォームを計算する
パイプライン式と心収縮式の単命令多重データストリー
ムのアレイプロセッサ３００１、及び１６点のデスクリ
ートフォリアトランスフォームを計算するパイプライン
式と心収縮式の単命令多重データストリームのアレイプ
ロセッサ３００２を直列に接続し、この構造により演算
処理を行い、すなわち１００８点のデスクリートフォリ
アトランスフォームを計算することができ、且つ演算速
度を倍増する効果を有する。
を採用した実施例のアレイ構造図であり、パイプライン
式と心収縮式及び単指令多重データストリームのアレイ
処理構造２００１、２００２．．．２００ｎのｎ個のア
レイ処理構造を示す。これをパイプライン方式で連接
し、分階パイプライン式（ｓｔａｇｅ ｐｉｐｅｌｉｎ
ｅｄ）の構造とし、並びにマイクロプロセッサ或いはデ
ジタル信号処理器１００１と互いに結合し、演算速度を
増加し、１００８点のデスクリートフォリアトランスフ
ォーム（ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ ｔｒａｎ
ｓｆｏｒｍ）の計算を例にとると（図３７に示すよう
に）、マイクロプロセッサ或いはディジタル信号処理器
１００１にあって７点のデスクリートフォリアトランス
フォームを計算するパイプライン式と心収縮式の単命令
多重データストリームのアレイプロセッサ３０００、９
点のデスクリートフォリアトランスフォームを計算する
パイプライン式と心収縮式の単命令多重データストリー
ムのアレイプロセッサ３００１、及び１６点のデスクリ
ートフォリアトランスフォームを計算するパイプライン
式と心収縮式の単命令多重データストリームのアレイプ
ロセッサ３００２を直列に接続し、この構造により演算
処理を行い、すなわち１００８点のデスクリートフォリ
アトランスフォームを計算することができ、且つ演算速
度を倍増する効果を有する。
【００２４】図３８に示すのは、本発明と心伸縮式構造
（ｓｙｓｔｏｌｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ）を互
いに結合した実施例のアレイ構造図である。ここではア
レイ処理構造の前後に多数の処理エレメントで構成する
心収縮式構造を連接し、並びにマイクロプロセッサ或い
はディジタル信号処理器を連接する。ここでは２組のパ
イプライン式及び心収縮式単命令多重データストリーム
のアレイプロセッサ４０００、４００１の間に数組の処
理エレメントＰＥ１〜ＰＥｎを加え、一つの心収縮式構
造（ｓｙｓｔｏｌｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ）４
００２を構成する。並びにマイクロプロセッサ或いはデ
ィジタル信号処理器を結合して組合せる。影像圧縮系統
を例として説明すると、図３９に示されるように、二次
元離散余弦転換（ＤＣＴ）のパイプライン式と心収縮式
及び単命令データストリームのアレイプロセッサ５００
０を使用し、及び反向二次元離散余弦転換のパイプライ
ン式と心収縮式及び単命令データストリームのアレイプ
ロセッサ５００１と心収縮式構造５００２を互いに連結
し、並びに二次元離散余弦転換のパイプライン式と心収
縮式及び単命令データストリームのアレイプロセッサ５
０００を使用し、及び反向二次元離散余弦転換のパイプ
ライン式と心収縮式及び単命令データストリームのアレ
イプロセッサ５００１の所でマイクロプロセッサ或いは
ディジタル信号処理器１００１を連接し、心収縮式構造
内部の数個の処理エレメントを連接し、量子化器（Ｑｕ
ａｎｔｉｚｅｒ）ＰＥ１１、斜向走査器（Ｚｉｇ−Ｚａ
ｇ ｓｃａｎ ｐｒｏｃｅｓｓｏｒ）ＰＥ２１、デコー
ダＰＥ３１、解量子化器具ＰＥ１２、斜向走査器の反向
器（Ｉｎｖｅｒｓｅ Ｚｉｇ−Ｚａｇ ｓｃａｎ ｐｒ
ｏｃｅｓｓｏｒ）ＰＥ２２、デコーダＰＥ３２及びマル
チプレクサＭｕ１を設け、各処理エレメントを心収縮式
の方法で連接し、並びに一つの制御信号１９によりマル
チプレクサＭｕ１のデータ伝送選項を制御し、これによ
り影像圧縮の効果を達成する。
（ｓｙｓｔｏｌｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ）を互
いに結合した実施例のアレイ構造図である。ここではア
レイ処理構造の前後に多数の処理エレメントで構成する
心収縮式構造を連接し、並びにマイクロプロセッサ或い
はディジタル信号処理器を連接する。ここでは２組のパ
イプライン式及び心収縮式単命令多重データストリーム
のアレイプロセッサ４０００、４００１の間に数組の処
理エレメントＰＥ１〜ＰＥｎを加え、一つの心収縮式構
造（ｓｙｓｔｏｌｉｃ Ａｒｃｈｉｔｅｃｔｕｒｅ）４
００２を構成する。並びにマイクロプロセッサ或いはデ
ィジタル信号処理器を結合して組合せる。影像圧縮系統
を例として説明すると、図３９に示されるように、二次
元離散余弦転換（ＤＣＴ）のパイプライン式と心収縮式
及び単命令データストリームのアレイプロセッサ５００
０を使用し、及び反向二次元離散余弦転換のパイプライ
ン式と心収縮式及び単命令データストリームのアレイプ
ロセッサ５００１と心収縮式構造５００２を互いに連結
し、並びに二次元離散余弦転換のパイプライン式と心収
縮式及び単命令データストリームのアレイプロセッサ５
０００を使用し、及び反向二次元離散余弦転換のパイプ
ライン式と心収縮式及び単命令データストリームのアレ
イプロセッサ５００１の所でマイクロプロセッサ或いは
ディジタル信号処理器１００１を連接し、心収縮式構造
内部の数個の処理エレメントを連接し、量子化器（Ｑｕ
ａｎｔｉｚｅｒ）ＰＥ１１、斜向走査器（Ｚｉｇ−Ｚａ
ｇ ｓｃａｎ ｐｒｏｃｅｓｓｏｒ）ＰＥ２１、デコー
ダＰＥ３１、解量子化器具ＰＥ１２、斜向走査器の反向
器（Ｉｎｖｅｒｓｅ Ｚｉｇ−Ｚａｇ ｓｃａｎ ｐｒ
ｏｃｅｓｓｏｒ）ＰＥ２２、デコーダＰＥ３２及びマル
チプレクサＭｕ１を設け、各処理エレメントを心収縮式
の方法で連接し、並びに一つの制御信号１９によりマル
チプレクサＭｕ１のデータ伝送選項を制御し、これによ
り影像圧縮の効果を達成する。
【００２５】
【発明の効果】以上述べてきたように、本発明のパイプ
ライン式と心収縮式及び単命令多重データストリームの
アレイプロセッサ及びその方法は、データの演算、シフ
ト、入力／出力、を全て制御信号の制御により同時に進
行し、その演算時間を節約し、同時にデータロードに費
やす時間、連接線も節約し、並びに一つのシングルチッ
プに製造することができ、産業上の価値を有する。
ライン式と心収縮式及び単命令多重データストリームの
アレイプロセッサ及びその方法は、データの演算、シフ
ト、入力／出力、を全て制御信号の制御により同時に進
行し、その演算時間を節約し、同時にデータロードに費
やす時間、連接線も節約し、並びに一つのシングルチッ
プに製造することができ、産業上の価値を有する。
【図１】本発明のブロック回路図である。
【図２】本発明におけるパイプライン式処理エレメント
ＰＥの内部構造図
ＰＥの内部構造図
【図３】本発明の処理エレメントのモード制御読取り専
用記憶体の出力入力の真理値表である。
用記憶体の出力入力の真理値表である。
【図４】本発明の処理エレメント内部の第１モードのブ
ロック図である。
ロック図である。
【図５】本発明の処理エレメント内部の第２モードのブ
ロック図である。
ロック図である。
【図６】本発明の処理エレメント内部の第３モードのブ
ロック図である。
ロック図である。
【図７】本発明の処理エレメント内部の第４モードのブ
ロック図である。
ロック図である。
【図８】本発明の処理エレメント内部の第５モードのブ
ロック図である。
ロック図である。
【図９】本発明の処理エレメント内部の第６モードのブ
ロック図である。
ロック図である。
【図１０】本発明の処理エレメントのマトリックス演算
のブロック回路図である。
のブロック回路図である。
【図１１】本発明でマトリックス演算を行う時のクロッ
クサイクルを基準としたデータロード表示図である。
クサイクルを基準としたデータロード表示図である。
【図１２】本発明でマトリックス演算を行う時のクロッ
クサイクルを基準としたデータ変換表示図である。
クサイクルを基準としたデータ変換表示図である。
【図１３】本発明でマトリックス演算を行う時のクロッ
クサイクルを基準としたデータ変換表示図である。
クサイクルを基準としたデータ変換表示図である。
【図１４】本発明で有限インパルス反応フィルター処理
を行うブロック回路図である。
を行うブロック回路図である。
【図１５】本発明で有限インパルス反応フィルター処理
を行う時にクロックサイクルを基準としたデータ処理表
示図である。
を行う時にクロックサイクルを基準としたデータ処理表
示図である。
【図１６】本発明で無限インパルス反応フィルター処理
を行うブロック回路図である。
を行うブロック回路図である。
【図１７】本発明で無限インパルス反応フィルター処理
を行う時にクロックサイクルを基準としたデータ処理表
示図である。
を行う時にクロックサイクルを基準としたデータ処理表
示図である。
【図１８】本発明で端縁検出及び平滑処理を行うブロッ
ク回路図である。
ク回路図である。
【図１９】本発明で端縁検出及び平滑処理を行う時にク
ロックサイクルを基準としたデータ処理表示図である。
ロックサイクルを基準としたデータ処理表示図である。
【図２０】本発明で端縁検出及び平滑処理を行う時にク
ロックサイクルを基準としたデータ処理表示図である。
ロックサイクルを基準としたデータ処理表示図である。
【図２１】本発明で端縁検出及び平滑処理を行う時にク
ロックサイクルを基準とする各制御信号の動作説明図で
ある。
ロックサイクルを基準とする各制御信号の動作説明図で
ある。
【図２２】本発明で二次元余弦変換処理を行うブロック
回路図である。
回路図である。
【図２３】本発明で二次元余弦変換処理を行う定数ロー
ドの制御及びデータ信号表示図である。
ドの制御及びデータ信号表示図である。
【図２４】本発明で二次元離散余弦変換処理を行う時に
クロックサイクルを基準とした制御及びデータ信号表示
図である。
クロックサイクルを基準とした制御及びデータ信号表示
図である。
【図２５】本発明で二次元離散余弦変換処理を行う時に
クロックサイクルを基準とした制御及びデータ信号表示
図である。
クロックサイクルを基準とした制御及びデータ信号表示
図である。
【図２６】本発明を二次元のアレイ構造とした実施例の
ブロック回路図である。
ブロック回路図である。
【図２７】本発明を二次元のアレイ構造として処理エレ
メント内部構造と共に示した回路図である。
メント内部構造と共に示した回路図である。
【図２８】本発明の二次元のアレイ構造により二次元離
散余弦変換処理を行う時の定数データロード表示図であ
る。
散余弦変換処理を行う時の定数データロード表示図であ
る。
【図２９】本発明の二次元のアレイ構造により二次元離
散余弦変換処理を行う時のクロックサイクルを基準とし
た制御及びデータ信号表示図である。
散余弦変換処理を行う時のクロックサイクルを基準とし
た制御及びデータ信号表示図である。
【図３０】本発明の二次元のアレイ構造により二次元離
散余弦変換処理を行う時のクロックサイクルを基準とし
た制御及びデータ信号表示図である。
散余弦変換処理を行う時のクロックサイクルを基準とし
た制御及びデータ信号表示図である。
【図３１】本発明の二次元のアレイ構造により影像移動
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行うブロック回路図である。
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行うブロック回路図である。
【図３２】本発明の影像移動評価（Ｍｏｔｉｏｎ ｅｓ
ｔｉｍａｔｉｏｎ）及びテンプレート突合せ（ｔｅｍｐ
ｌａｔｅ ｍａｔｃｈｉｎｇ）処理を行う二次元アレイ
構造及び処理エレメント内部構造を示す回路図である。
ｔｉｍａｔｉｏｎ）及びテンプレート突合せ（ｔｅｍｐ
ｌａｔｅ ｍａｔｃｈｉｎｇ）処理を行う二次元アレイ
構造及び処理エレメント内部構造を示す回路図である。
【図３３】本発明の二次元のアレイ構造により影像移動
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準としたデー
タ信号表示図である。
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準としたデー
タ信号表示図である。
【図３４】本発明の二次元のアレイ構造により影像移動
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準としたデー
タ信号表示図である。
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準としたデー
タ信号表示図である。
【図３５】本発明の二次元のアレイ構造により影像移動
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準とした制御
信号表示図である。
評価（Ｍｏｔｉｏｎ ｅｓｔｉｍａｔｉｏｎ）及びテン
プレート突合せ（ｔｅｍｐｌａｔｅ ｍａｔｃｈｉｎ
ｇ）処理を行う時、クロックサイクルを基準とした制御
信号表示図である。
【図３６】本発明の分階パイプライン式構造を採用した
実施例のアレイ構造図である。
実施例のアレイ構造図である。
【図３７】本発明を用いて１００８点の離散フーリエ変
換を計算する実施例のアレイ構造図である。
換を計算する実施例のアレイ構造図である。
【図３８】本発明を心収縮式（ｓｙｓｔｏｌｉｃ）構造
と結合した実施例のアレイ構造図である。
と結合した実施例のアレイ構造図である。
【図３９】本発明の影像圧縮系統における実施例のアレ
イ構造図である。
イ構造図である。
ＰＥ１〜ＰＥｎ・・・処理エレメント ｒｓ１１〜ｒｓ
１ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｂ・・・レジスタ Ｍ
ｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２ｎ、Ｍｂ・・・マ
ルチプレクサ ｒｏ１〜ｒｏｎ・・・レジスタ ＭＯ
１〜ＭＯｎ、ＭＯｂ・・・マルチプレクサ レジスタｒｏｓ１〜ｒｏｓｎ Ｍ・・・マルチポート記
憶体 Ｃ・・・制御器 １〜１６・・・制御信号 １００・・・ファーストインファーストアウト記憶体 １０１・・・定数レジスタファイル １０２、１０３、１０８、１１４・・・マルチプレクサ １０６、１０７、１１０・・・レジスタ １０４・・・
乗算器 １０５・・・絶対差値ユニット １０９・・・加算器 １１３・・・データレジスタファイル １１１・・・三
態バッファ １１２・・・デコーダ１１２ ９１・・・ファーストインファーストアウト制御 ９２・・・モード制御 ９３・・・レジスタロード制御 ９４・・・加法器制御 ９５・・・識別コード（ＩＤ）
制御 ９６・・・定数レジスタファイル制御 ９７・・・データレジスタファイル制御 ９２１・・・読取り専用記憶体 Ｃ０〜Ｃ７・・・出力
ポート
１ｎ、ｒｓ２１〜ｒｓ２ｎ、ｒｂ・・・レジスタ Ｍ
ｕ１１〜Ｍｕ１ｎ、Ｍｕ２１〜Ｍｕ２ｎ、Ｍｂ・・・マ
ルチプレクサ ｒｏ１〜ｒｏｎ・・・レジスタ ＭＯ
１〜ＭＯｎ、ＭＯｂ・・・マルチプレクサ レジスタｒｏｓ１〜ｒｏｓｎ Ｍ・・・マルチポート記
憶体 Ｃ・・・制御器 １〜１６・・・制御信号 １００・・・ファーストインファーストアウト記憶体 １０１・・・定数レジスタファイル １０２、１０３、１０８、１１４・・・マルチプレクサ １０６、１０７、１１０・・・レジスタ １０４・・・
乗算器 １０５・・・絶対差値ユニット １０９・・・加算器 １１３・・・データレジスタファイル １１１・・・三
態バッファ １１２・・・デコーダ１１２ ９１・・・ファーストインファーストアウト制御 ９２・・・モード制御 ９３・・・レジスタロード制御 ９４・・・加法器制御 ９５・・・識別コード（ＩＤ）
制御 ９６・・・定数レジスタファイル制御 ９７・・・データレジスタファイル制御 ９２１・・・読取り専用記憶体 Ｃ０〜Ｃ７・・・出力
ポート
Claims (21)
- 【請求項１】 一つの制御器を包括し、複数の処理エレ
メントがアレイ式主体構造を構成し、そのうち各処理エ
レメントは、一つの乗法器、一つの加法器及び一つのレ
ジスタで構成し、その中、乗法器の一つの入力端と加法
器の一つの出力端は連接し、乗法器の一つの入力端は処
理エレメントの入力端に連接し、処理エレメントの入力
データを受取り、加法器の出力端は該レジスタに連接
し、該レジスタの出力端は加法器のもう一つの入力端に
連接し、加法器の出力端は処理エレメントの出力端に連
接し、且つ該加法器と該レジスタはいずれも上述の制御
器の制御を受け、複数組のレジスタアレイが、それぞれ
処理エレメント主体構造の入力端と出力端に設けられ、
複数のマルチプレクサがそれぞれ上述の複数組のレジス
タアレイの端子に配置され、一つのマルチポート記憶体
を包括し、該マルチポート記憶体は処理エレメント主体
構造の入力端の複数組のレジスタアレイの前端と互いに
連接し、一組の同報通信式伝送線が、処理エレメント主
体構造の入力端に連接し、もって処理エレメント主体構
造のフィードバック出力及び上述のマルチポート記憶体
のデータを受取り、上述の各レジスタアレイ中のレジス
タ、マルチプレクサ、及びマルチポート記憶体は上述の
制御器により制御される、以上の特徴を有する、パイプ
ライン式及び心収縮式の単命令多重データストリームの
アレイプロセッサ。 - 【請求項２】 一つの制御器を包括し、複数の処理エレ
メントがそのアレイ式主体構造を構成し、そのうち各処
理エレメントは、一つの乗法器、一つの加法器及び一つ
のレジスタで構成し、並びに上述の制御器は該加法器及
び該レジスタに連接してその制御を行い、且つ該加法器
と該乗法器の一つの入力端は処理エレメントの入力端と
し、並びに加法器の出力端と乗法器のもう一つの入力端
の間に、該レジスタを加え、同時に該レジスタの出力端
で加法器のもう一つの入力端上に連接し、乗法器の出力
端は処理エレメントの出力端に連接し、処理エレメント
の一つの出力端となし、複数組のレジスタアレイが、そ
れぞれ処理エレメント主体構造の入力端と出力端に設け
られ、複数のマルチプレクサがそれぞれ上述の複数組の
レジスタアレイの端子に配置され、一つのマルチポート
記憶体を包括し、該マルチポート記憶体は処理エレメン
ト主体構造の入力端の複数組のレジスタアレイの前端と
互いに連接し、一つの同報通信式伝送線が、処理エレメ
ント主体構造の入力端に連接し、もって処理エレメント
主体構造のフィードバック出力及び上述のマルチポート
記憶体のデータを受取り、上述の各レジスタアレイ中の
レジスタ、マルチプレクサ、及びマルチポート記憶体は
上述の制御器により制御される、以上の特徴を有する、
パイプライン式及び心収縮式の単命令多重データストリ
ームのアレイプロセッサ。 - 【請求項３】 一つの制御器を包括し、複数の処理エレ
メントがそのアレイ式主体構造を構成し、そのうち各処
理エレメントは、絶対差演算エレメント、一つの乗法
器、一つの加法器、及び一つのレジスタで構成し、並び
に上述の制御器は該加法器及び該レジスタに連接してそ
の制御を行い、その絶対差演算エレメントの入力端は処
理エレメントの入力端とされ、絶対差演算エレメントの
出力端は乗法器の出力端に連接し、並びにこの乗法器の
出力端は加法器の一つの入力端に連接し、加法器の出力
端上に上述のレジスタか連接し、並びに該レジスタの出
力端は加法器のもう一つの入力端上に連接し、同時に加
法器の出力端は処理エレメントの一つの出力端とされ、
複数組のレジスタアレイが、それぞれ処理エレメント主
体構造の入力端と出力端に設けられ、複数のマルチプレ
クサがそれぞれ上述の複数組のレジスタアレイの端子に
配置され、一つのマルチポート記憶体を包括し、該マル
チポート記憶体は処理エレメント主体構造の入力端の複
数組のレジスタアレイの前端と互いに連接し、一つの同
報通信式伝送線が、処理エレメント主体構造の入力端に
連接し、もって処理エレメント主体構造のフィードバッ
ク出力及び上述のマルチポート記憶体のデータを受取
り、上述の各レジスタアレイ中のレジスタ、マルチプレ
クサ、及びマルチポート記憶体は上述の制御器により制
御される、以上の特徴を有する、パイプライン式及び心
収縮式の単命令多重データストリームのアレイプロセッ
サ。 - 【請求項４】 一つの制御器を包括し、複数の処理エレ
メントがそのアレイ式主体構造を構成し、そのうち各処
理エレメントは、絶対差演算エレメント、一つのレジス
タ及び一つの加法器で構成し、並びに上述の制御器は該
加法器及び該レジスタに連接してその制御を行い、その
絶対差演算エレメントの入力端は処理エレメントの入力
端とされ、絶対差演算エレメントの出力端は加法器の一
つの入力端と連接し、並びに加法器の出力端上にあって
上述のレジスタと連接し、且つ該レジスタの出力端によ
り加法器のもう一つの入力端に連接し、並びに加法器の
出力端をもって処理エレメントの出力端とされ、複数組
のレジスタアレイが、それぞれ処理エレメント主体構造
の入力端と出力端に設けられ、複数のマルチプレクサが
それぞれ上述の複数組のレジスタアレイの端子に配置さ
れ、一つのマルチポート記憶体を包括し、該マルチポー
ト記憶体は処理エレメント主体構造の入力端の複数組の
レジスタアレイの前端と互いに連接し一つの同報通信式
伝送線が、処理エレメント主体構造の入力端に連接し、
もって処理エレメント主体構造のフィードバック出力及
び上述のマルチポート記憶体のデータを受取り、上述の
各レジスタアレイ中のレジスタ、マルチプレクサ、及び
マルチポート記憶体は上述の制御器により制御される、
以上の特徴を有する、パイプライン式及び心収縮式の単
命令多重データストリームのアレイプロセッサ。 - 【請求項５】 処理エレメントの入力及び出力端にあっ
ては、同報通信式（ｂｒｏａｄｃａｓｔｉｎｇ）及び心
収縮式（ｓｙｓｔｏｌｉｃ）の混合方式で各レジスタを
直列につなぎ、並びにレジスタの間にマルチプレクサを
加えることでデータシフトの選択を行い、同時に処理エ
レメントが出力するデータもフィードバック入力し、こ
れによりッデータ伝送の応用を行い、同時にデータのシ
フト、演算及び入力／出力を同時に進行、処理する、パ
イプライン式及び心収縮式の単命令多重データストリー
ムのアレイプロセッサの方法。 - 【請求項６】 各処理エレメント中の乗法器の一出力端
と加法器の一入力端の間に、別に一つのレジスタを設け
る、請求項１に記載の、パイプライン式及び心収縮式の
単命令多重データストリームのアレイプロセッサ。 - 【請求項７】 各処理エレメントの入力端と乗法器のも
う一つの入力端の間に、一つの定数レジスタファイルを
設け、且つ乗法器の一出力端と加法器の一入力端の間
に、一つのレジスタを設ける、請求項１に記載のパイプ
ライン式及び心収縮式の単命令多重データストリームの
アレイプロセッサ。 - 【請求項８】 一つのファーストインファーストアウト
記憶体で各処理エレメントの入力データを受取り、並び
にもう一つの処理エレメントに出力し、且つ乗法器の一
つの出力端と加法器の一つの入力端の間に一つのレジス
タを設ける、請求項１に記載のパイプライン式及び心収
縮式の単命令多重データストリームのアレイプロセッ
サ。 - 【請求項９】 各処理エレメントはべつに、処理エレメ
ントの一つの入力端と乗法器の一つの入力端間に連接す
る定数レジスタファイルと、もう一つのレジスタで乗法
器の一つの出力端と加法器の一つの入力端の間に連接さ
れるものと、データレジスタファイルで加法器の出力端
上に連接されるものと、及び、三態バッファとデコーダ
で、データレジスタファイルの出力端に連接すること
で、処理エレメントのもう一つの出力端とされるもの
と、を包括し、上述の定数レジスタファイル、もう一つ
のレジスタ、データレジスタファイル、三態バッファは
いずれも前述の制御器の制御を受ける、請求項１に記載
のパイプライン式及び心収縮式の単命令多重データスト
リームのアレイプロセッサ。 - 【請求項１０】 各処理エレメント中では、一つの定数
レジスタファイルを処理エレメントの入力端と乗法器の
一つの入力端の間に設け、且つ定数レジスタファイルは
上述の制御器と連接して制御される、請求項２に記載の
パイプライン式及び心収縮式の単命令多重データストリ
ームのアレイプロセッサ。 - 【請求項１１】 各処理エレメント中では、一つの定数
レジスタファイルを処理エレメントの入力端と乗法器の
一つの入力端の間に設け、別に一つのデータレジスタフ
ァイルを乗法器の出力端に連接し、並びにこのデータレ
ジスタファイルを三態バッファとデコーダに連接し、処
理エレメントのもう一つの出力端となし、同時に定数レ
ジスタファイル、データレジスタファイル、三態バッフ
ァ及びデコーダはいずれも上述の制御器に連接されて制
御される、請求項２に記載のパイプライン式及び心収縮
式の単命令多重データストリームのアレイプロセッサ。 - 【請求項１２】 各処理エレメント中では一つのファー
ストインファーストアウト記憶体で処理エレメントの入
力端を連接し、並びに処理エレメントのもう一つの出力
端となし、且つ該ファーストインファーストアウト記憶
体は並びに上述の制御器に連接され制御される、請求項
２に記載のパイプライン式及び心収縮式の単命令多重デ
ータストリームのアレイプロセッサ。 - 【請求項１３】 各処理エレメント中では一つのレジス
タを絶対差演算エレメントの出力端と乗法器の入力端に
加え、並びにもう一つのレジスタを乗法器の出力端と加
法器の一つの入力端の間に設け、且つこれら二つのレジ
スタは上述の制御器に連接され制御される、請求項３に
記載のパイプライン式及び心収縮式の単命令多重データ
ストリームのアレイプロセッサ。 - 【請求項１４】 各処理エレメント中では一つのファー
ストインファーストアウト記憶体で処理エレメントの入
力端を連接し、並びに処理エレメントのもう一つの出力
端となし、且つ該ファーストインファーストアウト記憶
体は並びに上述の制御器に連接され制御される、請求項
３に記載のパイプライン式及び心収縮式の単命令多重デ
ータストリームのアレイプロセッサ。 - 【請求項１５】 各処理エレメント中では、一つのデー
タレジスタファイルを加法器の出力端に連接し、並びに
三態バッファとデコーダをデータレジスタファイルに連
接し、処理エレメントのもう一つの出力端とし、同時に
データレジスタファイル、三態バッファとデコーダはい
ずれも上述の制御器に連接されて制御される、請求項３
に記載のパイプライン式及び心収縮式の単命令多重デー
タストリームのアレイプロセッサ。 - 【請求項１６】 各処理エレメント中では一つのレジス
タを絶対差演算エレメントの出力端と加法器の一つの入
力端の間に加え、且つ該レジスタは上述の制御器に連接
され制御される、請求項４に記載のパイプライン式及び
心収縮式の単命令多重データストリームのアレイプロセ
ッサ。 - 【請求項１７】 各処理エレメント中では一つのファー
ストインファーストアウト記憶体で処理エレメントの入
力端を連接し、並びに処理エレメントのもう一つの出力
端となし、且つ該ファーストインファーストアウト記憶
体は並びに上述の制御器に連接され制御される、請求項
４に記載のパイプライン式及び心収縮式の単命令多重デ
ータストリームのアレイプロセッサ。 - 【請求項１８】 各処理エレメント中では、一つのデー
タレジスタファイルを加法器の出力端上に連接し、並び
に三態バッファとデコーダをデータレジスタファイルの
出力端に連接し、処理エレメントのもう一つの出力端と
し、同時にデータレジスタファイル、三態バッファとデ
コーダはいずれも上述の制御器に連接されて制御され
る、請求項４に記載のパイプライン式及び心収縮式の単
命令多重データストリームのアレイプロセッサ。 - 【請求項１９】 処理エレメントが構成するアレイ式主
体構造は、二次元のアレイ連接を採用する、請求項１、
２、３又は請求項４に記載のパイプライン式及び心収縮
式の単命令多重データストリームのアレイプロセッサ。 - 【請求項２０】 分階パイプライン式のアレイ構造で、
マイクロプロセッサ、ディジタル信号処理器と互いに結
合する、請求項１、２、３又は請求項４に記載のパイプ
ライン式及び心収縮式の単命令多重データストリームの
アレイプロセッサ。 - 【請求項２１】 アレイプロセッサの前後にあっては複
数の処理エレメントが構成する心収縮式構造と連接し、
並びに、マイクロプロセッサ、ディジタル信号処理器と
互いに結合する、請求項１、２、３又は請求項４に記載
のパイプライン式及び心収縮式の単命令多重データスト
リームのアレイプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330830A JP2657903B2 (ja) | 1994-11-29 | 1994-11-29 | パイプライン式及び心収縮式の単命令多重データストリームのアレイプロセッサ及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330830A JP2657903B2 (ja) | 1994-11-29 | 1994-11-29 | パイプライン式及び心収縮式の単命令多重データストリームのアレイプロセッサ及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08161165A true JPH08161165A (ja) | 1996-06-21 |
| JP2657903B2 JP2657903B2 (ja) | 1997-09-30 |
Family
ID=18237022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330830A Expired - Lifetime JP2657903B2 (ja) | 1994-11-29 | 1994-11-29 | パイプライン式及び心収縮式の単命令多重データストリームのアレイプロセッサ及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2657903B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558943B2 (en) | 2004-07-26 | 2009-07-07 | Riken | Processing unit for broadcast parallel processing |
| JP5708634B2 (ja) * | 2010-02-24 | 2015-04-30 | 日本電気株式会社 | Ｓｉｍｄプロセッサ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227540A (ja) * | 1990-04-04 | 1992-08-17 | Hitachi Ltd | 演算処理装置及びディジタル信号処理プロセッサ |
| JPH05189585A (ja) * | 1992-01-14 | 1993-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 並列処理における条件付き演算制御回路 |
| JPH05233853A (ja) * | 1992-02-24 | 1993-09-10 | Sharp Corp | 演算処理装置 |
| JPH06292178A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 適応形ビデオ信号演算処理装置 |
-
1994
- 1994-11-29 JP JP6330830A patent/JP2657903B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227540A (ja) * | 1990-04-04 | 1992-08-17 | Hitachi Ltd | 演算処理装置及びディジタル信号処理プロセッサ |
| JPH05189585A (ja) * | 1992-01-14 | 1993-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 並列処理における条件付き演算制御回路 |
| JPH05233853A (ja) * | 1992-02-24 | 1993-09-10 | Sharp Corp | 演算処理装置 |
| JPH06292178A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 適応形ビデオ信号演算処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558943B2 (en) | 2004-07-26 | 2009-07-07 | Riken | Processing unit for broadcast parallel processing |
| JP5708634B2 (ja) * | 2010-02-24 | 2015-04-30 | 日本電気株式会社 | Ｓｉｍｄプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2657903B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970422 |