JPS62145435A - コンカレント処理命令を有するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセッサの命令セットの構成
に関し、特に、データ処理効率の高いマイクロプロセッ
サを実現するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。

また、その代表的な構成が特公昭５Ｂ−３３５８４号公
報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
、従来は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロセッサ
が用いられてきた。しかしながら、割り込み手段を用い
る方法では、割り込みチャンネル数が増加するほどプロ
セッサ自身が割り込みサービスルーチンを開始するため
の手続き処理に多くの時間を費やすことになり、データ
の処理効率が悪化する。また、データフローマシンでは
、一般に、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプロ
セッサは、命令の実行タイミング信号を発生するタイミ
ングジェネレータの出力に基づいてプログラム格納手段
に格納された特定の命令を選択する第１の命令選択手段
と、前記第１の命令選択手段による命令の選択に続いて
前記タイミングジェネレータの出力に基づいて前記プロ
グラム格納手段の命令を逐次選択して第１の処理ループ
を形成する第１の命令選択手段と、前記第１の命令選択
手段によって選択された命令によって指定さ祢た開始位
置から格納された命令を選択して前記第１の処理ループ
に対してコンカレントな関係にある第２の処理ループを
形成する第２の命令選択手段とを具備し、前記第１の処
理ループ内で実行され、前記第２の処理ループにおける
プログラムの実行開始アドレスを指定したのちにそのプ
ログラムの終了を待つことなく次の命令の実行を開始せ
しめる命令を有してなるコンカレント処理命令を有して
いる。

作用 本発明では前記した構成によって、データ処理効率の高
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａは本発明の一実施例におけるマイクロプロセッ
サの構成図を示したものであり、順次実行される命令群
からなるプログラムが格納されるプログラマブルロジッ
クアレイ　（図中においてＰＬＡなる略記号で示されて
いる。以下、ＰＬＡと略記する。）１００と、ディジタ
ルデータの読み書きを行うランダムアクセスメモリ　（
図中においてＲＡＭなる略記号で示されている。以下、
ＲＡＭと略記する。）２００およびレジスタファイル２
５０と、ディジタルデータの算術および論理演算を実行
する第１の演算器（一般にはＡＬＵなる略記号で示され
る。）３００および第２の演算器３５０と、前記ＲＡＭ
２００および前記レジスタファイル２５０の共通の入出
力端子と前記演算器３００．　３５０の入出力端子を接
続するデータバス４００と、前記ＰＬＡ　１００から送
出される命令に基づいて前記ＲＡＭ２００、レジスタフ
ァイル２５０と前記演算器３００゜３５０（７）ｅ作ヲ
コントロールするコントロールバス４５０と、外部クロ
ック入力端子１０に供給されるクロック信号をもとに命
令の実行タイミング信号を発生するタイミングジェネレ
ータ（図中においてＴＧなる略記号で示されている。）
５００と、前記タイミングジェネレータ５００の出力に
基づいて前記ＰＬＡ１００に格納された特定の命令を選
択する第１のプログラマブルカウンタ（図中においてＰ
ＣＩなる略記号で示されている。）６００と、前記第１
のプログラマブルカウンタ６００による命令の選択に続
いて前記タイミングジェネレータ５００の出力に基づい
て前記ＰＬＡ１００の特定の命令を選択する第２のプロ
グラマブルカウンタ（図中においてＰＯ２なる略記号で
示されている。）６５０と、前記第２のプログラマブル
カウンタ６５０によって選択されて実行されるプログラ
ムの開始位置が前記第１のプログラマブルカウンタ６０
０によって選択された命令によって格納されるウィンド
ウ７００を備えている。また、前記タイミングジェネレ
ータ５００の出力信号がクロック信号として供給される
１６ビツトのカウンタ８００と、前記カウンタ８００の
カウント値を前記データバス４００に送出するためのス
イッチ回路９００と、前記カウンタ８００の特定のビッ
ト出力信号と前記第１のプログラマブルカウンタ６００
の特定のカウント値を示す出力信号（例えば、［０００
・・・００］をデコードする出力信号、）の周波数比較
を行って、プログラムが無限ループに突入したときなど
に前記第１のプログラマブルカウンタ６００と前記第２
のプログラマブルカウンタ６５０をリセットする周波数
比較器１０００を備えている。さらに、前記タイミング
ジェネレータ５００の出力信号をクロック信号とし、外
部信号入力端子２０に印加される信号のエツジが到来し
たときもしくはプログラムによってスタートさせられた
ときに動作するタイマー１１００と、前記タイマー１１
００の出力信号によってマスターラッチ部のデータがス
レイプラッチ部に転送されるマスタースレイプ形式の出
力ポート１２００と、前記データバス４００に送出され
るデータを取り込んでアナログ電圧に変換スるＤ−Ａコ
ンバータ１３００と、前記コントロールバス４５０に送
出される指令にしたがって前記データバス４００に特定
のデータを送出する読みだし専用メモリ　（図中におい
てＲＯＭなる略記号で示されている。以下、ＲＯＭと略
記する。）　１４００と、前記ＲＡＭ２００および前記
レジスタファイル２５０のアドレスを選択する（前記Ｒ
ＡＭ２００および前記レジスタファイル２５０はたがい
に異なるアドレス上に配置されている。）アドレスデコ
ーダ１５００ならびに前記ＲＯＭ１４００のアドレスを
選択するアドレスデコーダ１６００を備えている。なお
、入力コントローラ１７００は、外部信号入力端子３０
．４０．５０゜６０、７０．８０に印加される入力信号
のエツジが到来したときに、その時点のカウンタ８００
のカウント値をレジスタファイル２５０の中の特定のレ
ジスタに転送させる（同時に複数の入力信号のエツジが
到来したときには、複数のレジスタが選択される。）と
ともに、図示されてはいない入力信号受は付はフラグを
セットする機能を有している。

つぎに、第１図Ｂは、ＰＬＡｌｏｏと第１のプログラマ
ブルカウンタ６００および第２のプログラマブルカウン
タ６５０ならびにウィンドウ７００の接続関係を示した
ブロック構成図で、ＰＬＡｌｏｏは第１のプログラマブ
ルカウンタ６００と第２のプログラマブルカウンタ６５
０によって交互にアドレッシングされ、前記ＰＬＡ１０
０からのコントロール信号とアドレス選択信号はローカ
ルバス１５０を介してウィンドウ７００と前記第１のプ
ログラマブルカウンタ６００および前記第２のプログラ
マブルカウンタ６５０に供給される。前記ウィンドウ７
００は第１および第２のアドレス格納エリア７１０．７
２０（以後の説明ではこれらを総称してアドレス格納ブ
ロックという。）と、これらのいずれかを選択するポイ
ンタ７３０と、アドレス格納ブロックに空きエリアがな
くなったときにそれ以上のアドレスの格納を拒否するり
ジェクションフラグ７４０を有している。なお、前記ポ
インタ７３０によって選択されたアドレス格納エリアか
らのアドレス情報はウィンドウバス７５０を介して前記
第２のプログラマブルカウンタ６５０に供給される。

以上のように構成されたマイクロプロセッサについて、
第１図Ａ、Ｂに示した構成図と、第２図に示した主要部
のタイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図への外部クロック入力端子ｌＯ
に供給されるクロック信号波形を示したものであり、第
２図Ｂはタイミングジェネレータ５００を介してカウン
タ８００およびタイマー１１００．入力コントローラ１
７００に供給されるクロック信号波形を示したものであ
り、第２図Ｃ，Ｄはそれぞれタイミングジェネレータ５
００を介して第１．第２のプログラマブルカウンタ６０
０．　６５０に供給されるクロック信号波形を示したも
のである。また、第２図ＥはＰＬＡｌｏｏからコントロ
ールバス４５０に送出される命令の実行サイクルを表し
ている。さらには、第２図Ｆはデータバス４００に送出
されるデータの切り換えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡｌｏｏの特定の命令が選択されて、第２図ＥのＭ
記号を付したタイミングにおいてコントロールバス４５
０にその命令が送出された後に、第２のプログラマブル
カウンタ６５０によって選択された命令が、第２図Ｅの
Ｓ記号を付したタイミングにおいてコントロールバス４
５０に送出されることになる。第２図Ｆに示されたデー
タバス４００の切り換え期間が第２図Ｅに示されたコン
トロールバス４５０のそれに比べて半分になっているの
は、第２図Ｂの信号波形がアクティブレベルにある期間
を入力コントローラ１７００によるカウンタ８００のカ
ウント値のレジスタファイル２５０への転送に割り当て
ているためである。なお、第１．第２のプログラマブル
カウンタはそれぞれ第２図Ｃ，Ｄの矢印を付したエツジ
においてカウント値を更新させられるが、第２図Ｅにお
いて、実際に命令がコントロールバス４５０に送出され
るタイミングが半周期遅らされているのは、ＰＬＡｌｏ
ｏでの遅延マージンを考慮したためである。

さて、第２図のタイミングチャートは従来からも実施さ
れている２系統のコンカレントな処理ループ、つまり、
厳密な意味での並列処理ではないが、データバスを共用
するために時分割による異なるプログラムの同時処理を
示しているが、本発明の特徴は、第２のプログラマブル
カウンタ６５０によって選択されて実行されるプログラ
ムの開始位置、すなわち開始アドレスが第１のプログラ
マブルカウンタ６００によって選択された命令によって
決定され、前記第１のプログラマブルカウンタ６００は
前記第２のプログラマブルカウンタクロ５０によって選
択されて実行されるプログラムの終了を待つことなく次
の命令を選択せしめる特別の命令を有している点にある
。

本発明によるマイクロプロセッサにおけるデータ処理の
概念を第３図に示したデータ処理フローに基゛づいて説
明する。

第３図は、第１のプログラマブルカウンタ６００によっ
て選択されて実行される命令群と第２のプログラマブル
カウンタ６５０によって選択されて実行される命令群の
連鎖関係を図式化したものであり、ｍｌ、ｍ２．ｍ３９
ｍ４．ｍｓ、ｍ６はそれぞれ第１のプログラマブルカウ
ンタ６００によって実行される命令群であり、ｓ２．ｓ
４＋　　ｓ５．ｓ６はそれぞれ第２のプログラマブルカ
ウンタ６５０によって実行される命令群である。

さて、第１のプログラマブルカウンタ６００によるプロ
グラムの実行が第３図のａ点からスタートしたとすると
、まず、命令群ｍ１が実行され、処理は命令群ｍ２に移
行するが、命令群ｍ２において、あたかも従来のサブル
ーチンコールのような形で第２のプログラマブルカウン
タ６５０によって命令群Ｓ２が起動される。ただ、従来
のサブルーチンコールと異なるのは、第１のプログラマ
ブルカウンタ６００は命令群ｍ２において命令群ｓ２を
起動させた後に命令群３２における処理の完了を待たず
に残りの命令を実行し、続く命令群ｍ３での処理に移行
する点である。同様にして、命令群ｍ４．ｍ５．ｍ５に
おいて命令群’９４ｓ　　ａ　５＋　　３６が呼び出さ
れるが、これらの命令群における処理を待つことなく第
１のプログラマブルカウンタ６００による命令の実行は
一巡してａ点に戻る。

これによって、比較的多くの処理時間を必要とする処理
を命令群３２〜ｓ６からなる外側のループに配置してお
けば、命令群ｍ１〜ｍ６からなる内側のループにおける
処理は短い時間で一巡する。

したがって、外部信号のエツジが到来したか否かのセン
ス処理などの即断性を要する処理を内側のループで行え
ば、短い巡回サイクルで判断処理が次々と実行できるこ
とになる。

ただ、このようなデータ処理フローでは必然的に外側の
ループの処理に多くの時間を要することになるので、外
側のループでのデータ処理速度が内側でのそれに比べて
十分に高くないと、全体としてのデータの処理効率は低
下する。例えば、外側のループでのデータ処理速度が内
側でのそれと同等であれば、命令群Ｓ２を実行している
間に内側のループでの処理が何回も繰り返されることに
なるが、内側のループにおいて命令群ｍ６の実行が完了
した直後に命令群＄２の実行が完了したとすると、命令
群ｍ１の実行が行われている間は外側での処理は休止状
態となって処理効率が低下するだけでな（、命令群ｍ２
において再び命令群＄２が起動された場合には、命令群
ｓ　４＋　　ｓ　５＋　　ｓ６を一度も実行することな
く命令群Ｓ２を続番すで２口実行してしまうことになる
。

第１図に示した本発明のマイクロプロセッサでは第２の
プログラマブルカウンタ６５０によって次に実行される
プログラムの開始位置をアドレス格納ブロックに格納し
ておくとともに、その空きエリアがなくなったときには
以後の新たなアドレスの格納を拒否するりジエクション
フラグ７４０を用意することによって前記した問題を解
決している。

すなわち、ＰＬＡｌｏｏにおいて無条件ジャンプ命令や
条件ブランチ命令が選択されたときには、ローカルバス
１５０を介して第１．第２のプログラマブルカウンタ６
００．　６５０に直接アドレス選択信号が送出されるが
、第３図の内側の処理ループを実行する第１のプログラ
マブルカウンタ６００によって外側の処理ループの命令
群が起動されたとき、ローカルバス１５０を介してＰＬ
Ａｌｏｏから送出されるアドレス選択信号はウィンドウ
７００に導かれ、第２のプログラマブルカウンタ６５０
が動作中でなければ、そのままウィンドウ７００を通過
して第２のプログラマブルカウンタ６５０のプリセット
データとなるが、第２のプログラマブルカウンタ６５０
が動作中の場合には、ポインタ７３０の指す側のアドレ
ス格納エリアにアドレス情報を格納したうえでポインタ
７３０の出力を反転させる。なお、このとき、ポインタ
７３０の指した側のアドレス格納エリアには既にアドレ
ス情報が格納されている場合にはリジェクションフラグ
７４０がセットされて以後のアドレス選択信号の受付が
拒否される。

一方、第３図の外側のループを構成する各命令群の最後
には終了命令が置かれるが、ＰＬＡｌｏｏからこの終了
、命令が送出されると、第２のプログラマブルカウンタ
６５０には第１．第２のアドレス格納エリア７１０．　
７２０のうち古い方のアドレス情報（ポインタ７３０と
リジェクションフラグ７４０の出力状態から判別できる
。）が転送され、そのデータが［ＯＯ・・・０００］で
なければプリセットされたうえで、転送したアドレス情
報を格納していたアドレス格納エリアがクリアされ、さ
らに、リジェクションフラグ７４Ｇはリセットされる。

このようにして、第３図の外側の処理ループにおける各
命令群の実行に多（の時間を要したとしても、第２のプ
ログラマブルカウンタ６５０は内側の処理ループから起
動された順序にしたがった各命令群を次々と実行してい
くことができる。なお、第１図Ｂに示した例ではウィン
ドウ７００がアドレス格納エリアを２ケ所しか有してい
ないので、現在実行中の命令群も含めて３種類の命令群
のバッファリング能力しかないが、多くの場合、外側の
処理ループに配置される命令群は、一度処理が終われば
続いて起動されることは少なく　（第３図のデータ処理
フローそのものが、リアルタイム性を要求される命令群
を内側の処理ループに配置することを示している。）、
あまり支障はない。また、バッファリング能力を高める
ために、ウィンドウ７００のアドレス格納ブロックのエ
リアを増加させたり、第３図の外側の処理ループと同様
の第３゜第４の処理ループを増設することも可能である
。

さて、第１表は第１図に示したマイクロプロセッサに適
用される命令セットの一覧表を示したものであるが、こ
こでは、［ＮＯＰ］　、　　［ＬＯＯＰ］　。

［ＡＮＤ］　、　　［ＯＲ］　、　　［ＳＨＲ］　、　
　［ＡＤＤ］　、　　［ＪＭＰ］　。

［ＪＺ］　、　　［ＪＮＺ］　、　　［ＪＣ］　、　　
［ＪＮＣ］などのスタンンダードな命令については最も
一般的な二−モニックの呼称（インテル社の１６ビツト
マイクロプロセツサ８０８６の二一モニックに準じてい
る。）を用いている。

第１表において、［ＦＣＡＬ］命令が第２の処理ループ
、すなわち第３図の外側の処理ループに特定のプログラ
ムの実行を委託する命令であり、具体的にはこの命令が
選択されると、第１図のウィンドウ７００を構成するア
ドレス格納ブロックに空きエリアがあれば命令コードの
第１のバイトの下位４ビツトと第２のバイトによって生
成されるアドレスを第１図Ｂのポインタ７３０の指す側
の空きエリアに格納し、空きエリアがなければリジェク
ションフラグ７４０をセットする。

これに対して［５ＣＡＬ］命令は外側の処理ループに特
定のプログラムの実行を委託する点においては［ＦＣＡ
Ｌ］命令と同じであるが、この命令が選択されると第１
図の内側の処理ループの進行はその時点で停止し、ウィ
ンドウ７００を構成するアドレス格納ブロックに予約さ
れている全てのプログラムの実行が終了した時点でＥＳ
ＣＡＬ］の命令コードの第１バイトの下位４ビツトと第
２バイトによって生成されるアドレスに配置されたプロ
グラムを実行し、［５ＣＡＬ］命令によって開始された
プログラムが終了した時点に内側の処理ループの進行が
再開される。したがって、［５ＣＡＬ］命令は一般のサ
ブルーチンコール命令と同等の扱いをすることができ、
また［５ＣＡＬ］命令はアドレス格納ブロックの空きエ
リアの有無に関わらず必ず実行されるので内側の処理ル
ープと外側の処理ループの同期をとるために利用するこ
ともできる。

なお、［ＥＮＤ］命令は［ＦＣＡＬ］あるいは［５ＣＡ
Ｌ］命令によって開始されるプログラムの最後に置かれ
る命令で、第２のプログラマブルカウンタ６５０によっ
てこの命令が選択されるとアドレス格納ブロックにその
開始アドレスが格納されている次のプログラムの実行に
移行するとともにポインタ７３０の出力状態を反転させ
る。

このように［ＦＣＡＬ］命令とその実行手段を備えるこ
とによって、それぞれがマスター、スレイプの関係にあ
る２系統の処理ループに配置された別々のプログラムを
コンカレントに実行させることができる。もちろん、第
１図に示されたシステムはワンチップＩＣとして実現で
きるので、システムの規模を大きくすることなく容易に
コンカレント処理のできるプロセッサシステムを構築す
ることができる。

なお、第１図Ａに示した構成図において、演算器３００
と演算器３５０の２個の演算器が用意されているが、前
記演算器３００は、第３図の内側の処理ループにおいて
主としてデータの加算および減算を行い、前記演算器３
５０は外側の処理ループにおいて乗算を主体にした演算
を行う。内外の処理ループのためにそれぞれほぼ専用の
演算器を用意しているのは、加算器を用いた乗算などを
実行するときに外側の処理ループで頻繁に加算器を使用
した場合にデータのシフト操作やキャリーの処理が複雑
となり、それに伴ってハードウェアの負担が重くなるの
を回避するためである。

なお、実施例においては前記プログラム格納手段として
唯一のＰＬＡｌｏｏを用い、前記第１．第２の命令選択
手段としてそれぞれ第１．第２のプログラマブルカウン
タ６００．　６５０を用いているが、前記第１の命令選
択手段によって命令が選択される第１のプログラム格納
手段と、前期第２の命令選択手段によって命令が選択さ
れる第２のプログラム格納手段を用いてもよく、さらに
、命令選択手段は第１のプログラマブルカウンタ６００
による方法ダけでなくアドレスラッチと加算器の組み合
わせなどによっても構成できる。

発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、第１の処理ループ内で実行され、第２の処理
ループにおけるプログラムの実行開始アドレスを指定し
たのちにそのプログラムの終了を待つことなく次の命令
の実行を開始せしめる［ＦＣＡＬ］命令を有してなるコ
ンカレント処理命令を有したことを特徴とするもので、
データの処理効率の高いマイクロプロセッサを得ること
ができ、大なる効果を奏する。

【図面の簡単な説明】

の一実施例におけるマイクロプロセッサの構成図、第２
図は第１図の主要部のタイミングチャート、第３図は本
発明によるマイクロプロセッサでのデータ処理フローで
ある。 ｉｏｏ・・・・・・ＰＬＡ、　　２００・・・・・・Ｒ
ＡＭ、３００．・・・演算器、３５０・・・・・・演算
器、４００・・・・・・データバス、４５０・・・・・
・コントロールバス、５００・・・・・・タイミングジ
ェネレータ、６００・・・・・・第１のプログラマブル
カウンタ、６５０・・・・・・第２のプログラマブルカ
ウンタ、７１０・・・・・・アドレス格納エリア、７２
０・・・・・・アドレス格納エリア。 代理人の氏名　弁理士　中尾敏男　はか１名πθ・−・
ＰＬＡ ωθ°−ＩＩのブｂクラ７プレカウ〉りに６ｏ−・−１
色２Φプｂグラマカレカウンタ７００・−ウィンドウ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、ディジタルデータの読み書
   きが可能なデータ格納手段と、ディジタルデータの演算
   を実行する演算手段と、前記データ格納手段の入出力端
   子と前記演算手段の入出力端子を接続するデータバスと
   、前記プログラム格納手段から送出される命令に基づい
   て前記データ格納手段と前記演算手段の動作をコントロ
   ールするコントロール手段と、命令の実行タイミング信
   号を発生するタイミングジェネレータと、前記タイミン
   グジェネレータの出力に基づいて前記プログラム格納手
   段に格納された命令を逐次選択して第１の処理ループを
   形成する第１の命令選択手段と、前記第１の命令選択手
   段によって選択された命令によって指定された開始位置
   から格納された命令を選択して前記第１の処理ループに
   対してコンカレントな関係にある第２の処理ループを形
   成する第２の命令選択手段を具備し、前記第１の処理ル
   ープ内で実行され、前記第２の処理ループにおけるプロ
   グラムの実行開始アドレスを指定したのちにそのプログ
   ラムの終了を待つことなく次の命令の実行を開始せしめ
   る命令を有してなるコンカレント処理命令を有するマイ
   クロプロセッサ。