JPS6269350A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセッサの構成に関、シ、特
に、データ処理効率の高いマイクロプロセッサを提供す
るものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作コントロールするコントロール
手段と、命令の実行タイミング信号を発生するタイミン
グジェネレータと、前記タイミングジェネレータの出力
に基づいて前記プログラム格納手段に格納された特定の
命令を選択する命令選択手段を備えていることに特徴づ
（、」られる。

また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサばあらかしめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
、従来は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロセッサ
が用いられてきた。しかしながら、割り込み手段を用い
る方法では、割り込みチャンネル数が増加するほどフロ
セッサ自身が割り込みサービスルーチンを開始するため
の手続き処理に多くの時間を費やすことになり、データ
の処理効率が悪化する。また、データフローマシンでは
、−Ｃに、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプロ
セッサは、プログラム格納手段に格納された特定の命令
を選択する命令選択手段による命令の実行とは無関係に
基準クロック信号をカウントするカウンタと、複数の外
部信号入力端子と、前記外部信号入力端子に対応して設
けられ、その出力がデータバスに供給される複数のレジ
スタと、前記外部信号入力端子に印加される信号のエツ
ジが到来したときに前記命令選択手段による命令の実行
とは無関係に前記カウンタのカウント値を前記レジスタ
に転送する入力コントロール手段を備えている。

作用 本発明では前記した構成によって、データ処理効率の高
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラマブルロジック
アレイ　（図中においてＰＬＡなる略記号で示されてい
る。以下、ＰＬＡと略記する。）１００と、ディジタル
データの読み書きを行うランダムアクセスメモリ　（図
中においてＲＡＭなる略記号で示されている。以下、Ｒ
ＡＭと略記する。）２００およびレジスタファイル２５
０と、ディジタルデータの算術および論理演算を実行す
る第１の演算器（一般にはＡＬＩＪなる略記号で示され
る。）３００および第２の演算器３５０と、前記ＲＡＭ
２００および前記レジスタファイル２５０の共通の入出
力端子と前記演算器３００．３５０の入出力端子を接続
するデータバス４００と、前記ＰＬＡ１００から送出さ
れる命令に基づいて前記ＲＡＭ２００．　　レジスタフ
ァイル２５０と前記演算器３００，３５０の動作をコソ
トロールするコントロールバス４５０と、外部クロック
入力端子１０に供給されるクロック信号をもとに命令の
実行タイミング信号を発生するタイミングジェネレータ
（図中においてＴＯなる略記号で示されている。）５０
０と、前記タイミングジェネレータ５００の出力に基づ
いて前記ＰＬＡ１００に格納された特定の命令を選択す
る第１のプログラマブルカウンタ（図中においてＰＣＩ
なる略記号で示されている。）６００と、前記第１のプ
ログラマブルカウンタ６００による命令の選択に続いて
前記タイミングジェネレータ５００の出力に基づいて前
記ＰＬＡ１００の特定の命令を選択する第２のプログラ
マブルカウンタ（図中においてＰＣ２なる略記号で示さ
れている。）６５０と、前記第２のプログラマブルカウ
ンタ６５０によって選択されて実行されるプログラムの
開始位置が前記第１のプログラマブルカウンタ６００に
よって選択された命令によって格納されるウィンドウ７
００を備えている。また、前記タイミングジェネレータ
５００の出力信号がクロック信号として供給される１６
ビツトのカウンタ８００と、前記カウンタ８００のカラ
ン１−値を前記データバス４００に送出するためのスイ
ッチ回路９００と、前記カウンタ８００の特定のビット
出力信号と前記第１のプログラマブルカウンタ６００の
特定のカウント値を示す出力信号（例えば、〔０００・
００）をデコードする出力信号。）の周波数比較を行っ
て、プログラムが無限ループに突入したときなどに前記
第１のプログラマブルカウンタ６００と前記第２のプロ
グラマブルカウンタ６５０をリセットする周波数比較器
１０００を備えている。さらに、前記タイミングジェネ
レータ５００の出力信号をクロック信号とし、外部信号
入力端子２０に印加される信号のエツジが到来したとき
もしくはプログラムによってスタートさせられたときに
動作するタイマー１１００と、前記タイマー１１００の
出力信号によってマスターランチ部のデータがスレイブ
ラッチ部に転送されるマスタースレイブ形式の出力ボー
ト１２００と、前記データバス４００に送出されるデー
タを取り込んでアナログ電圧に変換するＤ−Ａコンバー
タ１３００と、前記コントロールバス４５０に送出され
る指令にしたがって前記データバス４００に特定のデー
タを送出する読みだし専用メモリ（図中においてＲＯＭ
なる略記号で示されている。

以下、ＲＯＭと略記する。）１４００と、前記ＲＡＭ２
００および前記レジスタファイル２５０のアドレスを選
択する（前記ＲＡＭ２００および前記レジスタファイル
２５０はたがいに異なるアドレス上に配置されている。

）アドレスデコーダ１５００ならびに前記ＲＯＭ１４０
０のアドレスを選択するアドレスデコーダ１６００を備
えている。なお、入力コントローラ１７００は、外部信
号入力端子３０，４０，５０，６０．７０．８０に印加
される入力信号エツジが到来したときに、その時点のカ
ウンタ８００のカウント値をレジスタファイル２５０の
中の特定のレジスタに転送させろく同時に複数の入力信
号のエツジが到来したときには、複数のレジスタが選択
される。）とともに、図示されてはいない入力信号骨は
付はフラグをセットする機能を有している。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子１０に
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ５００を介してカウンタ
８００およびタイマー１１００、入力コントローラ１７
００に供給されるクロック信号波形を示したものであり
、第２図Ｃ，Ｄはそれぞれタイミングジェネレータ５０
０を介して第１．第２のプログラマブルカウンタ６００
．６５０に供給されるクロック信号波形を示したもので
ある。また、第２図ＥはＰＬＡｌｏｏからコントロール
バス４５０に送出される命令の実行サイクルを表してい
る。さらには、第２図Ｆはデータバス４００に送出され
るデータの切り換えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡｌｏｏの特定の命令が選択されて、第２図ＥのＭ
記号を付したタイミングにおいてコントロールバス４５
０にその命令が送出された後に、第２のプログラマブル
カウンタ６５０によって選択された命令が、第２図Ｅの
Ｓ記号を付したタイミングにおいてコントロールバス４
５０に送出されることになる。第２図Ｆに示されたデー
タバス４００の切り換え期間が第２図Ｅに示されたコン
トロールバス４５０のそれに比べて半分になっているの
は、第２図Ｂの信号波形がアクティブレベルにある期間
を入力コントローラ１７００によるカウンタ８００のカ
ウント値のレジスタファイル２５０への転送に割り当て
ているためである。

なお、第１．第２のプログラマブルカウンタはそれぞれ
第２図Ｃ，Ｄの矢印を付したエツジにおいてカウント値
を更新させられるが、第２図已において、実際に命令が
コントロールバス４５０に送出されるタイミングが半周
期遅らされているのは、ＰＬＡｌｏｏでの遅延マージン
を考慮したためである。

このように、第１図に示し７たマイクロプロセッサでは
、ＰＬＡｌｏｏに対して第１のプログラマブルカウンタ
６００と第２のフ゛ログラマフ゛ルカウンタ６５０が時
分割で交互にアドレッシングを行うことになるが、両者
が独立して別個の処理を実行するのではなく、第１のプ
ログラマブル力うンタ６００による命令群の実行に伴っ
て発生ずる事後処理を第２のプログラマブルカウンタ６
５０によって実行される処理において引き受ける形をと
っている。このために、ウィンドウ７００には第２のプ
ログラマブルカウンタ６５０による処理の開始位置が格
納される。

さて、第３図は第１図の入力コントローラ１７００の具
体的な構成例を示した論理回路図であり、外部信号入力
端子３０に印加される信号エツジが到来したときにセッ
ト状態となる待機回路１７１１と、前記待機回路１７１
１の出力状態をクロック信号入力端子１７７０に供給さ
れるタイミングジェネレータ５００の出力信号によって
読み込む双方安定回路１７１２によって中位ブロック１
７１０が構成され、また、外部信号入力端子４０．５０
，６０，７０．８０に対応して同様に単位ブロック１７
２０，１７３０．１？４０゜１７５０．１７６０が構成
されている。前記単位ブロック１７１０，１７２０．１
７３０．１７４０゜１７５０．１７６０の出力はそれぞ
れ入力フラグ１７１３．１７２３．１７３３．１７４３
゜１７５３．１７６３のセット側入力端子に供給される
とともに、レジスタファイル２５０の中の対応するレジ
スタの選択端子１７１４．１７２４゜１７３４．１７４
４．１７５４．１７６４に供給され、さらにＯＲゲート
１７７１の異なる入力端子にも供給されている。前記Ｏ
Ｒゲー）１７７１の出力は双安定回路１７７２のセット
側の入力端子に供給され、前記双安定回路１７７２の出
力はスイッチ回路９００からレジスタファイル２５０へ
のデータ転送イネイブル信号として第１のイネイブル信
号出力端子１７７５に供給されるとともに、ＡＮＤゲー
）１７７３の一方の入力端子にも供給されている。前記
ＡＮＤゲート１７７３の他方の入力端子には別のクロッ
ク信号入力端子１７８０とインバータ１７７４を介して
タイミングジェネレータ５００の出力信号が供給され、
前記ＡＮＤゲート１７７３の出力は各レジスタへの書き
込み指令信号として第２のイネイブル信号出力端子１７
７６に供給されている。また、前記入力フラグ１７１３
，１７２３，１７３３，１７４３゜１７５３．１７６３
の出力はフラグ出力端子１７１５．１？２５，１７３５
．１７４５゜１７５５．１７６５に供給され、それぞれ
のリセット側入力端子はノうグリセノ１へ端子１７１６
゜１７２６．１７３Ｇ、＋７４６．１７５６゜１７６６
に接続され“ζいる。

第３図の実施例においては、外部信号入力端子に印加さ
れる信号のエツジが到来したときにセット状態となる待
機回路１７１】と、前記待機回路１７１１の出力状態を
タイミングジェネレータの出力信号のリーディングエツ
ジにおいて読み込む双安定回路１７１２によって構成さ
れた単位ブロック１７１０とこの単位ブロックと同一構
成の復数の単位ブロック１７２０〜１７６０と、各単位
ブロックを構成する双安定回路の出力の論理和を得る論
理和ゲー）（ＯＲゲート１７７１）によって入力コント
ローラ１７００を構成し、前記各単位ブロック１７１０
〜１７６０の双安定回路の出力を各レジスタの選択信号
とし、前記論理和ゲート１７７１の出力に基づいて得ら
れる双安定回路１７７２の出力を前記各レジスタへの書
き込みイネイブル信号としている。

第４図は入力コントローラ１７００の動作を説明するた
めのタイミングチャートであり、第４図Ａ、Ｂはそれぞ
れクロック信号入力端子１７７０゜１７８０に供給され
るタイミングジェネレータ５００の出力信号を示したも
ので、第２図Ａ、　　Ｂと同じ信号である。また、単位
ブロック１７１０を例にとって説明すると、第４図Ｃは
外部信号入力端子３０に印加される信号波形を、第４図
りは特機回路１７１１の出力信号波形を、第４図Ｅは双
安定回路１７１２の出力信号波形を、第４図Ｆは入力フ
ラグ１７１３の出力信号波形と、第４図Ｇは双安定回路
１７７２の出力信号波形を、第４図ＨはＡＮＤゲート１
．７７３の出力信号波形をそれぞれ示したものである。

第４図Ｃおよびり、　Ｅに示したように、第３図の外部
信号入力端子３０に印加される信号のリーディングエツ
ジが到来すると、第４図Ｂの信号波形のレベルが°０°
に移行した時点で待機回路１７１１の出力レベルが０゛
に移行し、続いて、双安定回路１７１２の出力レベルが
“ビに移行する。さらに、第４図ＢおよびＦに示し、た
ように、クロック信号のリーディングエツジが到来する
と入力フラグ１７１３の出力レベルが１゛に移行する。

入力フラグ１７１３の出力レベルが°１゜に移行した後
にクロック信号のトレイリングエツジが到来すると、待
機回路１７１１と双安定回路１７１２がリセットされる
。その結果、待機回路１７１１の出力レベルは°０゛に
戻る。一方、ＯＲゲート１７７１の出力レベルは、各単
位ブロックを構成する双安定回路の出力レベルが、　１
”に移行したときに同じように変化するが、双安定回路
１７７２はＯＲゲート１７７１の出力レベルをクロック
信号のリーディングエツジにおいて読み込み、クロック
信号のレベルが°０′になったときにはリセットされる
ので、その出力信号は第４図Ｇのようになる。また、Ａ
ＮＤゲート１７７３の入力端子には第４図Ａの信号と第
４図Ｇの信号が供給されるので、その出力信号は第４図
Ｉ）のようになる。

第４図からもわかるように、ＯＲゲート１７７１の出力
信号は第１図のスイッチ回路９００からデータバス４０
０へのデータ送出イネイブル信号を作りだすために使用
され、選択端子１７１４〜１７６４に送出される信号は
レジスタファイル２５０の中の特定のレジスタの選択信
号として使用される。また、ＡＮＤゲート１７７３の出
力信号は選択されたレジスタへのデータの書き込み指令
信号として使用される。

すなわち、外部信号入力端子３０〜８０に印加される信
号のリーディングエツジが到来すると、入力コントロー
ラ１７００はスイッチ回路９００にカウンタ８００のそ
の時点のカウント値をデータバス４００へ送出させてレ
ジスタファイル２５０の中の対応するレジスタを選択し
、続いて、レジスタにデータの書き込み指令１３号を送
出する。

したがって、従来の割り込みを用いる方法に比べて効率
よく、即座に、外来信号の到来タイミングをプロセッサ
内部に取り込むことができる。

発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、順次実行される命令群からなるプログラムを
格納するプログラム格納手段（ＰＬＡｌ、ＯＯ）と、デ
ィジタルデータの読み書きが可能なデータ格納手段（Ｒ
ＡＭ２００）と、ディジタルデータの演算を実行する演
ロ：手段（演算器３００，３５０＞と、前記データ格納
手段の入出力端子と前記演算手段の入出力端子を接続す
るデータバス４００と、前記プログラム格納手段から送
出される命令に基づいて前記データ格納手段と前記演算
手段の動作をコントロールするコントロール手段（コン
トロールバス４５ｏ）と、りイミングジエネレータ８０
０の出力に基づいて前記プログラム格納手段に格納され
た特定の命令を選択する命令選択手段（第１のプログラ
マブルカウンタ６００あるいは第２のプログラマブルカ
ウンタ６５０）と、前記命令選択手段による命令の実行
とは無関係に基準クロック信号をカウントするカウンタ
８００と、複数の外部信号入力端子３０〜８０と、前記
外部信号入力端子に対応して設けられ、その出力がデー
タバス４００に供給される複数のレジスタ（レジスタフ
ァイル２５０）と、前記外部信号入力端子に印加される
信号のエツジが到来したときに前記命令選択手段による
命令の実行とは無関係に前記カウンタのカウント値を前
記レジスタに転送する入力コントロール手段（入力コン
トローラ１７００）を備えたことを特徴とするもので、
データの処理効率の高いマイクロプロセッサを得ること
ができ、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図の入力コントローラ１７００の具体
的な論理回路図、第４図は第３図の回路の動作を説明す
るためのタイミングチャートである。 １００・・・・・・ＰＬＡ、２００・・・・・・ＲＡＭ
、２５０・・・・・・レジスタファイル、３００・・・
・・・演算器、３５０・・・・・・演算器、４００・・
・・・・データバス、４５０・・・・・・コントロール
ハス、５００・・・・・・タイミングジェネレータ、６
００・・・・・・第１のプログラマブルカウンタ、６５
０・・・・・・第２のプログラマブルカウンタ、１７０
０・・・・・・入力コントローラ。 代理人の氏名　弁理士　中尾敏男　はか１名第２図 第４図

Claims (2)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、ディジタルデータの読み書
   きが可能なデータ格納手段と、ディジタルデータの演算
   を実行する演算手段と、前記データ格納手段の入出力端
   子と前記演算手段の入出力端子を接続するデータバスと
   、前記プログラム格納手段から送出される命令に基づい
   て前記データ格納手段と前記演算手段の動作をコントロ
   ールするコントロール手段と、命令の実行タイミング信
   号を発生するタイミングジェネレータと、前記タイミン
   グジェネレータの出力に基づいて前記プログラム格納手
   段に格納された特定の命令を選択する命令選択手段と、
   前記命令選択手段による命令の実行とは無関係に基準ク
   ロック信号をカウントするカウンタと、複数の外部信号
   入力端子と、前記外部信号入力端子に対応して設けられ
   、その出力が前記データバスに供給される複数のレジス
   タと、前記外部信号入力端子に印加される信号のエッジ
   が到来したときに前記命令選択手段による命令の実行と
   は無関係に前記カウンタのカウント値を前記レジスタに
   転送する入力コントロール手段を備えてなるマイクロプ
   ロセッサ。
2. （２）外部信号入力端子に印加される信号のエッジが到
   来したときにセット状態となる待機回路と、前記待機回
   路の出力状態をタイミングジェネレータの出力信号のリ
   ーディングエッジにおいて読み込む双安定回路によって
   構成された複数の単位ブロックと、各単位ブロックを構
   成する前記双安定回路の出力の論理和を得る論理和ゲー
   トによって入力コントロール手段を構成し、前記各単位
   ブロックの双安定回路の出力を各レジスタの選択信号と
   し、前記論理和ゲートの出力を前記各レジスタへの書き
   込みイネイブル信号としてなる特許請求の範囲第１項記
   載のマイクロプロセッサ。