JP2511856B2 - マイクロプロセツサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、自己リセ
ット機能を有するマイクロプロセッサを提供するもので
ある。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる
方面で多用されており、その構成としては、順次実行さ
れる命令群からなるプログラムを格納するプログラム格
納手段と、ディジタルデータの読み書きが可能なデータ
格納手段と、ディジタルデータの演算を実行する演算手
段と、前記データ格納手段の入出力端子と前記演算手段
の入出力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記データ格納
手段と前記演算手段の動作をコントロールするコントロ
ール手段と、命令の実行タイミング信号を発生するタイ
ミングジェネレータと、前記タイミングジェネレータの
出力に基づいて前記プログラム格納手段に格納された特
定の命令を選択する命令選択手段を備えていることに特
徴づけられる。また、その代表的な構成が特公昭58−33
584号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式
のマイクロプロセッサはあらかじめ定められた順序にし
たがってデータの処理を実行していくために、電源投入
時や電源の瞬断時の直後には内部をリセットしてやる必
要がある。すなわち、マイクロプロセッサに実行させる
プログラムは必ず先頭から実行されるものとして組み立
てられているので、先頭以外の不特定のアドレスから実
行が開始された場合には、プログラムの暴走やシステム
ダウンを引き起こす。

したがって、一般のマイクロプロセッサには、例え
ば、特公昭57−23885号公報に示されるような静電容量
を利用したリセットパルス発生回路を付加するかあるい
はマイクロプロセッサを構成する集積回路に内蔵する必
要があった。しかしながら、リセットパルス発生回路を
外部に付加する場合には部品点数の増加を招くし、内蔵
する場合には電源の瞬断時に安定は動作を期待できない
などの問題があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプ
ロセッサは、そのカウント出力が他目的にも利用される
フリーランカウンタの出力信号とプログラマブルカウン
タからの出力信号とを周波数比較し、後者の出力信号周
波数が前者の出力信号周波数よりも低くなったときに前
記プログラマブルカウンタの初期化信号を出力する周波
数比較器を備えている。

作用 本発明では前記した構成によって、システムに異常が
発生したときに自己リセットが行われるマイクロプロセ
ッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッ
サの構成図を示したものであり、順次実行される命令群
からなるプログラムが格納されるプログラマブルロジッ
クアレイ（図中においてPLAなる略記号で示されてい
る。以下、PLAと略記する。）100と、ディジタルデータ
の読み書きを行うランダムアクセスメモリ（図中におい
てRAMなる略記号で示されている。以下、RAMと略記す
る。）200およびレジスタファイル250と、ディジタルデ
ータの算術および論理演算を実行する第１の演算器（一
般にはALUなる略記号で示される。）300および第２の演
算器350と、前記RAM200および前記レジスタファイル250
の共通の入出力端子と前記演算器300,350の入出力端子
を接続するデータバス400と、前記PLA100から送出され
る命令に基づいて前記RAM200,レジスタファイル250と前
記演算器300,350の動作をコントロールするコントロー
ルバス450と、外部クロック入力端子10に供給されるク
ロック信号をもとに命令の実行タイミング信号を発生す
るタイミングジェネレータ（図中においてTGなる略記号
で示されている。）500と、前記タイミングジェネレー
タ500の出力に基づいて前記PLA100の特定のアドレスに
格納された命令選択する第１のプログラマブルカウンタ
（図中においてPC1なる略記号で示されている。）600
と、前記第１のプログラマブルカウンタ600による命令
の選択に続いて前記タイミングジェネレータ500の出力
に基づいて前記PLA100の特定の命令を選択する第２のプ
ログラマブルカウンタ（図中においてPC2なる略記号で
示されている。）650と、前記第２のプログラマブルカ
ウンタ650によって選択されて実行されるプログラムの
開始位置が前記第１のプログラマブルカウンタ600によ
って選択された命令によって格納されるウインドウ700
を備えている。また、前記タイミングジェネレータ500
の出力信号がクロック信号として供給される16ビットの
カウンタ800と、前記カウンタ800のカウント値を前記デ
ータバス400に送出するためのスイッチ回路900と、前記
カウンタ800の特定のビット出力信号と前記第１のプロ
グラマブルカウンタ600の特定のカウント値を示す出力
信号（例えば、〔000・・00〕をデコードする出力信
号。）の周波数比較を行ってプログラムが無限ループに
突入したときなどに前記第１のプログラマブルカウンタ
600と前記第２のプログラマブルカウンタ650をリセット
する周波数比較器1000を備えている。さらに、前記タイ
ミングジェネレータ500の出力信号をクロック信号と
し、外部信号入力端子20に印加される信号のエッジが到
来したときもしくはプログラムによってスタートさせら
れたときに動作するタイマー1100と、前記タイマー1100
の出力信号によってマスターラッチ部のデータがスレイ
ブラッチ部に転送されるマスタースレイブ形式の出力ポ
ート1200と、前記データバス400に送出されるデータを
取り込んでアナログ電圧に変換するＤ−Ａコンバータ13
00と、前記コントロールバス450に送出される指令にし
たがって前記データバス400に特定のデータを送出する
読みだし専用メモリ（図中においてROMなる略記号で示
されている。以下、ROMと略記する。）1400と、前記RAM
200および前記レジスタファイル250のアドレスを選択す
る（前記RAM200および前記レジスタファイル250はたが
いに異なるアドレス上に配置されている。）アドレスデ
コーダ1500ならびに前記ROM1400のアドレスを選択する
アドレスデコーダ1600を備えている。なお、入力コント
ローラ1700は、外部信号入力端子30,40,50,60,70,80に
印加される入力信号のエッジが到来したときに、その時
点のカウンタ800のカウント値をレジスタファイル250の
中の特定のレジスタに転送させる。（同時に複数の入力
信号のエッジが到来したときには、複数のレジスタが選
択される。）とともに、図示されてはいない入力信号受
け付けプラグをセットする機能を有している。このよう
な目的に使用するために、カウンタ800は他からセット
・リセットされないフリーランカウンタとなっている。

以上のように構成されたマイクロプロセッサについ
て、第１図に示した構成図と、第２図に示した主要部の
タイミングチヤートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子10に
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ500を介してカウンタ800
およびタイマー1100,入力コントローラ1700に供給され
るクロック信号波形を示したものであり、第２図C,Dは
それぞれタイミングジェネレータ500を介して第1,第２
のプログラマブルカウンタ600,650に供給されるクロッ
ク信号波形を示したものである。また、第２図ＥはPLA1
00からコントロールバス450に送出される命令の実行サ
イクルを表している。さらには、第２図Ｆはデータバス
400に送出されるデータの切り換えサイクルを表してい
る。

つまり、第１のプログラマブルカウンタ600によってP
LA100の特定の命令が選択されて、第２図ＥのＭ記号を
付したタイミングにおいてコントロールバス450にその
命令が送出された後に、第２のプログラマブルカウンタ
650によって選択された命令が、第２図Ｅの記号を付し
たタイミングにおいてコントロールバス450に送出され
ることになる。第２図Ｆに示されたデータバス400の切
り換え期間が第２図Ｅに示されたコントロールバス450
のそれに比べて半分になっているのは、第２図Ｂの信号
波形がアクティブレベルにある期間を入力コントローラ
1700によるカウンタ800のカウント値のレジスタファイ
ル250への転送に割り当てているためである。なお、第
1,第２のプログラマブルカウンタはそれぞれ第２図C,D
の矢印を付したエッジにおいてカウント値を更新させら
れるが、第２図Ｅにおいて、実際に命令がコントロール
バス450に送出されるタイミングが半周期遅らされてい
るのは、PLA100での遅延マージンを考慮したためであ
る。

このように、第１図に示したマイクロプロセッサで
は、PLA100に対して第１のプログラマブルカウンタ600
と第２のプログラマブルカウンタ650が時分割で交互に
アドレッシングを行うことになるが、両者が独立して別
個の処理を実行するのではなく、第３図に図式化したデ
ータ処理のフローを示したように、第１のプログラマブ
ルカウンタ600による命令群m1〜m6の実行に伴って発生
する事後処理s2〜s6を第２のプログラマブルカウンタ65
0によって実行される処理において引き受ける形をとっ
ている。このために、ウインドウ700には第２のプログ
ラマブルカウンタ650による処理の開始位置が格納され
る。

さて、第１図に示したマイクロプロセッサでは、PLA1
00のアドレッシングのために２種類のプログラマブルカ
ウンタが用意されているが、一般に多用される単独のア
ドレッシング手段によるマイクロプロセッサにおいて
も、データの処理は第３図の内側のループのように巡回
するのが常である。ところが、電源投入時などにおい
て、システムが正常にスタートしなかったときには、プ
ログラムが本来意図したループを巡回せずに局部的な永
久ループを形成したり、巡回時間が異常に長い別のルー
プを形成する。したがって、第１図のマイクロプロセッ
サと第３図に示した処理ループを例にとるならば、処理
フーが第３図のａ点を通過する周期を計測することによ
って、マイクロプロセッサが正常な処理ループを実行し
ているか否かを判別できる。具体的には第１図に示した
ように、プログラムの実行とは無関係の一定周期の出力
信号を発生するカウンタ800と、前記カウンタ800の出力
信号と、第１のプログラマブルカウンタ600がPLA100の
特定のアドレスを選択したときに得られる信号、すなわ
ち第１のプログラマブルカウンタ600の特定のカウント
値のデコード信号とを周波数比較器1000によって比較し
て、デコード信号の周波数が異常に低ければ第１のプロ
グラマブルカウンタ600をリセットしてプログラムを正
規の開始アドレスからスタートさせるようにすればよ
い。

なお、第４図と第５図はそれぞれ第１図の周波数比較
器1000の具体的な論理回路図とその主要部のタイミング
チャートを示したものである。第４図の信号線路1001に
は第５図Ａに示すようなタイミングジェネレータ500か
らの出力信号が供給され、信号線路1002には第５図Ｂに
示すようなカウンタ800の特定の出力ビットからの出力
信号が供給されるので、NANDゲート1003の出力信号波形
は第５図Ｃに示す如くなり、これによってNANDゲート10
04,1005,1006の出力信号波形はそれぞれ第５図D,E,Fに
示す如く変化する。一方、信号線路1007には第１のプロ
グラマブルカウンタ600のカウント値〔00・・・000〕に
なったときにアクティブレベルとなる信号が供給される
が、マイクロプロセッサが正規の処理ループを巡回して
いて、信号線路1007に供給される信号が第５図Ｇの破線
で示したように第５図Ｃの信号波形のリーディングエッ
ジから次のリーディングエッジが到来するまでの間に一
度以上アクティブレベルになればNANDゲート1004,1005
がリセットされるので、NANDゲートからの出力信号がア
クティブレベルに移行することはない。ところが、第１
のプログラマブルカウンタ600のカウント値が期待され
た時間内に〔00・・・00〕とならなかった場合には、第
５図Ｆの実線で示したように、NANDゲート1006の出力信
号がアクティブレベルに移行してシステムリセットが行
われる。

なおここでは、プログラマブルカウンタ600の特定の
カウント値をデコードして第４図の周波数比較器の信号
線路1007に供給するものとして説明したが、信号線路10
02側と同様に、信号線路1007側の入力信号に対してもエ
ッジトリガ機能が働くように周波数比較器を構成すれ
ば、必ずしも特定のカウント値をデコードする必要はな
く、プログラマブルカウンタ600の特定のビット出力を
供給するように構成すればよい。

発明の効果 以上の説明から明らかなように、本発明のマイクロプ
ロセッサは、順次実行される命令群からなるプログラム
を格納するプログラム格納手段（実施例においてはPLA1
00）と、ディジタルデータの読み書きが可能なデータ格
納手段（RAM200）と、ディジタルデータの演算を実行す
る演算手段（演算器300,350）と、前記データ格納手段
の入出力端子と前記演算手段の入出力端子を接続するデ
ータバス400と、前記プログラム格納手段から送出され
る命令に基づいて前記データ格納手段と前記演算手段の
動作をコントロールするコントロール手段（コントロー
ルバス450）と、命令の実行タイミング信号を発生する
タイミングジェネレータ500と、前記タイミングジェネ
レータの出力に基づいて前記プログラム格納手段に格納
された命令を選択するためのアドレス信号を発生するプ
ログラマブルカウンタ600と、そのカウント出力が他目
的にも利用されるフリーランカウンタ800と、第１の入
力線路1002に前記フリーランカウンタの出力信号が供給
されるとともに第２の入力線路1007に前記プログラマブ
ルカウンタからの出力信号が供給されて両者を周波数比
較し、前記第２の入力端子に供給される信号の周波数が
前記第１の入力端子に供給される信号の周波数よりも低
くなったときに前記プログラマブルカウンタに初期化信
号を出力する周波数比較器1000を備えたことを特徴とす
るもので、きわめて簡単な付加回路によって、電源の投
入時や瞬断時などにおいてプログラムの暴走やシステム
ダウンが発生したときにも自己リセットを行うことがで
き、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のマイクロプロセッサでのデータ処
理フローの模式図、第４図は周波数比較器の一例を示す
論理回路図、第５図は第４図の回路の主要部のタイミン
グチャートである。 100……PLA、200……RAM、300……演算器、350……演算
器、400……データバス、450……コントロールバス、50
0……タイミングジェネレータ、600……第１のプログラ
マブルカウンタ、800……カウンタ、1000……周波数比
較器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 豊 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 堺 俊彦 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭52−96835（ＪＰ，Ａ) 特開 昭58−4463（ＪＰ，Ａ) 特開 昭56−157504（ＪＰ，Ａ) 特開 昭59−214957（ＪＰ，Ａ) 特公 昭44−27355（ＪＰ，Ｂ１)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、ディジタルデータの
   読み書きが可能なデータ格納手段と、ディジタルデータ
   の演算を実行する演算手段と、前記データ格納手段の入
   出力端子と前記演算手段の入出力端子を接続するデータ
   バスと、前記プログラム格納手段から送出される命令に
   基づいて前記データ格納手段と前記演算手段の動作をコ
   ントロールするコントロール手段と、命令の実行タイミ
   ング信号を発生するタイミングジェネレータと、前記タ
   イミングジェネレータの出力に基づいて前記プログラム
   格納手段に格納された命令を選択するためのアドレス信
   号を発生するプログラマブルカウンタと、そのカウント
   出力が他目的にも利用されるフリーランカウンタと、第
   １の入力線路に前記フリーランカウンタの出力信号が供
   給されるとともに第２の入力線路に前記プログラマブル
   カウンタからの出力信号が供給されて両者を周波数比較
   し、前記第２の入力端子に供給される信号の周波数が前
   記第１の入力端子に供給される信号の周波数よりも低く
   なったときに前記プログラマブルカウンタに初期化信号
   を出力する周波数比較器を備えてなるマイクロプロセッ
   サ。