JPH0584545B2 - - Google Patents

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JPH0584545B2
JPH0584545B2 JP60209159A JP20915985A JPH0584545B2 JP H0584545 B2 JPH0584545 B2 JP H0584545B2 JP 60209159 A JP60209159 A JP 60209159A JP 20915985 A JP20915985 A JP 20915985A JP H0584545 B2 JPH0584545 B2 JP H0584545B2
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JP60209159A
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Hiroshi Mizuguchi
Tadashi Kunihira
Yutaka Oota
Toshihiko Sakai
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセツサの構成に関
し、特に、データ処理効率の高いマイクロプロセ
ツサを提供するものである。
従来の技術 近年、ノイマン方式のマイクロプロセツサはあ
らゆる方面で多用されており、その構成として
は、順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作コントロールす
るコントロール手段と、命令の実行タイミング信
号を発生するタイミングジエネレータと、前記タ
イミングジエネレータの出力に基づいて前記プロ
グラム格納手段に格納された特定の命令を選択す
る命令選択手段を備えていることに特徴づけられ
る。また、その代表的な構成が特公昭58−33584
号公報(以下、文献1と略記する。)に示されて
いる。
発明が解決しようとする問題点 ところで、前記文献1に示されるようなノイマ
ン方式のマイクロプロセツサはあらかじめ定めら
れた順序にしたがつてデータの処理を実行してい
くために、プログラムが膨大になるにつれて非同
期で入力される外部データの取り込みやそれに基
づくデータの処理のサイクルが長くなるという問
題を有している。このような問題に対して、従来
は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロ
セツサが用いられてきた。しかしながら、割り込
み手段を用いる方法では、割り込みチヤンネル数
が増加するほどフロセツサ自身が割り込みサービ
スルーチンを開始するための手続き処理に多くの
時間を費やすことになり、データの処理効率が悪
化する。また、データフローマシンでは、一般
に、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。
問題点を解決するための手段 前記した問題点を解決するために本発明のマイ
クロプロセツサは、プログラム格納手段に格納さ
れた特定の命令を選択する命令選択手段による命
令の実行とは無関係に基準クロツク信号をカウン
トするカウンタと、複数の外部信号入力端子と、
前記外部信号入力端子に対応して設けられ、その
出力がデータバスに供給される複数のレジスタ
と、前記外部信号入力端子に印加される信号のエ
ツジが到来したときに前記命令選択手段による命
令の実行とは無関係に前記カウンタのカウント値
を前記レジスタに転送する入力コントロール手段
を備えている。
作 用 本発明では前記した構成によつて、データ処理
効率の高いマイクロプロセツサを得ることができ
る。
実施例 以下、本発明の実施例について図面を参照しな
がら説明する。
第1図は本発明の一実施例におけるマイクロプ
ロセツサの構成図を示したものであり、順次実行
される命令群からなるプログラムが格納されるプ
ログラマブルロジツクアレイ(図中において
PLAなる略記号で示されている。以下、PLAと
略記する。)100と、デイジタルデータの読み
書きを行うランダムアクセスメモリ(図中におい
てRAMなる略記号で示されている。以下、
RAMと略記する。)200およびレジスタフア
イル250と、デイジタルデータの算術および論
理演算を実行する第1の演算器(一般にはALU
なる略記号で示される。)300および第2の演
算器350と、前記RAM200および前記レジ
スタフアイル250の共通の入出力端子と前記演
算器300,350の入出力端子を接続するデー
タバス400と、前記PLA100から送出され
る命令に基づいて前記RAM200、レジスタフ
アイル250と前記演算器300,350の動作
をコントロールするコントロールバス450と、
外部クツロク入力端子10に供給されるクロツク
信号をもとに命令の実行タイミング信号を発生す
るタイミングジエネレータ(図中においてTGな
る略記号で示されている。)500と、前記タイ
ミングジエネレータ500の出力に基づいて前記
PLA100に格納された特定の命令を選択する
第1のプログラマブルカウンタ(図中において
PC1なる略記号で示されている。)600と、前
記第1のプログラマブルカウンタ600による命
令の選択に続いて前記タイミングジエネレータ5
00の出力に基づいて前記PLA100の特定の
命令を選択する第2のプログラマブルカウンタ
(図中においてPC2なる略記号で示されている。)
650と、前記第2のプログラマブルカウンタ6
50によつて選択されて実行されるプログラムの
開始位置が前記第1のプログラマブルカウンタ6
00によつて選択された命令によつて格納される
ウインドウ700を備えている。また、前記タイ
ミングジエネレータ500の出力信号がクロツク
信号として供給される16ビツトのカウンタ800
と、前記カウンタ800のカウント値を前記デー
タバス400に送出するためのスイツチ回路90
0と、前記カウンタ800の特定のビツト出力信
号と前記第1のプログラマブルカウンタ600の
特定のカウント値を示す出力信号(例えば、
〔000・00〕をデコードする出力信号。)の周波数
比較を行つて、プログラムが無限ループに突入し
たときなどに前記第1のプログラマブルカウンタ
600と前記第2のプログラマブルカウンタ65
0をリセツトする周波数比較器1000を備えて
いる。さらに、前記タイミングジエネレータ50
0の出力信号をクロツク信号とし、外部信号入力
端子20に印加される信号のエツジが到来したと
きもしくはプログラムによつてスタートさせられ
たときに動作するタイマー1100と、前記タイ
マー1100の出力信号によつてマスターラツチ
部のデータがスレイブラツチ部に転送されるマス
タースレイブ形式の出力ポート1200と、前記
データバス400に送出されるデータを取り込ん
でアナログ電圧に変換するD−Aコンバータ13
00と、前記コントロールバス450に送出され
る指令にしたがつて前記データバス400に特定
のデータを送出する読みだし専用メモリ(図中に
おいてROMなる略記号で示されている。以下、
ROMと略記する。)1400と、前記RAM20
0および前記レジスタフアイル250のアドレス
を選択する(前記RAM200および前記レジス
タフアイル250はたがいに異なるアドレス上に
配置されている。)アドレスデコーダ1500な
らびに前記ROM1400のアドレスを選択する
アドレスデコーダ1600を備えている。なお、
入力コントローラ1700は、外部信号入力端子
30,40,50,60,70,80に印加され
る入力信号エツジが到来したときに、その時点の
カウンタ800のカウント値をレジスタフアイル
250の中の特定のレジスタに転送させる(同時
に複数の入力信号のエツジが到来したときには、
複数のレジスタが選択される。)とともに、図示
されてはいない入力信号受け付けフラグをセツト
する機能を有している。
以上のように構成されたマイクロプロセツサに
ついて、第1図に示した構成図と、第2図に示し
た主要部のタイミングチヤートによりその動作を
説明する。
まず、第2図Aは第1図の外部クロツク入力端
子10に供給されるクロツク信号波形を示したも
のであり、第2図Bはタイミングジエネレータ5
00を介してカウンタ800およびタイマー11
00、入力コントローラ1700に供給されるク
ロツク信号波形を示したものであり、第2図C,
Dはそれぞれタイミングジエネレータ500を介
して第1、第2のプログラマブルカウンタ60
0,650に供給されるクロツク信号波形を示し
たものである。また、第2図EはPLA100か
らコントロールバス450に送出される命令の実
行サイクルを表している。さらには、第2図Fは
データバス400に送出されるデータの切り換え
サイクルを表している。
つまり、第1のプログラマブルカウンタ600
によつてPLA100の特定の命令が選択されて、
第2図EのM記号を付したタイミングにおいてコ
ントロールバス450にその命令が送出された後
に、第2のプログラマブルカウンタ650によつ
て選択された命令が、第2図EのS記号を付した
タイミングにおいてコントロールバス450に送
出されることになる。第2図Fに示されたデータ
バス400の切り換え期間が第2図Eに示された
コントロールバス450のそれに比べて半分にな
つているのは、第2図Bの信号波形がアクテイブ
レベルにある期間を入力コントローラ1700に
よるカウンタ800のカウント値のレジスタフア
イル250への転送に割り当てているためであ
る。なお、第1、第2のプログラマブルカウンタ
はそれぞれ第2図C,Dの矢印を付したエツジに
おいてカウント値を更新させられるが、第2図E
において、実際に命令がコントロールバス450
に送出されるタイミングが半周期遅らされている
のは、PLA100での遅延マージンを考慮した
ためである。
このように、第1図に示したマイクロプロセツ
サでは、PLA100に対して第1のプログラマ
ブルカウンタ600と第2のプログラマブルカウ
ンタ650が時分割で交互にアドレツシングを行
うことになるが、両者が独立して別個の処理を実
行するのではなく、第1のプログラマブルカウン
タ600による命令群の実行に伴つて発生する事
後処理を第2のプログラマブルカウンタ650に
よつて実行される処理において引き受ける形をと
つている。このために、ウインドウ700には第
2のプログラマブルカウンタ650による処理の
開始位置が格納される。
さて、第3図は第1図の入力コントローラ17
00の具体的な構成例を示した論理回路図であ
り、外部信号入力端子30に印加される信号エツ
ジが到来したときにセツト状態となる待機回路1
711と、前記待機回路1711の出力状態をク
ロツク信号入力端子1770に供給されるタイミ
ングジエネレータ500の出力信号によつて読み
込む双方安定回路1712によつて単位ブロツク
1710が構成され、また、外部信号入力端子4
0,50,60,70,80に対応して同様に単
位ブロツク1720,1730,1740,17
50,1760が構成されている。前記単位ブロ
ツク1710,1720,1730,1740,
1750,1760の出力はそれぞれ入力フラグ
1713,1723,1733,1743,17
53,1763のセツト側入力端子に供給される
とともに、レジスタフアイル250の中の対応す
るレジスタの選択端子1714,1724,17
34,1744,1754,1764に供給さ
れ、さらにORゲート1771の異なる入力端子
に供給されている。前記ORゲート1771の出
力は双安定回路1772セツト側の入力端子に供
給され、前記双安定回路1772の出力はスイツ
チ回路900からレジスタフアイル250へのデ
ータ転送イネイブル信号として第1のイネイブル
信号出力端子1775に供給されるとともに、
ANDゲート1773一方の入力端子にも供給さ
れている。前記ANDゲート1773の他方の入
力端子には別のクロツク信号入力端子1780と
インバータ1774を介してタイミングジエネレ
ータ500の出力信号が供給され、前記ANDゲ
ート1773の出力は各レジスタへの書き込み指
令信号として第2のイネイブル信号出力端子17
76に供給されている。また、前記入力フラグ1
713,1723,1733,1743,175
3,1763の出力はフラグ出力端子1715,
1725,1735,1745,1755,17
65に供給され、それぞれのリセツト側入力端子
はフラグリセツト端子1716,1726,17
36,1746,1756,1766に接続され
ている。
第3図の実施例においては、外部信号入力端子
に印加される信号のエツジが到来したときにセツ
ト状態となる待機回路1711と、前記待機回路
1711の出力状態をタイミングジエネレータの
出力信号のリーデイングエツジにおいて読み込む
双安定回路1712によつて構成された単位ブロ
ツク1710とこの単位ブロツクと同一構成の複
数の単位ブロツク1720〜1760と、各単位
ブロツクを構成する双安定回路の出力の論理和を
得る論理和ゲート(ORゲート1771)によつ
て入力コントローラ1700を構成し、前記各単
位ブロツク1710〜1760の双安定回路の出
力を各レジスタの選択信号とし、前記論理和ゲー
ト1771の出力に基づいて得られる双安定回路
1772の出力を前記各レジスタへの書き込みイ
ネイブル信号としている。
第4図は入力コントローラ1700の動作を説
明するためのタイミングチヤートであり、第4図
A,Bはそれぞれクロツク信号入力端子177
0,1780に供給されるタイミングジエネレー
タ500の出力信号を示したもので、第2図A,
Bと同じ信号である。また、単位ブロツク171
0を例にとつて説明すると、第4図Cは外部信号
入力端子30に印加される信号波形を、第4図D
は待機回路1711の出力信号波形を、第4図E
は双安定回路1712の出力信号波形を、第4図
Fは入力フラグ1713の出力信号波形と、第4
図Gは双安定回路1772の出力信号波形を、第
4図HはANDゲート1773出力信号波形をそ
れぞれ示したものである。
第4図CおよびD,Eに示したように、第3図
の外部信号入力端子30に印加される信号のリー
デイングエツジが到来すると、第4図Bの信号波
形のレベルが‘0'に移行した時点で待機回路17
11の出力レベルが‘0'に移行し、続いて、双安
定回路1712の出力レベルが‘1'に移行する。
さらに、第4図BおよびFに示したように、クロ
ツク信号のリーデイングエツジが到来すると入力
フラグ1713の出力レベルが‘1'に移行する。
入力フラグ1713の出力レベルが‘1'に移行し
た後にクロツク信号のトレイリングエツジが到来
すると、待機回路1711と双安定回路1712
がリセツトされる。その結果、待機回路1711
の出力レベルは‘0'に戻る。一方、ORゲート1
771の出力レベルは、各単位ブロツクを構成す
る双安定回路の出力レベルが、‘1'に移行したと
きに同じように変化するが、双安定回路1772
はORゲート1771の出力レベルをクロツク信
号のリーデイングエツジにおいて読み込み、クロ
ツク信号のレベルが‘0'になつたときにはリセツ
トされるので、その出力信号は第4図Gのように
なる。また、ANDゲート1773の入力端子に
は第4図Aの信号と第4図Gの信号が供給される
ので、その出力信号は第4図Hのようになる。
第4図からもわかるように、ORゲート177
1の出力信号は第1図のスイツチ回路900から
データバス400へのデータ送出イネイブル信号
を作り出すために使用され、選択端子1714〜
1764に送出される信号はレジスタフアイル2
50の中の特定のレジスタの選択信号として使用
される。また、ANDゲート1773の出力信号
は選択されたレジスタへのデータの書き込み指令
信号として使用される。
すなわち、外部信号入力端子30〜80に印加
される信号のリーデイングエツジが到来すると、
入力コントローラ1700はスイツチ回路900
にカウンタ800のその時点のカウント値をデー
タバス400へ送出させてレジスタフアイル25
0の中の対応するレジスタを選択し、続いて、レ
ジスタにデータの書き込み指令信号を送出する。
したがつて、従来の割り込みを用いる方法に比
べて効率よく、即座に、外来信号の到来タイミン
グをプロセツサ内部に取り込むことができる。
発明の効果 本発明のマイクロプロセツサは以上の説明から
も明らかなように、順次実行される命令群からな
るプログラムを格納するプログラム格納手段
(PLA100)と、デイジタルデータの読み書き
が可能なデータ格納手段(RAM200)と、デ
イジタルデータの演算を実行する演算手段(演算
器300,350)と、前記データ格納手段の入
出力端子と前記演算手段の入出力端子を接続する
データバス400と、前記プログラム格納手段か
ら送出される命令に基づいて前記データ格納手段
と前記演算手段の動作をコントロールするコント
ロール手段(コントロールバス450)と、タイ
ミングジエネレータ800の出力に基づいて前記
プログラム格納手段に格納された特定の命令を選
択する命令選択手段(第1のプログラマブルカウ
ンタ600あるいは第2のプログラマブルカウン
タ650)と、前記命令選択手段による命令の実
行とは無関係に基準クロツク信号をカウントする
カウンタ800と、複数の外部信号入力端子30
〜80と、前記外部信号入力端子に対応して設け
られ、その出力がデータバス400に供給される
複数のレジスタ(レジスタフアイル250)と、
前記外部信号入力端子に印加される信号のエツジ
が到来したときに前記命令選択手段による命令の
実行とは無関係に前記カウンタのカウント値を前
記レジスタに転送する入力コントロール手段(入
力コントローラ1700)を備えたことを特徴と
するもので、データの処理効率の高いマイクロプ
ロセツサを得ることができ、大なる効果を奏す
る。
【図面の簡単な説明】
第1図は本発明の一実施例におけるマイクロプ
ロセツサの構成図、第2図は第1図の主要部のタ
イミングチヤート、第3図は第1図の入力コント
ローラ1700の具体的な論理回路図、第4図は
第3図の回路の動作を説明するためのタイミング
チヤートである。 100……PLA、200……RAM、250…
…レジスタフアイル、300……演算器、350
……演算器、400……データバス、450……
コントロールバス、500……タイミングジエネ
レータ、600……第1のプログラマブルカウン
タ、650……第2のプログラマブルカウンタ、
1700……入力コントローラ。

Claims (1)

  1. 【特許請求の範囲】 1 順次実行される命令群からなるブログラムを
    格納するプログラム格納手段と、デイジタルデー
    タの読み書きが可能なデータ格納手段と、デイジ
    タルデータの演算を実行する演算手段と、前記デ
    ータ格納手段の入出力端子と前記演算手段の入出
    力端子を接続するデータバスと、前記プログラム
    格納手段から送出される命令に基づいて前記デー
    タ格納手段と前記演算手段の動作をコントロール
    するコントロール手段と、命令の実行タイミング
    信号を発生するタイミングジエネレータと、前記
    タイミングジエネレータの出力に基づいて前記プ
    ログラム格納手段に格納された特定の命令を選択
    する命令選択手段と、前記命令選択手段による命
    令の実行とは無関係に基準クロツク信号をカウン
    トするカウンタと、複数の外部信号入力端子と、
    前記外部信号入力端子に対応して設けられ、その
    出力が前記データバスに供給される複数のレジス
    タと、前記外部信号入力端子に印加される信号の
    エツジが到来したときに前記命令選択手段による
    命令の実行とは無関係に前記カウンタのカウント
    値を前記レジスタに転送する入力コントロール手
    段を備えてなるマイクロプロセツサ。 2 外部信号入力端子に印加される信号のエツジ
    が到来したときにセツト状態となる待機回路と、
    前記待機回路の出力状態をタイミングジエネレー
    タの出力信号のリーデイングエツジにおいて読み
    込む双安定回路によつて構成された複数の単位ブ
    ロツクと、各単位ブロツクを構成する前記双安定
    回路の出力の論理和を得る論理和ゲートによつて
    入力コントロール手段を構成し、前記各単位ブロ
    ツクの双安定回路の出力を各レジスタの選択信号
    とし、前記論理和ゲートの出力を前記各レジスタ
    への書き込みイネイブル信号としてなる特許請求
    の範囲第1項記載のマイクロプロセツサ。
JP60209159A 1985-09-20 1985-09-20 マイクロプロセツサ Granted JPS6269350A (ja)

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JP60209159A JPS6269350A (ja) 1985-09-20 1985-09-20 マイクロプロセツサ

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JPS6269350A JPS6269350A (ja) 1987-03-30
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JP2778066B2 (ja) * 1988-12-05 1998-07-23 松下電器産業株式会社 キャプチャ機構を有するマイクロプロセッサ

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