JPH0797366B2 - キャプチャ機構を有するマイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、プロ
セッサの命令の実行サイクルとは非同期で到来する外部
入力信号に対する処理能力の高いキャプチャ機構を有す
るマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを格納
するメモリ手段（データメモリまたはRAMと呼ばれ
る。）と、データの演算を実行する演算手段（ALUと呼
ばれる。）と、逐次実行すべき命令を格納し、その命令
に基づいて前記メモリ手段と前記演算手段の動作をコン
トロールする命令実行手段（一般にはプログラムメモリ
とアドレスカウンタならびにインストラクションデコー
ダにより構成される。）を備えていることに特徴づけら
れる。また、その代表的な構成が特公昭58-33584号公報
（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にい
たがってデータの処理を実行していくために、非同期で
入力される外部信号のエッジタイミングの取り込みが遅
くなるという問題を有している。これを解決するため
に、従来は割り込み手段が多用されてきたが、この方法
はオーバーヘッド（割り込み処理ルーチンを開始するま
での手続きに伴うロス）や、外部信号のソースが多い場
合の多重処理の難しさが問題になる。このような問題に
対して、出願人は先に、特願昭第60-209159号あるいは
特願第61-210960号において、インプットキャプチャ機
構の具体的な構成方法を提案した。これは、基準クロッ
クをカウントするタイムベースカウンタと、外部信号の
エッジが到来したときに前記タイムベースカウンタの出
力をキャプチャレジスタに転送するキャプチャコントロ
ーラを備えたものであり、ソフトウャアに負担をかける
ことなく、外部信号の到来タイミングを正確に測定でき
る。

ところで、割り込み処理機構やキャプチャ機構はもとも
と要求駆動型の処理機構であり、いずれも外部信号のリ
ーディングエッジ（前縁）が到来して初めて処理が開始
される。したがって、何らかのアクシデントによってリ
ーディングエッジが到来しなくなった場合には、はなは
だ不都合な事態が発生する。例えば、マイクロプロセッ
サを用いてモータの回転速度をコントロールする場合、
一般的には、モータの回転検出信号のリーディングエッ
ジの間隔を計測することによってモータの回転速度の変
化を監視しているが、モータが故障して始めから回転し
ない場合には、リーディングエッジが永久に到来せず、
時限タイマーなどを併用しないかぎり、モータが回転し
ていないことすら検知できない。この種の問題は、モー
タが正常であっても、モータが定速回転するようにコン
トロールする系統と、モータに起動・停止の命令を与え
る系統が異なっている場合にも発生する。例えば、家庭
用のVTRには磁気テープを定速走行させるためのキャプ
スタンモータが搭載されているが、このモータが一定の
回転速度で回転するようにコントロールするのはサーボ
コントローラであり、これに対してシステムコントロー
ラと呼ばれるマイクロプロセッサがモータの起動・停止
の指令信号をモータドライバに送出する。このため、シ
ステムコントローラからモータドライバに起動指令信号
が送出されるときに、サーボコントローラがモータドラ
イバに対してモータを回転させるのに必要な出力電圧を
供給していなければ、キャプスタンモータは起動せず、
回転検出信号のリーディングエッジも到来しない。

問題点を解決するための手段 前記した問題点を解決するために本発明のキャプチャ機
構を有するマイクロプロセッサは、基準クロックをカウ
ントするタイムベースカウンタと、、外部信号の到来時
に前記タイムベースカウンタの出力を取り込み、命令実
行手段からの命令によってその結果をデータバスに送出
するキャプチャ回路と、命令実行手段からの特定の命令
によって任意の時点の前記タイムベースカウンタの出力
を前記データバスに送出するスイッチ手段を備えてい
る。

作用 本発明では前記した構成によって、プロセッサの命令の
実行サイクルとは非同期の外部入力信号のリーディング
エッジの到来時刻を正確に検出できるとともに、リーデ
ィングエッジが到来すべき時刻に到来したか否かの判断
をも共通の検出機構を用いて容易に行なえる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図を示したものであり、データを格納す
るレジスタ100およびランダムアクセスメモリ（以下、R
AMと略記する。）200と、データの算術および論理演算
を実行する演算器（以下、ALUと略器する。）300と、逐
次実行すべき命令を格納し、その命令に基づいてコント
ロールバス450を介して前記レジスタ100および前記RAM2
00と前記ALU300の動作をコントロールする命令実行回路
400と、クロック端子10に印加される基準クロックをカ
ウントするタイムベースカウンタ500と、カウンタバス5
50を介して前記タイムベースカウンタ500の出力が供給
され、その出力データがデータバス350に送出されるキ
ャプチャレジスタブロック700と、外部信号入力端子20,
30,40,50,60,70に印加され、それぞれ異なった発生源を
持つ６種類の外部信号のエッジが到来したときに前記タ
イムベースカウンタ500の出力を前記キャプチャレジス
タブロック700に転送するキャプチャコントローラ800
と、前記コントロールバス450からの指令によって前記
タイムベースカウンタ500の出力を前記データバス350に
送出するスイッチ回路600を備えている。また、前記ク
ロック端子10に印加れれる基準クロックはタイミングジ
ェネレータ900を介して前記命令実行回路400に供給さ
れ、前記データバス350には前記レジスタ100,前記RAM20
0,前記ALU300,前記スイッチ回路600,前記キャプチャレ
ジスタブロック700のほかに、読みだし専用のメモリ
（以下、ROMと略記する。）1000,I/Oポート1100,A−Ｄ
変換器1200,D−Ａ変換器1300が接続され、さらに、前記
ROM200および前記ROM1000はそれぞれアドレスデコーダ2
50,1050を有している。

なお、前記キャプチャコントローラ800と前記キャプチ
ャレジスタブロック700は、外部信号のエッジが到来し
てときに前記タイムベースカウンタ500から出力を取り
込み、前記命令実行回路400からの特定の命令によって
その結果を前記ALU300もしくは前記レジスタ100あるい
は前記RAM200に送出するキャプチャ回路を構成してい
る。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図（Ａ）〜（Ｆ）に示し
た主要部のタイミングチャートによりその動作を説明す
る。

まず、第２図（Ａ）は第１図のクロック端子10に印加さ
れるクロック信号波形を示したものであり、第２図
（Ｂ），（Ｃ），（Ｄ），（Ｅ）はそれぞれタイミング
ジェネレータ900によって発生される４相のタイミング
信号を示したもので、これらの信号に同期させて命令実
行回路400の命令格納部からの命令の読みだしや、RAM20
0を始めとする各ブロックからのデータの読みだし、さ
らには、ALU300での演算の実行と演算結果の各ブロック
への転送などが行われる。また、第２図（Ｆ）は命令実
行回路400によって実行される命令（１サイクル命令）
のサイクルを示したものである。

一方、外部信号入力端子20,30,40,50,60,70に、第２図
（Ｆ）の命令実行サイクルとは非同期の外部信号が入力
されたとき、キャプチャコントローラ800はキャプチャ
レジスタブロック700に対してその時点のタイムベース
カウンタ500のカウント値（出力）を格納する指令信号
を送出する。

第３図は第１図のキャプチャコントローラ800の具体的
な構成例を示した論理回路図であり、外部信号入力端子
20〜70には同一構成のコントロールユニット810〜860が
接続されており、前記コントロールユニット810〜860は
それぞれ共通の基準クロック入力端子801とキャプチャ
レジスタブロック700へのデータ転送クロック入力端子8
02を有し、さらに、リセット端子811〜861と、フラグ出
力端子812〜862と、データ転送端子813〜863をそれぞれ
有している。第４図（Ａ）〜（Ｉ）は第３図に示したキ
ャプチャコントローラ800を構成するコントロールユニ
ット810の動作を説明するためのタイミングチャートで
あり、第４図（Ａ）は第１図のクロック端子10に印加さ
れるクロック信号波形であり、第４図（Ｂ）は第４図
（Ａ）の信号波形を分周した信号波形で、この信号が基
準クロックとして第３図の基準クロック入力端子801に
供給される。また、第４図（Ｃ）はマスタースレイブ形
成のフリップフロップを単位ステージとする同期カウン
タによって構成されるタイムベースカウンタ500のクロ
ック信号波形を示したもであり、その矢印を付したリー
ディングエッジにおいて各単位ステージのフリップフロ
ップのマスター部の出力が変化し、トレイリングエッジ
（後縁）においてスレイブ部の出力が変化する。第４図
（Ｄ）は第４図（Ａ）および（Ｂ）の信号波形から作り
だされるデータ転送用のクロック信号波形を示したもの
で、第３図のデータ転送クロック入力端子802に供給さ
れる。

さて、第３図の外部信号入力端子20に第４図（Ｅ）に示
した信号波形が印加されると、そのリーディングエッジ
が到来した後、基準クロック入力端子801のレベルが
‘1'に移行した時点においてNANDゲート814の出力レベ
ルが第４図（Ｆ）に示す如く‘1'に移行し、さらに、前
記基準クロック入力端子801のレベルが‘0'に移行した
時点においてNANDゲート815の出力レベルが第４図
（Ｇ）に示す如く‘1'に移行し、続いて、前記基準クロ
ック入力端子801のレベルが再び‘1'に移行すると、NAN
Dゲート816の出力レベルが第４図（Ｈ）に示す如く‘1'
に移行する。前記NANDゲート814,815,816はいずれも対
になる別のNANDゲートと双安定回路を構成しているの
で、出力レベルが‘1'に移行すると別のNANDゲート側に
リセット信号が印加されるまではその状態を保持する
が、前記NANDゲート816の出力レベルが‘1'に移行した
時点で、対になるNANDゲート817の出力レベルが‘0'に
移行し、ANDゲート818の出力レベルも‘0'に移行するの
で、前記NANDゲート814,815の出力レベルは‘0'に戻
る。

このようにして、外部信号入力端子20に外部信号のリー
ティングエッジが到来すると、第３図のデータ転送端子
813にはANDゲート819を介して第４図（Ｉ）に示すよう
な信号波形が送出され、この信号によって第１図のタイ
ムベースカウンタ500からキャプチャレジスタブロック7
00への出力の転送が行われる。なお、前記NANDゲート81
6の出力信号はフラグ出力端子812に送出されて、前記タ
イムベースカウンタ500の出力の転送が行われたことを
示すキャプチャフラグ信号として利用される。命令実行
回路400に格納するプログラムの中では、このキャプチ
ャフラグ信号を確認し、キャプチャレジスタブロック70
0からデータの読みだしを行なった後にリセット端子811
にリセット信号を印加するようににプログラムされる。
なお、キャプチャレジスタブロック700からデータの読
みだしは、命令実行回路400によってキャプチャレジス
タブロック700の特定のレジスタ（RAM200やROM1000の特
定のアドレスの指定と同様に、命令によってアドレス指
定される。）のデータ読みだし命令が実行されると、コ
ントロールバス450を介してそのレジスタの出力側を一
命令サイクル実行期間だけ閉状態にせしめる制御信号が
印加される。

さて、第１図のスイッチ回路600に対しては命令実行回
路400に格納するプログラムの中から命令サイクルに同
期した任意の時点において開閉操作ができるように構成
されている。すなわち、命令実行回路400によってタイ
ムベースカウンタ500のカウントデータの読みだし命令
が実行されると、コントロールバス450を介してスイッ
チ回路600を一命令サイクル実行期間だけ閉状態にせし
める制御信号が印加される。このため、キャプチャレジ
スタブロック700からキャプチャフラグ信号が得られな
くとも、いいかえれば、外部信号が到来しなくとも、適
当なインターバルでタイムベースカウンタ500のカウン
ト値を読みだすことによって、必要とされるタイミング
までに外部信号の到来の有無を判断することは容易にで
きる。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサは
以上の説明からも明らかなように、基準クロックをカウ
ントするタイムベースカウンタ500と、データを格納す
るメモリ手段（実施例においてはレジスタ100またはRAM
200によって構成さている。）と、データの演算を実行
する演算手段（実施例ではALU300によって構成されてい
る。）と、前記メモリ手段と前記演算手段を連結するデ
ータバス350と、逐次実行すべき命令を格納し、その命
令に基づいて前記メモリ手段と前記演算手段の動作をコ
ントロールする命令実行手段（実施例では命令実行回路
400によって構成されている。）と、外部信号の到来時
に前記タイムベースカウンタの出力を取り込み、前記命
令実行手段からの特定の命令によってその結果を前記デ
ータバスに送出するキャプチャ回路（実施例ではキャプ
チャコントローラ800とキャプチャレジスタブロック700
によって構成されている。）と、前記命令実行手段から
の特定の命令によって任意の時点の前記タイムベースカ
ウンタの出力を前記データバスに送出するスイッチ手段
（スイッチ回路600）を備えているので、プロセッサの
命令の実行サイクルとは非同期の外部入力信号のリーデ
ィングエッジの到来時刻を正確に検出できるとともに、
リーディングエッジが到来すべき時刻に到来したか否か
の判断をも共通の検出機構であるタイムベースカウンタ
を用いて容易に行なえ、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はキャプチャコントローラの具体的
な論理回路図、第４図は第３図の回路の動作を説明する
ためにタイミングチャートである。 100……レジスタ、200……RAM、300……ALU、350……デ
ータバス、400……命令実行回路、500……タイムベース
カウンタ、600……スイッチ回路、700……キャプチャレ
ジスタブロック、800……キャプチャコントローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭62−69350（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準クロックをカウントするタイムベース
   カウンタと、データを格納するメモリ手段と、データの
   演算を実行する演算手段と、前記メモリ手段と前記演算
   手段を連結するデータバスと、逐次実行すべき命令を格
   納し、その命令に基づいて前記メモリ手段と前記演算手
   段の動作をコントロールする命令実行手段と、外部信号
   の到来時に前記タイムベースカウンタの出力を取り込
   み、前記命令実行手段からの特定の命令によってその結
   果を前記データバスに送出するキャプチャ回路と、前記
   命令実行手段からの特定の命令によって任意の時点の前
   記タイムベースカウンタの出力を前記データバスに送出
   するスイッチ手段とを具備してなるキャプチャ機構を有
   するマイクロプロセッサ。