JPH0772890B2 - キヤプチヤ機構を有するマイクロプロセツサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、プロセッサ
の命令実行サイクルとは非同期で到来する外部入力信号
のタイミング検出精度が高いキャプチャ機構を有するマ
イクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを一時
的に格納するメモリ手段（一般にはRAMと呼ばれる。）
と、データの演算を実行する演算手段（一般にALUと呼
ばれる。）と、逐次実行すべき命令を格納し、その命令
に基づいて前記メモリ手段と前記演算手段の動作をコン
トロールする命令実行手段（一般にはプログラムメモリ
とアドレスカウンタならびにインストラクションデコー
ダにより構成される。）を備えていることに特徴づけら
れる。また、その代表的な構成が特公昭58−33584号公
報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にし
たがってデータの処理を実行していくために、非同期で
入力される外部信号のエッジタイミングの取り込みが遅
くなるという問題を有している。このような問題に対し
て、従来は割り込みという手段を用いたり、インプット
キャプチャレジスタ機構が用いられてきた。しかしなが
ら、割り込み手段を用いる方法は、オーバーヘッド（割
り込み処理ルーチンを開始するまでの手続きに伴うロ
ス）が問題になり、インプットキャプチャレジスタ機構
についてはこのオーバヘッドの問題が解消されるもの
の、両者ともその動作が命令の実行サイクルを管轄する
タイミングジェネレータの支配下にあるので、命令の実
行サイクルよりも高い分解能でエッジタイミングを取り
込むことはできなかった。

ところで、汎用のマイクロプロセッサにとっては過酷と
もいえるこのような要求はマイクロプロセッサを精密機
械のコントローラとして用いる際にしばしば発生し、例
えば、ビデオテープレコーダに用いられているシリンダ
モータ（ヘッドドラムモータとも呼ばれる。）の回転制
御をマイクロプロセッサによって行わそうとすると、高
画質を維持するために数百ナノセカンド以内の精度で回
転検出信号を取り込む必要があり、特殊な超高速のマイ
クロプロセッサを使用する必要があった。

問題点を解決するための手段 前記した問題点を解決するために、本発明のチャプチャ
機構を有するマイクロプロセッサは、基準クロック信号
が連続して供給されてそれをカウントするタイムベース
カウンタと、入力側に前記タイムベースカウンタのLSB
を含むカウントデータが供給され、出力側がデータバス
に接続されるチャプチャレジスタと、外部信号のエッジ
が到来したときに前記タイムベースカウンタのカウント
データを前記チャプチャレジスタに転送させ、命令実行
手段から読み出し命令によって前記キャプチャレジスタ
に格納されたデータを前記データバスに送出させるキャ
プチャコントローラを備えている。

作用 本発明では前記した構成によって、プロセッサの命令の
実行サイクルとは非同期で到来する外部入力信号のタイ
ミング検出度の高いマイクロプロセッサを得ることがで
きる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、データを一時的に格納す
るためのレジスタ100およびランダムアクセスメモリ
（図中ではRAMなる略記号で示されている。以下、RAMと
略記する。）200と、ディジタルデータの算術および論
理演算を実行する16ビットの演算器（一般にはALUなる
略記号で示される。）300と、逐次実行すべき命令を格
納し、その命令に基づいてコントロールバス450を介し
て前記レジスタ100およびRAM200と前記ALU300の動作を
コントロールする命令実行回路（図中においてPLAなる
略記号で示されている。）400と、クロック端子10に印
加される基準クロック信号をカウントする17ビットのタ
イムベースカウンタ500と、カウンタバス550を介して前
記タイムベースカウンタ500のカウントデータが供給さ
れ、その出力データが前記レジスタ100、前記RAM200、
前記ALU300に接続されるデータバス600に送出されるキ
ャプチャレジスタブロック700と、外部信号入力端子20,
30,40,50,60,70に印加され、それぞれ異なった発生源を
持つ６種類のキャプチャ信号のエッジが到来したときに
前記タイムベースカウンタ500のカウントデータを前記
キャプチャレジスタブロック700に転送するキャプチャ
コントローラ800を備えている。また、前記クロック端
子10に印加される基準クロック信号はタイミングジェネ
レータ（図中においてTGなる略記号で示されている。）
900を介して前記命令実行回路400に供給され、前記デー
タバス600に読みだし専用のメモリ（ROM）1000,I/Oポー
ト1100,A−Ｄ変換器1200,D−Ａ変換器1300が接続され、
さらに、前記RAM200および前記ROM1000はそれぞれアド
レスデコーダ250,1050を有している。

なお、前記キャプチャコントローラ800と前記キャプチ
ャレジスタブロック700は、キャプチャ信号のエッジが
到来したときに前記タイムベースカウンタ500から最小
分解能精度が命令の実行サイクルよりも高いカウントデ
ータを取り込み、前記命令実行回路400からの特定の命
令によってその結果を前記ALU300もしくは前記レジスタ
100あるいは前記RAM200に送出するキャプチャ機構を構
成している。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。

まず、第２図Ａは第１図のクロック端子10に印加される
クロック信号波形を示したものであり、第２図B,C,D,E
はそれぞれタイミングジェネレータ900によって発生さ
れる４相のタイミング信号を示したもので、これらの信
号に同期させて命令実行回路400の命令格納部からの命
令を読みだしや、RAM200を始めとする各ブロックからの
データの読みだし、さらには、ALU300での演算の実行と
演算結果の各ブロックへの転送などが行われる。また、
第２図Ｆは命令実行回路400によって実行される命令
（１サイクル命令）のサイクルを示したものである。

つぎに、第３図は第１図のキャプチャコントローラ800
の具体的な構成例を示した論理回路図であり、外部信号
入力端子20,30,40,50,60,70には同一構成のコントロー
ルユニット810,820,830,840,850,860が接続されてお
り、前記コントロールユニット810〜860はそれぞれ共通
のキャプチャクロック入力端子801とキャプチャレジス
タブロック700へのデータ転送クロック入力端子802を有
し、さらに、個別のリセット端子811〜861と、個別のフ
ラグ出力端子812〜862と、個別のデータ転送端子813〜8
63を有している。第４図は第３図に示したキャプチャコ
ントローラ800を構成するコントロールユニット810の動
作を説明するためのタイミングチャートであり、第４図
Ａは第１図のクロック端子10に印加されるクロック信号
波形であり、第４図Ｂは第４図Ａの信号波形を分周した
信号波形でありこの信号がキャプチャクロック信号とし
て第３図のキャプチャクロック入力端子801に供給され
る。また、第４図Ｃはマスタースレイブ形式のフリップ
フロップを単位ステージとする同期カウンタによって構
成されるタイムベースカウンタ500のカウントクロック
信号波形が示したものであり、その矢印を付したリーデ
ィングエッジ（前縁）において各単位ステージのフリッ
プフロップのマスター部の出力が変化し、トレイリング
エッジ（後縁）においてスレイブ部の出力が変化する。
第４図は第４図ＡおよびＢの信号波形から作りだされる
データ転送用のクロック信号波形を示したもので、第３
図のデータ転送クロック入力端子802に供給される。

さて、第３図の外部信号入力端子20に第４図Ｅに示した
信号波形が印加されると、そのリーディッグエッジが到
来した後、キャプチャクロック入力端子801のレベルが
‘1'に移行した時点においてNANDゲート814の出力レベ
ルが第４図Ｆに示す如く‘1'に移行し、さらに、前記キ
ャプチャクロック入力端子801のレベルが‘0'に移行し
た時点においてNANDゲート815の出力レベルが第４図Ｇ
に示す如く‘1'に移行し、続いて、前記キャプチャクロ
ック入力端子801のレベルが再び‘1'に移行するとNAND
ゲート816の出力レベルが第４図Ｈに示す如く‘1'に移
行する。前記NANDゲート814,815,816はいずれも対にな
る別のNANDゲートと双安定回路を構成しているので、出
力レベルが‘1'に移行すると別のNANDゲート側にリセッ
ト信号が印加されるまではその状態を保持するが、前記
NANDゲート816の出力レベルが‘1'に移行した時点で、
対になるNANDゲート817の出力レベルが‘0'に移行し、A
NDゲート818の出力レベルも‘0'に移行するので、前記N
ANDゲート814,815の出力レベルは‘0'に戻る。

このようにして、外部信号入力端子20に外部信号のリー
ディングエッジが到来すると、第３図のデータ転送端子
813にはANDゲート819を介して第４図Ｉに示すような信
号波形が送出され、この信号によって第１図のタイムベ
ースカウンタ500からキャプチャレジスタブロック700へ
のカウントデータの転送が行われる。なお前記NANDゲー
ト816の出力信号はフラグ出力端子812に送出されて、前
記タイムベースカウンタ500のカウントデータの転送が
行われたことを示すキャプチャフラグ信号として利用さ
れ、リセット端子811にはこのキャプチャフラグがセッ
トされていることをソフトウェア（プログラム）によっ
て確認された後にリセット信号が印加される。

つぎに、第５図はキャプチャレジスタブロック700の具
体例を示した構成図である。キャプチャレジスタ710,72
0,730,740はそれぞれ、16個のメモリセルによって構成
され、各キャプチャレジスタの16個のメモリセルのデー
タ入力端子はそれぞれ、第１図のタイムベースカウンタ
500のカウントデータが供給されるD1端子〜D16端子に接
続され、データ出力端子はそれぞれD0端子〜D15端子に
接続されている。一方、キャプチャレジスタ750,760
は、これらを構成する16個のメモリセルのデータ入力端
子がともに、それぞれD0端子〜D15端子に接続されてい
る。また、D0端子〜D15端子はそれぞれ、データ出力用
のO0端子〜O15端子にも接続されている。なお、各キャ
プチャレジスタ710〜760は、それぞれ読み込み端子とセ
レクト端子の２種類のコントロール信号入力端子を有
し、読み込み端子711〜761にはそれぞれ第３図に示した
キャプチャコントローラ800からデータ転送信号が印加
され、セレクト端子712〜762には各キャプチャレジスタ
の出力側をアクティブ状態にしてO0端子〜O15端子を介
して第１図のデータバス600に各キャプチャレジスタの
データを読みだすためのセレクト信号が印加される。

第５図において、キャプチャレジスタ750,760にはD0端
子〜D15端子に現われるカウントデータが供給され、キ
ャプチャレジスタ710〜740には１ビット分だけシフトさ
れたカウントデータ、すなわち、D1端子〜D16端子に現
われるカウントデータが供給されているが、これはつぎ
のような理由による。まず、キャプチャレジスタ750,76
0については外部信号のエッジの取り込みタイミングの
分解能を高くするためにタイムベースカウンタ500のLSB
（最下位ビット）とキャプチャレジスタのLSBを一致さ
せ、キャプチャレジスタ710〜740については前記キャプ
チャレジスタ750,760と同じビット数で２倍のインター
バルまで一度に処理できるようにデータの入力端子を１
ビット分だけ左シフトさせている。

このようなキャプチャレジスタ710〜740の入力データに
対するビットシフト構成により、例えば、基準値クロッ
ク信号の周波数を２メガヘルツに選定したとき、同じ16
ビットの語長を有するデータでありながら、キャプチャ
レジスタ750,760からは500ナノセカンドの分解能を有す
るカウントデータが得られ、一方、キャプチャレジスタ
710〜740からは30ヘルツ程度の周波数を有する外部信号
の到来周期である33ミリセカンド以上の長さを有するカ
ウンドデータが得られる。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサ
は、以上の説明からも明らかなように、データバス600
を介して供給されるデータを格納するとともに前記デー
タバスにデータを送出するメモリ手段（RAM200）と、前
記データバスを介して供給されるデータの演算を実行し
て演算結果を前記データバスに送出する演算手段（ALU3
00）と、あらかじめ格納された命令に基づいて前記メモ
リ手段によるデータの格納と読み出し、前記演算手段に
よる演算を実行させる命令実行手段（命令実行回路40
0）と、基準クロック信号から前記命令実行手段での命
令実行サイクルを生成するタイミングジェネレータ900
と、前記基準クロック信号が連続して供給されてそれを
カウントするタイムベースカウンタ500と、入力側に前
記タイムベースカウンタのLSBを含むカウントデータが
供給され、出力側が前記データバスに接続されるキャプ
チャレジスタ700と、外部信号のエッジが到来したとき
に前記タイムベースカウンタのカウントデータを前記キ
ャプチャレジスタに転送させ、前記命令実行手段からの
読み出し命令によって前記キャプチャレジスタに格納さ
れたデータを前記データバスに送出させるキャプチャコ
ントローラ800を備えたことを特徴とするもので、タイ
ムベースカウンタ500のクロック周波数を命令実行回路4
00による命令実行サイクルに制約されることなしに高く
設定することができるので、プロセッサの命令の実行サ
イクルとは非同期で到来する外部入力信号のタイミング
検出精度の高いマイクロプロセッサが得られ、大なる効
果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のキャプチャコントローラ800の具
体的な論理回路図、第４図は第３図の回路の動作を説明
するためのタイミングチャート、第５図はキャプチャレ
ジスタブロック700の構成図である。 100……レジスタ、200……RAM、300……ALU、400……命
令実行回路、500……タイムベースカウンタ、700……キ
ャプチャレジスタブロック、800……キャプチャコント
ローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データバスを介して供給されるデータを格
   納するとともに前記データバスにデータ送出するメモリ
   手段と、前記データバスを介して供給されるデータの演
   算を実行して演算結果を前記データバスに送出する演算
   手段と、あらかじめ格納された命令に基づいて前記メモ
   リ手段によるデータの格納と読み出し、前記演算手段に
   よる演算を実行させる命令実行手段と、基準クロック信
   号から前記命令実行手段での命令実行サイクルを生成す
   るタイミングジェネレータと、前記基準クロック信号が
   連続して供給されてそれをカウントするタイムベースカ
   ウンタと、入力側に前記タイムベースカウンタのLSBを
   含むカウントデータが供給され、出力側が前記データバ
   スに接続されるキャプチャレジスタと、外部信号のエッ
   ジが到来したときに前記タイムベースカウンタのカウン
   トデータを前記キャプチャレジスタに転送させ、前記命
   令実行手段から読み出し命令によって前記キャプチャレ
   ジスタに格納されたデータを前記データバスに送出させ
   るキャプチャコントローラを備えてなるキャプチャ機構
   を有するマイクロプロセッサ。