JPH0544689B2

JPH0544689B2 -

Info

Publication number: JPH0544689B2
Application number: JP670786A
Authority: JP
Inventors: Hiroshi Mizuguchi; Yutaka Oota; Toshihiko Sakai; Takahiro Ochi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-01-16
Filing date: 1986-01-16
Publication date: 1993-07-07
Also published as: JPS62164138A

Description

【発明の詳細な説明】産業上の利用分野本発明は新規なマイクロプロセツサの構成に関
し、特に、データ処理効率の高いマイクロプロセ
ツサを提供するものである。

従来の技術近年、ノイマン方式のマイクロプロセツサはあ
らゆる方面で多用されており、その構成として
は、順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作をコントロール
するコントロール手段と、命令の実行タイミング
信号を発生するタイミングジエネレータと、前記
タイミングジエネレータの出力に基づいて前記プ
ログラム格納手段に格納された特定の命令を選択
する命令選択手段を備えていることに特徴づけら
れる。また、その代表的な構成が特公昭58−
33584号公報（以下、文献１と略記する。）に示さ
れている。

発明が解決しようとする問題点ところで、前記文献１に示されるようなノイマ
ン方式のマイクロプロセツサはあらかじめ定めら
れた順序にしたがつてデータの処理を実行してい
くために、プログラムが膨大になるにつれて非同
期で入力される外部データの取り込みやそれに基
づくデータの処理のサイクルが長くなるという問
題を有している。このような問題に対して、従来
は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロ
セツサが用いられてきた。しかしながら、割り込
み手段を用いる方法では、割り込みチヤンネル数
が増加するほどプロセツサ自身が割り込みサービ
スルーチンを開始するための手続き処理に多くの
時間を費やすことになり、データの処理効率が悪
化する。また、データフローマシンでは、一般
に、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。

問題点を解決するための手段前記した問題点を解決するために本発明のマイ
クロプロセツサは、命令の実行タイミング信号を
発生するタイミングジエネレータの出力に基づい
てプログラム格納手段に格納された特定の命令を
選択する第１の命令選択手段と、前記第１の命令
選択手段による命令の選択に続いて前記タイミン
グジエネレータの出力に基づいて前記プログラム
格納手段の命令を逐次選択して第１の処理ループ
を形成する第１の命令選択手段と、前記第１の命
令選択手段によつて選択された命令によつて指定
された開始位置から格納された命令を選択して前
記第１の処理ループに対してコンカレントな関係
にある第２の処理ループを形成する第２の命令選
択手段と、前記第１の処理ループのプログラムの
実行に伴つて次々と指定される前記開始位置を格
納するアドレス格納手段と、前記第１の命令選択
手段から特定のアドレス選択信号が出力されたと
きに前記アドレス格納手段の空きエリアの有無を
チエツクし、空きエリアが無ければ前記第１の命
令選択手段による次の命令の選択を停止させる監
視手段を備えている。

作用本発明では前記した構成によつて、データ処理
効率の高いマイクロプロセツサを得ることができ
る。

実施例以下、本発明の実施例について図面を参照しな
がら説明する。

第１図Ａは本発明の一実施例におけるマイクロ
プロセツサの構成図を示したものであり、順次実
行される命令群からなるプログラムが格納される
プログラマブルロジツクアレイ（図中において
PLAなる略記号で示されている。以下、PLAと
略記する。）１００と、デイジタルデータの読み
書きを行うランダムアクセスメモリ（図中におい
てRAMなる略記号で示されている。以下、
RAMと略記する。）２００およびレジスタフア
イル２５０と、デイジタルデータの算術および論
理演算を実行する第１の演算器（一般にはALU
なる略記号で示される。）３００および第２の演
算器３５０と、前記RAM２００および前記レジ
スタフアイル２５０の共通の入出力端子と前記演
算器３００，３５０の入出力端子を接続するデー
タバス４００と、前記PLA１００から送出され
る命令に基づいて前記RAM２００、レジスタフ
アイル２５０と前記演算器３００，３５０の動作
をコントロールするコントロールバス４５０と、
外部クロツク入力端子１０に供給されるクロツク
信号をもとに命令の実行タイミング信号を発生す
るタイミングジエネレータ（図中においてTGな
る略記号で示されている。）５００と、前記タイ
ミングジエネレータ５００の出力に基づいて前記
PLA１００に格納された特定の命令を選択する
第１のプログラマブルカウンタ（図中において
PC１なる略記号で示されている。）６００と、前
記第１のプログラマブルカウンタ６００による命
令の選択に続いて前記タイミングジエネレータ５
００の出力に基づいて前記PLA１００の特定の
命令を選択する第２のプログラマブルカウンタ
（図中においてPC２なる略記号で示されている。）
６５０と、前記第２のプログラマブルカウンタ６
５０によつて選択されて実行されるプログラムの
開始位置が前記第１のプログラマブルカウンタ６
００によつて選択された命令によつて格納される
ウインドウ７００と前記第１のプログラマブルカ
ウンタ６００から特定のアドレス選択信号が出力
されたときに前記ウインドウ７００の空きエリア
の有無をチエツクし、空きエリアが無ければ第１
の命令選択手段による次の命令の選択を停止させ
る監視ブロツク７８０を備えている。また、前記
タイミングジエネレータ５００の出力信号がクロ
ツク信号として供給される16ビツトのカウンタ８
００と、前記カウンタ８００のカウント値を前記
データバス４００に送出するためのスイツチ回路
９００と、前記カウンタ８００の特定のビツト出
力信号と前記第１のプログラマブルカウンタ６０
０の特定のカウント値を示す出力信号（例えば、
［000……00］をデコードする出力信号。）の周波
数比較を行つて、プログラムが無限ループに突入
したときなどに前記第１のプログラマブルカウン
タ６００と前記第２のプログラマブルカウンタ６
５０をリセツトする周波数比較器１０００を備え
ている。さらに、前記タイミングジエネレータ５
００の出力信号をクロツク信号とし、外部信号入
力端子２０に印加される信号のエツジが到来した
ときもしくはプログラムによつてスタートさせら
れたときに動作するタイマー１１００と、前記タ
イマー１１００の出力信号によつてマスターラツ
チ部のデータがスレイブラツチ部に転送されるマ
スタースレイブ形式の出力ポート１２００と、前
記データバス４００に送出されるデータを取り込
んでアナログ電圧に変換するＤ−Ａコンバータ１
３００と、前記コントロールバス４５０に送出さ
れる指令にしたがつて前記データバス４００に特
定のデータを送出する読みだし専用メモリ（図中
においてROMなる略記号で示されている。以
下、ROMと略記する。）１４００と、前記RAM
２００および前記レジスタフアイル２５０のアド
レスを選択する（前記RAM２００および前記レ
ジスタフアイル２５０はたがいに異なるアドレス
上に配置されている。）アドレスデコーダ１５０
０ならびに前記ROM１４００のアドレスを選択
するアドレスデコーダ１６００を備えている。な
お、入力コントローラ１７００は、外部信号入力
端子３０，４０，５０，６０，７０，８０に印加
される入力信号のエツジが到来したときに、その
時点のカウンタ８００のカウント値をレジスタフ
アイル２５０の中の特定のレジスタに転送させる
（同時に複数の入力信号のエツジが到来したとき
には、複数のレジスタが選択される。）とともに、
図示されてはいない入力信号受け付けフラグをセ
ツトする機能を有している。

つぎに、第１図Ｂは、PLA１００と第１のプ
ログラマブルカウンタ６００および第２のプログ
ラマブルカウンタ６５０ならびにウインドウ７０
０の接続関係を示したブロツク構成図で、PLA
１００は第１のプログラマブルカウンタ６００と
第２のプログラマブルカウンタ６５０によつて交
互にアドレツシングされ、前記PLA１００から
のコントロール信号とアドレス選択信号はローカ
ルバス１５０を介してウインドウ７００と前記第
１のプログラマブルカウンタ６００および前記第
２のプログラマブルカウンタ６５０に供給され
る。前記ウインドウ７００は第１および第２のア
ドレス格納エリア７１０，７２０（以後の説明で
はこれらを総称してアドレス格納ブロツクとい
う。）と、これらのいずれかを選択するポインタ
ー７３０と、アドレス格納ブロツクに空きエリア
がなくなつたときにそれ以上のアドレスの格納を
拒否するリジエクシヨンフラグ７４０を有してい
る。なお、前記ポインター７３０によつて選択さ
れたアドレス格納エリアからのアドレス情報はウ
インドウバス７５０を介して前記第２のプログラ
マブルカウンタ６５０に供給される。一方、第１
のプログラマブルカウンタ６００のカウント値と
リジエクシヨンフラグ７４０の出力状態をデコー
ドするNANDゲート７８１と前記NANDゲート
７８１の出力に応じて前記第１のプログラマブル
カウンタ６００へのクロツク信号（クロツク信号
入力端子７９０に印加される。）の供給をコント
ロールするANDゲート７８２によつて監視ブロ
ツク７８０が構成されている。

以上のように構成されたマイクロプロセツサに
ついて、第１図Ａ，Ｂに示した構成図と、第２図
に示した主要部のタイミングチヤートによりその
動作を説明する。

まず、第２図Ａは第１図Ａの外部クロツク入力
端子１０に供給されるクロツク信号波形を示した
ものであり、第２図Ｂはタイミングジエネレータ
５００を介してカウンタ８００およびタイマー１
１００、入力コントローラ１７００に供給される
クロツク信号波形を示したものであり、第２図
Ｃ，Ｄはそれぞれタイミングジエネレータ５００
を介して第１，第２のプログラマブルカウンタ６
００，６５０に供給されるクロツク信号波形を示
したものである。また、第２図ＥはPLA１００
からコントロールバス４５０に送出される命令の
実行サイクルを表している。さらには、第２図Ｆ
はデータバス４００に送出されるデータの切り換
えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００
によつてPLA１００の特定の命令が選択されて、
第２図ＥのＭ記号を付したタイミングにおいてコ
ントロールバス４５０にその命令が送出された後
に、第２のプログラマブルカウンタ６５０によつ
て選択された命令が、第２図ＥのＳ記号を付した
タイミングにおいてコントロールバス４５０に送
出されることになる。第２図Ｆに示されたデータ
バス４００の切り換え期間が第２図Ｅに示された
コントロールバス４５０のそれに比べて半分にな
つているのは、第２図Ｂの信号波形がアクテイブ
レベルにある期間を入力コントローラ１７００に
よるカウンタ８００のカウント値のレジスタフア
イル２５０への転送に割り当てているためであ
る。なお、第１，第２のプログラマブルカウンタ
はそれぞれ第２図Ｃ，Ｄの矢印を付したエツジに
おいてカウント値を更新させられるが、第２図Ｅ
において、実際に命令がコントロールバス４５０
に送出されるタイミングが半周期遅らされている
のは、PLA１００での遅延マージンを考慮した
ためである。

さて、第２図のタイミングチヤートは従来から
も実施されている２系統のコンカレントな処理ル
ープ、つまり、厳密な意味での並列処理ではない
が、データバスを共用するために時分割による異
なるプログラムの同時処理を示しているが、本発
明の特徴は、第２のプログラマブルカウンタ６５
０によつて選択されて実行されるプログラムの開
始位置、すなわち開始アドレスが第１のプログラ
マブルカウンタ６００によつて選択された命令に
よつて決定され、その開始アドレスが格納される
アドレス格納ブロツクと、アドレス格納ブロツク
への新たな予約アドレスの格納を許可するかある
いは拒否するかを決定するリジエクシヨンフラグ
７４０を設けた点にある。

本発明によるマイクロプロセツサにおけるデー
タ処理の概念を第３図に示したデータ処理フロー
に基づいて説明する。

第３図は、第１のプログラマブルカウンタ６０
０によつて選択されて実行される命令群と第２の
プログラマブルカウンタ６５０によつて選択され
て実行される命令群の連鎖関係を図式化したもの
であり、ｍ１，ｍ２，ｍ３，ｍ４，ｍ５，ｍ６は
それぞれ第１のプログラマブルカウンタ６００に
よつて実行される命令群であり、ｓ２，ｓ４，ｓ
５，ｓ６はそれぞれ第２のプログラマブルカウン
タ６５０によつて実行される命令群である。

さて、第１のプログラマブルカウンタ６００に
よるプログラムの実行が第３図のａ点からスター
トしたとすると、まず、命令群ｍ１が実行され、
処理は命令群ｍ２に移行するが、命令群ｍ２にお
いて、あたかも従来のサブルーチンコールのよう
な形で第２のプログラマブルカウンタ６５０によ
つて命令群ｓ２が起動される。ただ、従来のサブ
ルーチンコールと異なるのは、第１のプログラマ
ブルカウンタ６００は命令群ｍ２において命令群
ｓ２を起動させた後に命令群ｓ２における処理の
完了を待たずに残りの命令を実行し、続く命令群
ｍ３での処理に移行する点である。同様にして、
命令群ｍ４，ｍ５，ｍ６において命令群ｓ４，ｓ
５，ｓ６が呼び出されるが、これらの命令群にお
ける処理を待つことなく第１のプログラマブルカ
ウンタ６００による命令の実行は一巡してａ点に
戻る。

これによつて、比較的多くの処理時間を必要と
する処理を命令群ｓ２〜ｓ６からなる外側のルー
プに配置しておけば、命令群ｍ１〜ｍ６からなる
内側のループにおける処理は短い時間で一巡す
る。したがつて、外部信号のエツジが到来したか
否かのセンス処理などの即断性を要する処理を内
側のループで行えば、短い巡回サイクルで判断処
理が次々と実行できることになる。

ただ、このようなデータ処理フローでは必然的
に外側のループの処理に多くの時間を要すること
になるので、外側のループでのデータ処理速度が
内側でのそれに比べて十分に高くないと、全体と
してのデータの処理効率は低下する。例えば、外
側のループでのデータ処理速度が内側でのそれと
同等であれば、命令群ｓ２を実行している間に内
側のループでの処理が何回も繰り返されることに
なるが、内側のループにおいて命令群ｍ６の実行
が完了した直後に命令群ｓ２の実行が完了したと
すると、命令群ｍ１の実行が行われている間は外
側での処理は休止状態となつて処理効率が低下す
るだけでなく、命令群ｍ２において再び命令群ｓ
２が起動された場合には、命令群ｓ４，ｓ５，ｓ
６を一度も実行することなく命令群ｓ２を続けて
２回実行してしまうことになる。

第１図に示した本発明のマイクロプロセツサで
は第２のプログラマブルカウンタ６５０によつて
次に実行されるプログラムの開始位置をアドレス
格納ブロツクに格納しておくとともに、第１のプ
ログラマブルカウンタ６００から特定のアドレス
選択信号が出力されたときにウインドウ７００の
空きエリアの有無をチエツクし、空きエリアが無
ければ前記第１のプログラマブルカウンタ６００
による次の命令の選択を停止させる監視ブロツク
７８０を用意することによつて前記した問題を解
決している。

すなわち、PLA１００において無条件ジヤン
プ命令や条件ブランチ命令が選択されたときに
は、ローカルバス１５０を介して第１，第２のプ
ログラマブルカウンタ６００，６５０に直接アド
レス選択信号が送出されるが、第３図の内側の処
理ループを実行する第１のプログラマブルカウン
タ６００によつて外側の処理ループの命令群が起
動されたとき、ローカルバス１５０を介して
PLA１００から送出されるアドレス選択信号は
ウインドウ７００に導かれ、第２のプログラマブ
ルカウンタ６５０が動作中でなければ、そのまま
ウインドウ７００を通過して第２のプログラマブ
ルカウンタ６５０のプリセツトデータとなるが、
第２のプログラマブルカウンタ６５０が動作中の
場合には、ポインター７３０の指す側のアドレス
格納エリアにアドレス情報を格納したうえでポイ
ンター７３０の出力を反転させる。なお、このと
き、ポインター７３０の指した側のアドレス格納
エリアには既にアドレス情報が格納されている場
合にはリジエクシヨンフラグ７４０がセツトされ
て以後のアドレス選択信号の受付が拒否される。

また、リジエクシヨンフラグ７４０がセツトさ
れた状態で第１のプログラマブルカウンタ６００
が第３図の内側のループの特定の位置、例えばａ
点を選択したときにNANDゲート７８１の出力
レベルが‘0'に移行してANDゲート７８２を介
して前記第１のプログラマブルカウンタ６００へ
のクロツク信号の供給が停止する。

一方、第２のプログラマブルカウンタ６５０に
よつて実行されるプログラムの最後には終了命令
が置かれるが、PLA１００からこの終了命令が
送出されると、前記第２のプログラマブルカウン
タ６５０には第１，第２のアドレス格納エリア７
１０，７２０のうち古い方のアドレス情報（ポイ
ンター７３０とリジエクシヨンフラグ７４０の出
力状態から判別できる。）が転送され、そのデー
タが［00……000］でなければプリセツトされた
うえで、転送したアドレス情報を格納していたア
ドレス格納エリアがクリアされ、さらに、リジエ
クシヨンフラグ７４０はリセツトされる。

したがつて、この時点において監視ブロツク７
８０を構成するNANDゲート７８１の出力レベ
ルは‘1'に戻り、第３図の内側の処理ループの実
行が再開される。

このようにして、第３図の外側の処理ループに
おける各命令群の実行に多くの時間を要したとし
ても、第２のプログラマブルカウンタ６５０は内
側の処理ループから起動された順序にしたがつた
各命令群を次々と実行していくことができる。な
お、第１図Ｂに示した例ではウインドウ７００が
アドレス格納エリアを２ケ所しか有していないの
で、現在実行中の命令群も含めて３種類の命令群
のバツフアリング能力しかないが、多くの場合、
外側の処理ループに配置される命令群は、一度処
理が終われば続いて起動されることは少なく（第
３図のデータ処理フローそのものが、リアルタイ
ム性を要求される命令群を内側の処理ループに配
置することを示している。）、あまり支障はない。
また、バツフアリング能力を高めるために、ウイ
ンドウ７００のアドレス格納ブロツクのエリアを
増加させたり、第３図の外側の処理ループと同様
の第３，第４の処理ループを増設することも可能
である。

ところで、第１図Ａに示した構成図において、
演算器３００と演算器３５０の２個の演算器が用
意されているが、前記演算器３００は、第３図の
内側の処理ループにおいて主としてデータの加算
および減算を行い、前記演算器３５０は外側の処
理ループにおいて乗算を主体にした演算を行う。
内外の処理ループのためにそれぞれほぼ専用の演
算器を用意しているのは、加算器を用いた乗算な
どを実行するときに外側の処理ループで頻繁に加
算器を使用した場合にデータのシフト操作やキヤ
リーの処理が複雑となり、それに伴つてハードウ
エアの負担が重くなるのを回避するためである。

なお、実施例においては前記プログラム格納手
段として唯一のPLA１００を用い、前記第１，
第２の命令選択手段としてそれぞれ第１，第２の
プログラマブルカウンタ６００，６５０を用いて
いるが、前記第１の命令選択手段によつて命令が
選択される第１のプログラム格納手段と、前記第
２の命令選択手段によつて命令が選択される第２
のプログラム格納手段を用いてもよく、さらに、
命令選択手段は第１のプログラマブルカウンタ６
００による方法だけでなくアドレスラツチと加算
器の組み合わせなどによつても構成できる。

発明の効果本発明のマイクロプロセツサは以上の説明から
も明らかなように、データの処理効率の高いマイ
クロプロセツサを得ることができ、大なる効果を
奏する。

【図面の簡単な説明】

第１図Ａ，Ｂは本発明の一実施例におけるマイ
クロプロセツサの構成図、第２図は第１図の主要
部のタイミングチヤート、第３図は本発明による
マイクロプロセツサでのデータ処理フロー図であ
る。１００……PLA、２００……RAM、３００…
…演算器、３５０……演算器、４００……データ
バス、４５０……コントロールバス、５００……
タイミングジエネレータ、６００……第１のプロ
グラマブルカウンタ、６５０……第２のプログラ
マブルカウンタ、７１０……アドレス格納エリ
ア、７２０……アドレス格納エリア、７８０……
監視ブロツク。

Claims

【特許請求の範囲】

１順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作をコントロール
するコントロール手段と、命令の実行タイミング
信号を発生するタイミングジエネレータと、前記
タイミングジエネレータの出力に基づいて前記プ
ログラム格納手段に格納された命令を逐次選択し
て第１の処理ループを形成する第１の命令選択手
段と、前記第１の命令選択手段によつて選択され
た命令によつて指定された開始位置から格納され
た命令を選択して前記第１の処理ループに対して
コンカレントな関係にある第２の処理ループを形
成する第２の命令選択手段と、前記第１の処理ル
ープのプログラムの実行に伴つて次々と指定され
る前記開始位置を格納するアドレス格納手段と、
前記第１の命令選択手段から特定のアドレス選択
信号が出力されたときに前記アドレス格納手段の
空きエリアの有無をチエツクし、空きエリアが無
ければ前記第１の命令選択手段による次の命令の
選択を停止させる監視手段を備えてなるコンカレ
ントループを有するマイクロプロセツサ。