JPS62145434A - コンカレントル−プを有するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセッサの構成に関し、特に
、データ処理効率の高いマイクロプロセッサを提供する
ものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。

また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献ｌと略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
、従来は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロセッサ
が用いられてきた。しかしながら、割り込み手段を用い
る方法では、割り込みチャンネル数が増加するほどプロ
セッサ自身が割り込みサービスルーチンを開始するため
の手続き処理に多くの時間を費やすことになり、データ
の処理効率が悪化する。また、データフローマシンでは
、一般に、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプロ
セッサは、命令の実行タイミング信号を発生するタイミ
ングジェネレータの出力に基づいてプログラム格納手段
に格納された特定の命令を選択する第１の命令選択手段
と、前記第１の命令　　、選択手段による命令の選択に
続いて前記タイミングジェネレータの出力に基づいて前
記プログラム格納手段の命令を逐次選択して第１の処理
ループを形成する第１の命令選択手段と、前記第１の命
令選択手段によって選択された命令によって指定された
開始位置から格納された命令を選択して前記第１の処理
ループに対してコンカレントな関係にある第２の処理ル
ープを形成する第２の命令選択手段と、前記第１の処理
ループのプログラムの実行に伴って次々と指定される前
記開始位置を格納するアドレス格納手段と、前記アドレ
ス格納手段の空きエリアが未実行のプログラムの予約で
満たされたときに新たなプログラムの開始位置の格納を
拒否するりジェクションフラグを備えている。

作用 本発明では前記した構成によって、データ処理効率の高
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａは本発明の一実施例におけるマイクロプロセッ
サの構成図を示したものであり、順次実行される命令群
からなるプログラムが格納されるプログラマブルロジッ
クアレイ　（図中においてＰＬＡなる略記号で示されて
いる。以下、ＰＬＡと略記する。）１００と、ディジタ
ルデータの読み書きを行うランダムアクセスメモリ（図
中においてＲＡＭなる略記号で示されている。以下、Ｒ
ＡＭと略記する。）２００およびレジスタファイル２５
０と、ディジタルデータの算術および論理演算を実行す
る第１の演算器（一般にはＡＬＵなる略記号で示される
。）３００および第２の演算器３５０と、前記ＲＡＭ２
００および前記レジスタファイル２５０の共通の入出力
端子と前記演算器３００．　３５０の入出力端子を接続
するデータバス４００と、前記ＰＬＡ１００から送出さ
れる命令に基づいて前記ＲＡＭ２００、レジスタファイ
ル２５０と前記演算器３００゜３５０の動作ヲコントロ
ールするコントロールバス４５０と、外部クロック入力
端子１０に供給されるクロック信号をもとに命令の実行
タイミング信号を発生するタイミングジェネレータ（図
中においてＴＧなる略記号で示されている。）５００と
、前記タイミングジェネレータ５００の出力に基づいて
前記ＰＬＡ１００に格納された特定の命令を選択する第
１のプログラマブルカウンタ（図中においてＰＣＩなる
略記号で示されている。）６００と、前記第１のプログ
ラマブルカウンタ６００による命令の選択に続いて前記
タイミングジェネレータ５００の出力に基づいて前記Ｐ
ＬＡ１００の特定の命令を選択する第２のプログラマブ
ルカウンタ（図中においてＰＯ２なる略記号で示されて
いる。）６５０と、前記第２のプログラマブルカウンタ
６５０によって選択されて実行されるプログラムの開始
位置が前記第１のプログラマブルカウンタ６００によっ
て選択された命令によって格納されるウィンドウ７００
を備えている。また、前記タイミングジェネレータ５０
０の出力信号がクロック信号として供給される１６ビツ
トのカウンタ８００と、前記カウンタ８００のカウント
値を前記データバス４００に送出するためのスイッチ回
路９００と、前記カウンタ８００の特定のビット出力信
号と前記第１のプログラマブルカウンタ６００の特定の
カウント値を示す出力信号（例えば、［０００・・、０
０］をデコードする出力信号、）の周波数比較を行って
、プログラムが無限ループに突入したときなどに前記第
１のプログラマブルカウンタ６００と前記第２のプログ
ラマブルカウンタ６５０をリセットする周波数比較器１
０００を備えている。さらに、前記タイミングジェネレ
ータ５００の出力信号をクロック信号とし、外部信号入
力端子２０に印加される信号のエツジが到来したときも
しくはプログラムによってスタートさせられたときに動
作するタイマー１１００と、前記タイマー１１００の出
力信号によってマスターラッチ部のデータがスレイブラ
ッチ部に転送されるマスタースレイプ形式の出力ボート
１２００と、前記データバス４００に送出されるデータ
を取り込んでアナログ電圧に変換するＤ−Ａコンバータ
１３００と、前記コントロールバス４５０に送出される
指令にしたがって前記データバス４００に特定のデータ
を送出する読みだし専用メモリ（図中においてＲＯＭな
る略記号で示されている。以下、ＲＯＭと略記する。）
　１４００と、前記ＲＡＭ２００および前記レジスタフ
ァイル２５０のアドレスを選択する（前記ＲＡＭ２００
および前記レジスタファイル２５０はたがいに異なるア
ドレス上に配置されている。）アドレスデコーダ１５０
０ならびに前記ＲＯＭ１４００のアドレスを選択するア
ドレスデコーダ１６００を備えている。なお、入力コン
トローラ１７００は、外部信号入力端子３０．４０．５
０゜６０、７０．８０に印加される入力信号のエツジが
到来したときに、その時点のカウンタ８００のカウント
値をレジスタファイル２５０の中の特定のレジスタに転
送させる（同時に複数の入力信号のエツジが到来したと
きには、複数のレジスタが選択される。）とともに、図
示されてはいない入力信号受は付はフラグをセットする
機能を有している。

つぎに、第１図Ｂは、ＰＬＡｌｏｏと第１のプログラマ
ブルカウンタ６００および第２のプログラマブルカウン
タ６５０ならびにウィンドウ７００の接続関係を示した
ブロック構成図で、ＰＬＡｌｏｏは第１のプログラマブ
ルカウンタ６００と第２のプログラマブルカウンタ６５
０によって交互にアドレッシングされ、前記ＰＬＡ１０
０からのコントロール信号とアドレス選択信号はローカ
ルバス１５０を介してウィンドウ７００と前記第１のプ
ログラマブルカウンタ６００および前記第２のプログラ
マブルカウンタ６５０に供給される。前記ウィンドウ７
００は第１および第２のアドレス格納エリア７１０．７
２０（以後の説明ではこれらを総称してアドレス格納ブ
ロックという。）と、これらのいずれかを選択するポイ
ンター７３０と、アドレス格納ブロックに空きエリアが
なくなったときにそれ以上のアドレスの格納を拒否する
リジェクションフラグ７４０を有しいる。なお、前記ポ
インター７３０によって選択されたアドレス格納エリア
からのアドレス情報はウィンドウバス７５０を介して前
記第２のプログラマブルカウンタ６５０に供給される。

以上のように構成されたマイクロプロセッサについて、
第１図Ａ、Ｂに示した構成図と、第２図に示した主要部
のタイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図Ａの外部クロック入力端子１０
に供給されるクロック信号波形を示したものであり、第
２図Ｂはタイミングジェネレータ５００を介してカウン
タ８００およびタイマー１１００．入力コントローラ１
７００に供給されるクロック信号波形を示したものであ
り、第２図Ｃ，Ｄはそれぞれタイミングジェネレータ５
００を介して第１．第２のプログラマブルカウンタ６０
０．　６５０に供給されるクロック信号波形を示したも
のである。また、第２図ＥはＰＬＡｌｏｏからコントロ
ールバス４５０に送出される命令の実行サイクルを表し
ている。さらには、第２図Ｆはデータバス４００に送出
されるデータの切り換えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡｌｏｏの特定の命令が選択されて、第２図ＥのＭ
記号を付したタイミングにおいてコントロールバス４５
０にその命令が送出された後に、第２のプログラマブル
カウンタ６５０によって選択された命令が、第２図Ｅの
Ｓ記号を付したタイミングにおいてコントロールバス４
５０に送出されることになる。第２図Ｆに示されたデー
タバス４００の切り換え期間が第２図Ｅに示されたコン
トロールバス４５０のそれに比べて半分になっているの
は、第２図Ｂの信号波形がアクティブレベルにある期間
を入力コントローラ１７００によるカウンタ８００のカ
ウント値のレジスタファイル２５０への転送に割り当て
ているためである。なお、第１．第２のプログラマブル
カウンタはそれぞれ第２図Ｃ，Ｄの矢印を付したエツジ
においてカウント値を更新させられるが、第２図Ｅにお
いて、実際に命令がコントロールバス４５０に送出され
るタイミングが半周期遅らされているのは、ＰＬＡｌｏ
ｏでの遅延マージンを考慮したためである。

さて、第２図のタイミングチャートは従来からも実施さ
れている２系統のコンカレントな処理ループ、つまり、
厳密な意味での並列処理ではないが、データバスを共用
するために時分割による異なるプログラムの同時処理を
示しているが、本発明の特徴は、第２のプログラマブル
カウンタ６５０によって選択されて実行されるプログラ
ムの開始位置、すなわち開始アドレスが第１のプログラ
マブルカウンタ６００によって選択された命令によって
決定され、その開始アドレスが格納されるアドレス格納
ブロックと、アドレス格納ブロックへの新たな予約アド
レスの格納を許可するかあるいは拒否するかを決定する
りジェクションフラグ７４０を設けた点にある。

本発明によるマイクロプロセッサにおけるデータ処理の
概念を第３図に示したデータ処理フローに基づいて説明
する。

第３図は、第１のプログラマブルカウンタ６００によっ
て選択されて実行される命令群と第２のプログラマブル
カウンタ６５０によって選択されて実行される命令群の
連鎖関係を図式化したものであり、ｍｌ、ｍ２．ｍ３．
ｍ４．ｍ５．ｍ６はそれぞれ第１のプログラマブルカウ
ンタ６００によって実行される命令群であり、ｓ２．ｓ
４．ｓ５．ｓ６はそれぞれ第２のプログラマブルカウン
タ６５０によって実行される命令群である。

さて、第１のプログラマブルカウンタ６００によるプロ
グラムの実行が第３図のａ点からスタートしたとすると
、まず、命令群ｍｌが実行され、処理は命令群ｍ２に移
行するが、命令群ｍ２において、あたかも従来のサブル
ーチンコールのような形で第２のプログラマブルカウン
タ６５０によって命令群Ｓ２が起動される。ただ、従来
のサブルーチンコールと異なるのは、第１のプログラマ
ブルカウンタ６００は命令群ｍ２において命令群Ｓ２を
起動させた後に命令群Ｓ２における処理の完了を待たず
に残りの命令を実行し、続く命令群ｍ３での処理に移行
する点である。同様にして、命令群ｍ４．ｍ５．ｍ６に
おいて命令群ｓ４．ｓ５．ｓ６が呼び出されるが、これ
らの命令群における処理を待つことなく第１のプログラ
マブルカウンタ６００による命令の実行は一巡してａ点
に戻る。

これによって、比較的多くの処理時間を必要とする処理
を命令群３２〜Ｓ６からなる外側のループに配置してお
けば、命令群ｍ１〜ｍ６からなる内側のループにおける
処理は短い時間で一巡する。

したがって、外部信号のエツジが到来したか否かのセン
ス処理などの即断性を要する処理を内側のループで行え
ば、短い巡回サイクルで判断処理が次々と実行できるこ
とになる。

ただ、このようなデータ処理フローでは必然的に外側の
ループの処理に多くの時間を要することになるので、外
側のループでのデータ処理速度が内側でのそれに比べて
十分に高くないと、全体としてのデ」ダの処理効率は低
下する０例えば、外側のループでのデータ処理速度が内
側でのそれと同等であれば、命令群Ｓ２を実行している
間に内側のループでの処理が何回も繰り返されることに
なるが、内側のループにおいて命令群ｍ６の実行が完了
した直後に命令群Ｓ２の実行が完了したとすると、命令
群ｍ１の実行が行われている間は外側での処理は休止状
態となって処理効率が低下するだけでなく、命令群ｍ２
において再び命令群Ｓ２が起動された場合には、命令群
ｓ４．ｓ５．ｓ６を一度も実行することなく命令群Ｓ２
を続けて２回実行してしまうことになる。

第１図に示した本発明のマイクロプロセッサでは第２の
プログラマブルカウンタ６５０によって次に実行される
プログラムの開始位置をアドレス格納ブロックに格納し
ておくとともに、その空きエリアがなくなったときには
以後の新たなアドレスの格納を拒否するりジェクション
フラグ７４０を用意することによって前記した問題を解
決している。

すなわち、ＰＬＡｌｏｏにおいて無条件ジャンプ命令や
条件ブランチ命令が選択されたときには、ローカルバス
１５０を介して第１．第２のプログラマブルカウンタ６
００．　６５０に直接アドレス選択信号が送出されるが
、第３図の内側の処理ループを実行する第１のプログラ
マブルカウンタ６００によって外側の処理ループの命令
群が起動されたとき、ローカルバス１５０を介してＰＬ
Ａｌｏｏから送出されるアドレス選択信号はウィンドウ
７００に導かれ、第２のプログラマブルカウンタ６５０
が動作中でなければ、そのままウィンドウ７００を通過
して第２のプログラマブルカウンタ６５０のプリセント
データとなるが、第２のプログラマブルカウンタ６５０
が動作中の場合には、ポインター７３０の指す側のアド
レス格納エリアにアドレス情報を格納したうえでポイン
ター７３０の出力を反転させる。なお、このとき、ポイ
ンター７３０の指した側のアドレス格納エリアに既にア
ドレス情報が格納されている場合にはりジェクシッンフ
ラグ７４０がセットされて以後のアドレス選択信号の受
付が拒否される。

一方、第３図の外側のループを構成する各命令群の最後
には終了命令が置かれるが、ＰＬＡｌｏｏからこの終了
命令が送出されると、第２のプログラマブルカウンタ６
５０には第１．第２のアドレス格納エリア７１０．　７
２０のうち古い方のアドレス情報（ポインター７３０と
りジェクションフラグ７４０の出力状態から判別できる
。）が転送され、そのデータが［００・・・０００］で
なければプリセントされたうえで、転送したアドレス情
報を格納していたアドレス格納エリアがクリアされ、さ
らに、リジェクションフラグ７４０はリセフトされる。

このようにして、第３図の外側の処理ループにおける各
命令群の実行に多くの時間を要したとしても、第２のプ
ログラマブルカウンタ６５０は内側の処理ループから起
動された順序にした゛がって各命令群を次々と実行して
いくことができる。なお、第１図Ｂに示した例ではウィ
ンドウ７００がアドレス格納エリアを２ケ所しか有して
いないので、現在実行中の命令群も含めて３種類の命令
群のバッファリング能力しかないが、多くの場合、外側
の処理ループに配置される命令群は、一度処理が終われ
ば続いて起動されることは少なく　（第３図のデータ処
理フローそのものが、リアルタイム性を要求される命令
群を内側の処理ループに配置することを示している。）
、あまり支障はない。また、バッファリング能力を高め
るために、ウィンドウ７００のアドレス格納ブロックの
エリアを増加させたり、第３図の外側の処理ループと同
様の第３゜第４の処理ループを増設することも可能であ
る。

ところで、第１図Ａに示した構成図において、演算器３
００と演算器３５０の２個の演算器が用意されているが
、前記演算器３００は、第３図の内側の処理ループにお
いて主としてデータの加算および減算を行い、前記演算
器３５０は外側の処理ループにおいて乗算を主体にした
演算を行う。内外の処理ループのためにそれぞれほぼ専
用の演算器を用意しているのは、加算器を用いた乗算な
どを実行するときに外側の処理ループで頻繁に加算器を
使用した場合にデータのシフト操作やキャリーの処理が
複雑となり、それに伴ってハードウェアの負担が重（な
るのを回避するためである。

なお、上記実施例においては前記プログラム格納手段と
して唯一のＰＬＡｌｏｏを用い、前記第１゜第２の命令
選択手段としてそれぞれ第１．第２のプログラマブルカ
ウンタ６００．　６５０を用いているが、前記第１の命
令選択手段によって命令が選択される第１のプログラム
格納手段と、前記第２の命令選択手段によって命令が選
択される第２のプログラム格納手段を用いてもよく、さ
らに、命令選択手段は第１のプログラマブルカウンタ６
００による方法だけでなくアドレスラッチと加算器の組
み合わせなどによっても構成できる。

発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、データの処理効率の高いマイクロプロセッサ
を得ることができ、大なる効果を奏する。

【図面の簡単な説明】

第１図Ａ、Ｂは本発明の一実施例におけるマイクロプロ
セッサの構成図、第２図は第１図の主要算器、３５０・
・・・・・演算器、４００・・・・・・データバス、４
５０・・・・・・コントロールバス、５００・・・・・
・タイミングジェネレータ、６００・・・・・・第１の
プログラマブルカウンタ、６５０・・・・・・第２のプ
ログラマブルカウンタ、７１０・・・・・・アドレス格
納エリア、７２０・・・・・・アドレス格納エリア、７
４０・・・・・・リジェクシッンフラグ。 代理人の氏名　弁理士　中尾敏男　ばか１名第　１　図
　　　　　７２０−一一アドレス格何エリアＢ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、ディジタルデータの読み書
   きが可能なデータ格納手段と、ディジタルデータの演算
   を実行する演算手段と、前記データ格納手段の入出力端
   子と前記演算手段の入出力端子を接続するデータバスと
   、前記プログラム格納手段から送出される命令に基づい
   て前記データ格納手段と前記演算手段の動作をコントロ
   ールするコントロール手段と、命令の実行タイミング信
   号を発生するタイミングジェネレータと、前記タイミン
   グジェネレータの出力に基づいて前記プログラム格納手
   段に格納された命令を逐次選択して第１の処理ループを
   形成する第１の命令選択手段と、前記第１の命令選択手
   段によって選択された命令によって指定された開始位置
   から格納された命令を選択して前記第１の処理ループに
   対してコンカレントな関係にある第２の処理ループを形
   成する第２の命令選択手段と、前記第１の処理ループの
   プログラムの実行に伴って次々と指定される前記開始位
   置を格納するアドレス格納手段と、前記アドレス格納手
   段の空きエリアが未実行のプログラムの予約で満たされ
   たときに新たなプログラムの開始位置の格納を拒否する
   リジェクションフラグを備えてなるコンカレントループ
   を有するマイクロプロセッサ。