JPH02254544A - マルチタスク型シーケンスプロセッサおよびその起動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一つのマイクロコードメモリに複数のタスクを
記述し、これを各々独立に動作させる為のマルチタスク
型シーケンスプロセッサに関するものである。

従来の技術 従来のシーケンスプロセッサはアドバンストマイクロデ
バイス■社製のＡＭ２９００ファミリにみられるように
、その内部はシングルタスクで使用されていた。また汎
用のマイクロプロセッサの分野では、マルチタスクを実
現するためにモニタプログラムによる管理を行なう例が
多かった。

マルチタスクは効率良く行う手法として、ラウントロピ
ン、イベント駆動方式などが良く知られている。これら
の方式は汎用マイクロプロセッサのプログラムでタイマ
等のインターラブドにより実現されている。

これに対し、一部の特化したハードウェアを利用してマ
ルチタスクを効果的に実現しようとする方法も考案され
ている０例えば、特開昭６２−１７８４３公報でタスク
スケジユーラやディスパッチャを用いたマルチタスキン
グ装置が示されている。

以下、こべらの従来例を図面を用いて説明する。

第６図は従来のシーケンスプロセッサの構成を示してい
る。第６図において１はプログラムカウンタ、４はマイ
クロコードメモリ、５はパイプラインレジスタ、６．７
．８は機能処理ブロックで各々レジスタファイル、加算
器１乗算器である。

次に上記従来例、シーケンスプロセッサの動作について
説明する専用のアセンブラで開発されたマイクロコード
プログラムは同図のシーケンスプロセッサの上位にあた
る処理装置からマイクロコードメモリ４にロードされる
か、あるいは前もってＲＯＭ化されたものがマイクロコ
ードメモリとして装着される。このプログラムはプログ
ラムカウンタの示す順番に従ってプログラムを実行し、
機能処理ブロック間のデータ転送等を行う、このように
構成されたシーケンスプロセッサは、マイクロプログラ
ムで記述された一連のシーケンスを汎用のマイクロプロ
セッサに比べより高速に動作させることが可能となる。

また、シーケンスプロセッサの利用は、上記に存在する
処理装置の負荷を軽減する役目も持っている。ただし、
この高速動作を保証するためには、マイクロコードのビ
ット数、用途に応じた機能処理ブロックの効果的なハー
ドウェア化等の検討が必要である。

第７ｔ！ｌは前記文献で公開された従来のマルチタスキ
ング装置の構成を示している。第７図において、８０は
外部機器からプロセス入力信号を取り込むプロセス入力
装置、８１は外部機器にプロセス信号を出力するプロセ
ス出力装置、７９はシーケンスプログラムおよび汎用プ
ログラムを入力するプログラム入力装置、７６はプログ
ラム入力装置７９から入力され、且つ、複数のシーケン
スプログラムから成るシーケンスプログラム群、同様に
７７はプログラム入力装置７９から入力され、且つ、複
数の汎用プログラムタスクから成る汎用プログラム群、
７Ｂはこの汎用プログラム群７７のプログラムタスク間
の交信及びリンケージを行う交信マクロ、７５はプログ
ラム群７６．７？。

及び交信マクロ７Ｂを格納するメモリ、７４はシーケン
スプログラム群７６の命令語に応じて処理を行うシーケ
ンスプロセッサ、７１は汎用プログラム群７７の命令語
に応じて処理を行う処理装置、７２は汎用プログラム群
７７を構成する各汎用プログラムタスクの優先順位に応
じて処理順序を決定するスケジューラ、７３はこの処理
順序に従ってタスクを起動するディスパッチャである０
次に上記従来例マルチタスキング装置の動作について説
明する。汎用プログラム群７７はスケジューラ７２によ
って優先順位を判定され起動用の待行列を生成する。こ
の待行列からディスパッチャ７３がタスクを取り出して
起動をかける。タスクの実行管理はタスクタイマ割り込
みによって行われる０以上の処理は従来のマルチタスク
処理となんらかわるものではない、これに対し本従来例
では、さらにシーケンスプロセッサの実行もタスク管理
させようとするものである。このシーケンスプロセッサ
７４は第６図で説明した従来例のシーケンスプロセッサ
に相当するものである。このように、特化したハードウ
ェアを用いるとソフトウェアの負担が軽減されまた高速
化も実現できる。

第７図の従来例では汎用プログラムとシーケンスプロセ
ッサ用プログラムを各々にタスクとして共存させること
ができるという点が大きな特徴である。

発明が解決しようとする課題 上記従来例のマルチタスキング装置では、シーケンスプ
ロセッサはシングルタスクで動作するものであった。従
って、シーケンスプロセッサ内部で発生する無駄時間の
縮小化、あるいはリアルタイム性の要求から（るシーケ
ンスプロセッサ自体の高機能化といったｉｉＢを解決す
るものではなかった８本発明はこのような従来の課題を
解決するものであり、一つのマイクロコードメモリ上に
複数のタスクを格納しこれを実行できる優れたマルチタ
スク型シーケンスプロセッサ、及びその起動方法及びそ
のインストラクション自動再試行装置を提供することを
目的とするものである。

課題を解決するための手段 本発明は上記目的を達成するために、従来のシーケンス
プロセッサの構造にさらに複数のプログラムカウンタと
タスク切り換え装置を備えることにより、処理時間のか
かる機能処理ブロックを起動した時にその空き時間を利
用して次の優先順位のタスクを起動できるようにしたも
のである。

作用 従って、本発明によれば、機能処理ブロックの動作に伴
って発生するシーケンスプロセッサの空き時間を有効に
活用することができ、かつ複数のマイクロプログラムを
タスクとして実行できるという効果を有する。さらに、
シーケンスプロセッサ自体の性能も強化されたことにな
り上位の処理装置の負担が軽減される。

実施例 以下本発明の一実施例のマルチタスク型シーケンスプロ
セッサについて、図面を参照しながら説明する。

第１図は本発明の一実施例であるマルチタスク型シーケ
ンスプロセッサの構成概略図である。第１図において、
ｌは各々のタスクに対応するプログラムカウンタ、２は
動作するタスクを選択するためのセレクタ、３は優先順
位及び機能ブロックの稼働状況に応じてタスク切り換え
を実行するタスク切り換え装置、４は複数のマイクロコ
ードを格納できるマイクロコードメモリ、５はマイクロ
コードを一次記憶するためのパイプラインレジスタ、６
，７．８は機能処理ブロックでここではレジスタファイ
ル、加算器５乗算器の例で実施している。

第２図は第１図におけるタスク切り換え装置の内部構造
を実現したタスク復帰制御装置の例である。第２図にお
いて、１１はマイクロコード上のインストラクションか
ら機能処理ブロックの空き時間を導出する待ち時間テー
ブル、１２は待ち時間テーブルの参照結果を初期値とし
てこれをシステムクロックにてカウントあるいはシフト
する待ち時間タイマ、１３は待ち時間タイマ出力からり
スフ復帰の可否を判断するタスク復帰判定手段、１４は
待ち時間タイマ出力に優先順位を付けてタスク復帰用の
選択信号を生成するプライオリティエンコーダである。

第３図は第２図と同様、タスク切り換え装置の要部であ
る下位タスク実行選択装置の例である。

第３図は第２図に示したタスク復帰制御装置の出力を利
用して動作する。すなわち、第３図と第２図の合成によ
り第１図のタスク切り換え装置３が構成される。第３図
において、２１は先に実行していたタスクを復帰させる
かあるいは下位のタスクを実行させるかを選択するセレ
クタ、２３は下位の優先順位のタスクを指定するための
ラッチ、２２はラッチ２３の出力に１を加算しさらに次
の優先順位のタスクを指すようにするための加算装置で
ある。

第４図は第３図で制限しなかった起動するタスクの数を
限定するための手段を備えた下位タスク実行選択装置の
例である。第４＠において、２５は起動するタスクの数
が設定した数を越えないかどうかを判定するマグニチュ
ードコンパレータ、２４は起動するタスクの数が設定し
た数を越えた時に最優先順位にあるタスクを次の実行対
象とするためのセレクタである。

次に上記実施例のマルチタスク型シーケンスプロセッサ
の動作について説明する。上記実施例において、タスク
の優先順位は０．１，２．・・・・・・ｎの順番で決定
されるものとする。ここで、まず最優先順位のタスク＃
０が起動されるとプログラムカウンタｌ内のタスク＃０
に対応する出力がセレクタ２によって選択され、マイク
ロコードメモリのタスク＃Ｏにあたるプログラムが実行
を開始する。ここで、説明を簡単にするために第１表に
示したインストラクションのみを扱うものとし、各各Ｍ
ＬＪＬ命令の場合は３マシンサイクル、ＡＤＤ命令の場
合は１マシンサイクルの待ち時間が必要であるものとす
る。

（以　下　余　白） 第１表 第５図に示したようにタスク＃０の最初のインストラク
ションがＭＵＬであると、その待ち時間は３システムク
ロツクであるので次のタスク＃ｌが実行される。もしイ
ンストラクションが下位のタスクでも同様なＭＵＬであ
ればタスク＃３まで実行される。そして、最初のインス
トラクションの実行待ち時間が終了するとタスク＃Ｏに
実行が復帰しＡＤＤが実行される。第５図の例では同じ
インストラクションＭＵＬが連続して発生するように仮
定したが、実際にＭＵＬ　（乗算）を実行する機能処理
ブロックは第１図では乗算器８に示すブロック−つだけ
である、従って、このように連続してＭＵＬ命令が続く
ことは本来であれば避けなければならない、−船釣には
、この避ける処理はマイクロコードを生成するアセンブ
ラによって行われる。ここでは、説明の便宜上ＭｔＪＬ
命令を連続させた。すなわち、ＭＵＬ命令を実行する機
能処理ブロックはタスクの数だけ存在するものとして扱
っている６次に、前述したタスク＃０がらタスク＃１へ
の移行の手順について説明する。下位タスクへの移行は
第３図に示した下位タスク実行選択装置によって行われ
る。まず、最初にタスク＃０が起動する時は、セレクタ
２１はタスク復帰用選択信号を選択しタスク＃０に対応
するアドレス選択信号を出力する。このアドレス選択信
号は同時に加算装置２２によりｌ増加されラッチ２３に
保持される。そして、次のステップではセレクタ２１は
ラッチ２３の出力を選択し下位のタスク＃１に対応する
アドレス選択信号を出力する。

このようにして、タスク復帰信号がラッチ２３の出力を
選択する状態を保つ限り次々と下位のタスクが実行され
て行く、第３図では、タスクの数を制限していないので
、待ち時間が非常に大きな値である場合はマイクロコー
ドメモリ上に記述したタスクの数を越えてタスクを起動
してしまう問題点があった。第４図はこれを解決する一
手法である。

第３図の構成にマグニチュードコンパレータ２５とセレ
クタ２４を加えることにより、最下位のタスクの次は最
上位のタスクを指し示すようになる。

次に、第３図で使用したタスク復帰信号及びタスク復帰
用選択信号を生成する手順を説明する。

最初のステップでＭｔＪＬ命令が選択されると第２図の
待ち時間テーブル１１によってそのインストラクション
から待ち時間が割り出される。この待ち時間は待ち時間
タイマにロードされる。ただし、実行されるインストラ
クションが属するタスクに対応するタイマのみ初期値が
ロードされる。タイマが時間計測を終了すると、その出
力はタスク復帰判定手段１３及びプライオリティエンコ
ーダ１４によってタスク復帰の可否及びその優先順位が
判定される。

第２図で説明した待ち時間テーブル１１は固定で使用し
ていたが、これを外部から変更可能とすることでハード
ウェア使用効率をさらに上げることができる１例えば、
機能処理ブロックの待ち時間がその使用状況によって変
化する場合にその効果は大きい０機能処理ブロックから
待ち時間テーブルを書き換えられるようにすると上記使
用効率を上げることができる。あるいは、第８図に示し
たように、マイクロコードの所定のビットに待ち時間指
定用のビットを割り当てて待ち時間テーブル自体を省略
することによっても上記使用効率を上げることができる
。

以上のように上記実施例では、マイクロプログラムで＠
御を行う機能処理ブロックの待ち時間を次の優先順位の
タスクに割り当てることにより無駄時間をなくすことが
でき高速化を図ることができるという利点を有する。ま
た、従来はシングルタスクで動作していたものをマルチ
タスクで動作させることができシーケンスプロセッサ自
体の高機能化を図れる。このことは、本発明のシーケン
スプロセッサの上位に位置する処理装置の負荷を軽減し
、さらにはその高機能化を容易にする一助となるもので
ある。

次に、本発明で示すところのマルチタスク型シーケンス
プロセッサの起動方法について説明する。

第９図はマイクロコードメモリの内部を示すメモリ構造
の概要図である。同図に示すようにタスクの数、タスク
＃Ｏ、タスク＃１〜タスク＃ｎを所定のメモリ空間に割
り当てる。前記割当以外の領域に書かれたプログラムに
より各々のタスクが実行される０本マルチタスク型シー
ケンスプロセッサを起動する時、ハードウェアにて自動
的に前記所定の領域よりデータを取り出し、タスクの数
の情報は下位タスク実行選択装置に転送し、各タスクの
開始アドレスはプログラムカウンタｌに転送する０本方
法を採用することにより各タスクの開始アドレスをマイ
クロコード用アセンブラの段階で設定することができる
。すなわち、本マルチタスク型シーケンスプロセッサを
制御する上位の処理装置の負担が軽減されるという効果
を有する。

次に、本発明で示すところのマルチタスク型シーケンス
プロセッサにおけるインストラクション自動再試行装置
について説明する。第１０図はマイクロコードインスト
ラクションを自動的に再試行するためのインストラクシ
ョン自動再試行装置である。第１０図において、４はマ
イクロコードメモリで、５はパイプラインレジスタで、
１０１は待ち時間の発生するインストラクションのみを
抽出するデコーダで、１０２はインストラクションが指
し示す機能処理ブロックが出力するビジー信号と前記デ
コーダ１０１出力からインストラクションを実行可能か
どうか判定するインストラクション実行判定装置で、１
０３は機能処理ブロックがビジーである時にインストラ
クションをＪＭＰ命令に切り換えるためのセレクタであ
る。

デコーダ１０１及びインストラクション実行判定装置１
０２により処理実行認識手段が形成され、セレクタ１０
３により再試行手段が形成される。

次に上記実施例のインストラクション自動再試行装置の
動作について説明する。マイクロコードメモリより出力
されたインストラクションはセレクタ１０３を介してバ
イブラインレジスタに送られる、すでに先に発行された
インストラクションとこのインストラクションが同一で
ある場合、機能処理ブロックが処理を実行している最中
であるためインストラクションを実行できないことがあ
る。この時、処理を実行中の機能処理ブロックはビジー
信号を出力し、本インストラクシツン再試行装置に注意
を促す、ビジー信号を受は取ったインストラクション再
試行装置は、インストラクションが待ち時間を伴うもの
かどうかを判定するためにデコーダ１０１によりこれを
解読し、インストラクション実行判定装置を用いて機能
処理ブロックへの命令発行の可否を判断する。もし、命
令発行が不可である場合はセレクタ１０３を用いてイン
ストラクションをＪＭＰ命令に切り換え同一命令を次の
ステップでも発行するようにしている。

本実施例では同一命令の繰り返しをセレクタ１０３によ
り実現する方法を示したが、これを実現する方法は他に
もある０例えば、プログラムカウンタのインクリメント
を該当するステップにおいて禁止する等の方法もある。

発明の効果 本発明は上記実施例より明らかなように、従来−つのタ
スクしか実行できなかったシーケンスプロセッサを複数
のタスクでも動作できるようにしたものであり、機能処
理ブロックの空き時間を利用してこれを実行でき、ハー
ドウェア使用効率の高いシーケンスプロセッサを実現で
きるという利点を有する。また、起動する時、マイクロ
プログラムメモリから各タスクの開始アドレスをセット
する構造をとることにより、マイクロコードを記述する
アセンブラの段階で各タスクの開始アドレスを設定する
ことができ、上位の処理装置からの新たな設定なしで複
数のタスクを動作することができる。また、インストラ
クションを自動再試行する機能によりマイクロコードプ
ログラムの増加あるいはアセンブラでの最適化を行う必
要がなくなるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマルチタスク型シー
ケンスプロセッサの構成概略図、第２図は第１図におけ
るタスク切り換え装置の内部構造を実現したタスク復帰
制御装置の構成図、第３図は第２図と同様、タスク切り
換え装置の要部である下位タスク実行選択装置の構成図
、第４図は起動するタスクの数を限定するための手段を
備えた下位タスク実行選択装置の構成図、第５図は機能
処理ブロックがタスクの数だけ用意されている場合のイ
ンストラクションの遷移を示すタイムチャート図、第６
図は従来のシーケンスプロセッサの構成概略図、第７図
は従来のシーケンスプロセッサと汎用プログラムを併用
してマルチタスクを実現した例における構成図、第８図
は待ち時間テーブルを使用しない場合のマイクロコード
のビット割り当て図、第９図はマイクロコードメモリの
内部を示すメモリ構造の概要図で、第１０図はインスト
ラクション自動再試行装置の構成図である。 ｌ・・・・・・プログラムカウンタ、２・・・・・・セ
レクタ、３・・・・・・タスク切り換え装置、４・・・
・・・マイクロコードメモリ、５・・・・・・バイブラ
インレジスタ、６・・・・・・レジスタファイル、７・
・・・・・加算器、８・・・・・・乗算器、１１・・・
・・・待ち時間テーブル、１２・・・・・・待ち時間タ
イマ、１３・・・・・・タスク復帰判定手段、１４・・
・・・・プライオリティエンコーダ、２１・・・・・・
セレクタ、２２・・・・・・加算装置、２３・・・・・
・ラッチ、２４・・・・・・セレクタ、２５・・・・・
・マグニチュードコンパレータ、１０１・・・・・・デ
コーダ、１０２・・・・・・インストラクション害行判
定装置、１０３・・・・・・セレクタ。 代理人の氏名　弁理士　粟野重孝　はか１名Ｉｔｈｌ媚
−ｍ− 第 図 第 図 実１テダス２番号 ０＋〜〜０＋偽、へ膚り＋６＋〜勺 シχ７４７Ｄ・ノク 第 図 第１０図 各Ｊ友峙処理プロ１１．フヘ

Claims (6)

【特許請求の範囲】
1. （１）マイクロコードを格納するマイクロコードメモリ
   とマイクロコードメモリのアドレスを指定する複数個の
   プログラムカウンタと、複数個のプログラムカウンタの
   出力から１つを選択するためのセレクタと、セレクタに
   対してアドレス切り換えの信号を出力するタスク切り換
   え装置と、マイクロコードにより処理の実行を許可され
   る機能処理ブロックを備え、各々のプログラムカウンタ
   はマイクロコードメモリ上の各々のタスクのプログラム
   の実行位置を指し、これらのタスクは優先順位をもって
   起動され、起動中のタスクが処理時間のかかる機能処理
   ブロックを実行させた時にその空き時間に次の優先順位
   のタスクが起動し、先の機能処理ブロックの実行が終了
   した時には元のタスクに実行が復帰するように動作する
   ことを特徴とするマルチタスク型シーケンスプロセッサ
   。
2. （２）タスク切り換え装置は、マイクロコード上のイン
   ストラクションから機能処理ブロックの空き時間を導出
   する待ち時間テーブルと、待ち時間テーブルの参照結果
   を初期値としてこれをシステムクロックにてカウントあ
   るいはシフトする待ち時間タイマと、待ち時間タイマ出
   力に優先順位を付けてタスク復帰用の選択信号を生成す
   るプライオリティエンコーダと、待ち時間タイマ出力か
   らタスク復帰の可否を判断するタスク復帰判定手段と、
   下位優先順位のタスクの実行を許可する下位タスク実行
   選択装置を備えたことを特徴とする請求項（１）記載の
   マルチタスク型シーケンスプロセッサ。
3. （３）タスク切り換え装置において、待ち時間テーブル
   は機能処理ブロック側から再設定が可能であることを特
   徴とする請求項（１）記載のマルチタスク型シーケンス
   プロセッサ。
4. （４）タスク切り換え装置は、マイクロコード上の所定
   のビットに割当られた待ち時間情報を参照してタスク切
   り換えを実行することを特徴とする請求項（１）記載の
   マルチタスク型シーケンスプロセッサ。
5. （５）マルチタスク型シーケンスプロセッサにおいて、
   その起動時にマイクロコードメモリの所定のアドレスに
   書かれたデータをプログラムカウンタに転送しこれを各
   タスクの開始アドレスとすることを特徴とするマルチタ
   スク型シーケンスプロセッサの起動方法。
6. （６）複数のタスクを実行するマルチタスク型シーケン
   スプロセッサにおいて一つのタスクによって起動された
   機能処理ブロックが処理を実行中でかつ他のタスクから
   同一機能処理ブロックに起動をかけようとする時これを
   認識する処理実行認識手段と、この認識結果にもとずい
   て前記他のタスクからの起動を再試行する再試行手段と
   を備えたことを特徴とするマルチタスク型シーケンスプ
   ロセッサのインストラクション自動再試行装置。