JPS62164138A - コンカレントル−プを有するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセッサの構成に関し、特に
、データ処理効率の高いマイクロプロセッサを提供する
ものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。

また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
、従来は割り込みという手段を用いたり、データフロー
マシンに代表されるような非ノイマン方式のプロセッサ
が用いられてきた。しかしながら、割り込み手段を用い
る方法では、割り込みチャンネル数が増加するほどプロ
セッサ自身が割り込みサービスルーチンを開始するため
の手続き処理に多くの時間を費やすことになり、データ
の処理効率が悪化する。また、データフローマシンでは
、一般に、数値データに処理情報が付加されて巡回する
ためにシステムが大規模化する。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプロ
セッサは、命令の実行タイミング信号を発生するタイミ
ングジェネレータの出力に基づいてプログラム格納手段
に格納された特定の命令を選択する第１の命令選択手段
と、前記第１の命令選択手段による命令の選択に続いて
前記タイミングジェネレータの出力に基づいて前記プロ
グラム格納手段の命令を逐次選択して第１の処理ループ
を形成する第１の命令選択手段と、前記第１の命令選択
手段によって選択された命令によって指定された開始位
置から格納された命令を選択して前記第１の処理ループ
に対してコンカレントな関係にある第２の処理ループを
形成する第２の命令選択手段と、前記第１の処理ループ
のプログラムの実行に伴って次々と指定される前記開始
位置を格納するアドレス格納手段と、前記第１の命令選
択手段から特定のアドレス選択信号が出力されたときに
前記アドレス格納手段の空きエリアの有無をチェックし
、空きエリアが無ければ前記第１の命令選択手段による
次の命令の選択を停止させる監視手段を備えている。

作用 本発明では前記した構成によって、データ処理効率の高
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａは本発明の一実施例におけるマイクロプロセッ
サの構成図を示したものであり、順次実行される命令群
からなるプログラムが格納されるプログラマブルロジッ
クアレイ　（図中においてＰＬＡなる略記号で示されて
いる。以下、ＰＬＡと略記する。）１００と、ディジタ
ルデータの読み書きを行うランダムアクセスメモリ　（
図中において　　　ＲＡＭなる略記号で示されている。

以下、ＲＡＭと略記する。）２００およびレジスタファ
イル２５０と、ディジタルデータの算術および論理演算
を実行する第１の演算器（一般にはＡＬＵなる略記号で
示される。）３００および第２の演算器３５０と、前記
ＲＡＭ２００および前記レジスタファイル２５０の共通
の入出力端子と前記演算器３００．　３５０の入出力端
子を接続するデータバス４００と、前記ＰＬＡ　１００
から送出される命令に基づいて前記ＲＡＭ２００、レジ
スタファイル２５０と前記演算器３００゜３５０　ノ動
作ヲコントロールするコントロールバス４５０と、外部
クロック入力端子１０に供給されるりロック信号をもと
に命令の実行タイミング信号を発生するタイミングジェ
ネレータ（図中においてＴＧなる略記号で示されている
。）５００と、前記タイミングジェネレータ５００の出
力に基づいて前記ＰＬＡ１００に格納された特定の命令
を選択する第１のプログラマブルカウンタ（図中におい
てＰＣＩなる略記号で示されている。）６００と、前記
第１のプログラマブルカウンタ６００による命令の選択
に続いて前記タイミングジェネレータ５００の出力に基
づいて前記ＰＬＡ１００の特定の命令を選択する第２の
プログラマブルカウンタ（図中においてＰＣ２なる略記
号で示されている。）６５０と、前記第２のプログラマ
ブルカウンタ６５０によって選択されて実行されるプロ
グラムの開始位置が前記第１のプログラマブルカウンタ
６００によって選択された命令によって格納されるウィ
ンドウ７００と前記第１のプログラマブルカウンタ６０
０から特定のアドレス選択信号が出力されたときに前記
ウィンドウ７００の空きエリアの有無をチェックし、空
きエリアが無ければ第１の命令選択手段による次の命令
の選択を停止させる監視ブロック７８０を備えている。

また、前記タイミングジェネレータ５００の出力信号が
クロック信号として供給される１６ビソトのカウンタ８
００と、前記カウンタ８００のカウント値を前記データ
バス４００に送出するためのスイッチ回路９００と、前
記カウンタ８００の特定のビット出力信号と前記第１の
プログラマブルカウンタ６００の特定のカウント値を示
す出力信号（例えば、［０００・・・００］をデコード
する出力信号、）の周波数比較を行って、プログラムが
無限ループに突入したときなどに前記第１のプログラマ
ブルカウンタ６００と前記第２のプログラマブルカウン
タ６５０をリセットする周波数比較器１０００を備えて
いる。さらに、前記タイミングジェネレータ５００の出
力信号をクロック信号とし、外部信号入力端子２０に印
加される信号のエツジが到来したときもしくはプログラ
ムによってスタートさせられたときに動作するタイマー
１）００と、前記タイマー１）００の出力信号によって
マスターラッチ部のデータがスレイブラッチ部に転送さ
れるマスタースレイブ形式の出力ボート１２０Ｑと、前
記データバス４００に送出されるデータを取り込んでア
ナログ電圧に変換するＤ−Ａコンバータ１３００と、前
記コントロールバス４５０に送出される指令にしたがっ
て前記データバス４００に特定のデータを送出する読み
だし専用メモリ　（図中においてＲＯＭなる略記号で示
されている。以下、ＲＯＭと略記する。＞　１４００と
、前記ＲＡＭ２００および前記レジスタファイル２５０
のアドレスを選択する（前記ＲＡＭ２００および前記レ
ジスタファイル２５０はたがいに異なるアドレス上に配
置されている。）アドレスデコーダ１５００ならびに前
記ＲＯＭ１４００のアドレスを選択するアドレスデコー
ダ１６００を備えている。なお、人力コントローラ１７
００は、外部信号入力端子３０．４０．５０゜、６０．
７０．８０に印加される人力信号のエツジが到来したと
きに、その時点のカウンタ８００のカウント値をレジス
タファイル２５０の中の特定のレジスタに転送させる（
同時に複数の入力信号のエツジが到来したときには、複
数のレジスタが選択される。）とともに、図示されては
いない人力信号受は付はフラグをセントする機能を有し
ている。

つぎに、第１図Ｂは、ＰＬＡｌｏｏと第１のプログラマ
ブルカウンタ６００および第２のプログラマブルカウン
タ６５０ならびにウィンドウ７００の接続関係を示した
ブロック構成図で、ＰＬＡｌｏｏは第１のプログラマブ
ルカウンタ６００と第２のプログラマブルカウンタ６５
０によって交互にアドレッシングされ、前記ＰＬＡ１０
０からのコントロール信号とアドレス選択信号はローカ
ルバス１５０を介してウィンドウ７００と前記第１のプ
ログラマブルカウンタ６００および前記第２のプログラ
マブルカウンタ６５０に供給される。前記ウィンドウ７
００は第１および第２のアドレス格納エリア７１０．７
２０（以後の説明ではこれらを総称してアドレス格納ブ
ロックという。）と、これらのいずれかを選択するポイ
ンター７３０と、アドレス格納ブロックに空きエリアが
なくなったときにそれ以上のアドレスの格納を拒否する
りジエクションフラグ７４０を有している。なお、前記
ポインター７３０によって選択されたアドレス格納エリ
アからのアドレス情報はウィンドウバス７５０を介して
前記第２のプログラマブルカウンタ６５０に供給される
。一方、第１のプログラマブルカウンタ６００のカウン
ト値とりジェクションフラグ７４０の出力状態をデコー
ドするＮＡＮＤゲート７８１と前記ＮＡＮＤゲート７８
１の出力に応じて前記第１のプログラマブルカウンタ６
００へのクロック信号（クロック信号入力端子７９０に
印加される。）の供給をコントロールするＡＮＤゲート
７８２によって監視ブロック７８０が構成されている。

以上のように構成されたマイクロプロセッサについて、
第１図Ａ、Ｂに示した構成図と、第２図に示した主要部
のタイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図Ａの外部クロック入力端子ＩＯ
に供給されるクロック信号波形を示したものであり、第
２図Ｂはタイミングジェネレータ５００を介してカウン
タ８００およびタイマー１）００．入力コントローラ１
７００に供給されるクロック信号波形を示したものであ
り、第２図Ｃ，Ｄはそれぞれタイミングジェネレータ５
００を介して第１．第２のプログラマブルカウンタ６０
０．　６５０に供給されるクロック信号波形を示したも
のである。また、第２図ＥはＰＬＡｌｏｏからコントロ
ールバス４５０に送出される命令の実行サイクルを表し
ている。さらには、第２図Ｆはデータバス４００に送出
されるデータの切り換えサイクルを表している。

つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡｌｏｏの特定の命令が選択されて、第２図ＥのＭ
記号を付したタイミングにおいてコントロールバス４５
０にその命令が送出された後に、第２のプログラマブル
カウンタ６５０によって選択された命令が、第２図Ｅの
Ｓ記号を付したタイミングにおいてコントロールバス４
５０に送出されることになる。第２図Ｆに示されたデー
タバス４００の切り換え期間が第２図Ｅに示されたコン
トロールバス４５０のそれに比べて半分になっているの
は、第２図Ｂの信号波形がアクティブレベルにある期間
を入力コントローラ１７００によるカウンタ８００のカ
ウント値のレジスタファイル２５０への転送に割り当て
ているためである。なお、第１．第２のプログラマブル
カウンタはそれぞれ第２図Ｃ，Ｄの矢印を付したエツジ
においてカウント値を更新させられるが、第２図Ｅにお
いて、実際に命令がコントロールバス４５０に送出され
るタイミングが半周期遅らされているのは、ＰＬＡｌｏ
ｏでの遅延マージンを考慮したためである。

さて、第２図のタイミングチャートは従来からも実施さ
れている２系統のコンカレントな処理ループ、つまり、
厳密な意味での並列処理ではないが、データバスを共用
するために時分割による異なるプログラムの同時処理を
示しているが、本発明の特徴は、第２のプログラマブル
カウンタ６５０によって選択されて実行されるプログラ
ムの開始位置、すなわち開始アドレスが第１のプログラ
マブルカウンタ６００によって選択された命令によって
決定され、その開始アドレスが格納されるアドレス格納
ブロックと、アドレス格納ブロックへの新たな予約アド
レスの格納を許可するかあるいは拒否するかを決定する
りジエクションフラグ７４０を設けた点にある。

本発明によるマイクロプロセッサにおけるデータ処理の
概念を第３図に示したデータ処理フローに基づいて説明
する。

第３図は、第１のプログラマブルカウンタ６００によっ
て選択されて実行される命令群と第２のプログラマブル
カウンタ６５０によって選択されて実行される命令群の
連鎖関係を図式化したものであり、ｍｌ、ｍ２．ｍ３．
ｍ４．ｍ５．ｍ６はそれぞれ第１のプログラマブルカウ
ンタ６００によって実行される命令群であり、ｓ２．ｓ
４．ｓ５．ｓ６はそれぞれ第２のプログラマブルカウン
タ６５０によって実行される命令群である。

さて、第１のプログラマブルカウンタ６００によるプロ
グラムの実行が第３図のａ点からスタートしたとすると
、まず、命令群ｍ１が実行され、処理は命令群ｍ２に移
行するが、命令群ｍ２において、あたかも従来のサブル
ーチンコールのような形で第２のプログラマブルカウン
タ６５０によって命令群ｓ２が起動される。ただ、従来
のサブル−チンコールと異なるのは、第１のプログラマ
ブルカウンタ６００は命令群ｍ２において命令群ｓ２を
起動させた後に命令群ｓ２における処理の完了を待たず
に残りの命令を実行し、続く命令群ｍ３での処理に移行
する点である。同様にして、命令群ｍ４．ｍ５．ｍ５に
おいて命令群ｓ４．ｓ５．ｓ６が呼び出されるが、これ
らの命令群における処理を待つことなく第１のプログラ
マブルカウンタ６００による命令の実行は一巡してａ点
に戻る。

これによって、比較的多くの処理時間を必要とする処理
を命令群３２〜ｓ６からなる外側のループに配置してお
けば、命令群ｍ１〜ｍ６からなる内側のループにおける
処理は短い時間で一巡する。

したがって、外部信号のエツジが到来したか否かのセン
ス処理などの即断性を要する処理を内側のループで行え
ば、短い巡回サイクルで判断処理が次々と実行できるこ
とになる。

ただ、このようなデータ処理フローでは必然的に外側の
ループの処理に多くの時間を要することになるので、外
側のループでのデータ処理速度が内側でのそれに比べて
十分に高くないと、全体としてのデータの処理効率は低
下する。例えば、外側のループでのデータ処理速度が内
側でのそれと同等であれば、命令群ｓ２を実行している
間に内側のループでの処理が何回も繰り返されることに
なるが、内側のループにおいて命令群ｍ６の実行が完了
した直後に命令群ｓ２の実行が完了したとすると、命令
群ｍ１の実行が行われている間は外側での処理は休止状
態となって処理効率が低下するだけでなく、命令群ｍ２
において再び命令群Ｓ２が起動された場合には、命令群
ｓ４．ｓ５．ｓ６を一度も実行することなく命令群３２
を続けて２回実行してしまうことになる。

第１図に示した本発明のマイクロプロセッサでは第２の
プログラマブルカウンタ６５０によって次に実行される
プログラムの開始位置をアドレス格納ブロックに格納し
てお（とともに、第１のプログラマブルカウンタ６００
から特定のアドレス選択信号が出力されたときにウィン
ドウ７００の空きエリアの有無をチェックし、空きエリ
アが無ければ前記第１のプログラマブルカウンタ６００
による次の命令の選択を停止させる監視ブロック７８０
を用意することによって前記した問題を解決している。

すなわち、ＰＬＡｌｏｏにおいて無条件ジャンプ命令や
条件ブランチ命令が選択されたときには、ローカルバス
１５０を介して第１．第２のプログラマブルカウンタ６
００．　６５０に直接アドレス選択信号が送出されるが
、第３図の内側の処理ループを実行する第１のプログラ
マブルカウンタ６００によって外側の処理ループの命令
群が起動されたとき、ローカルバス１５０を介してＰＬ
Ａｌｏｏから送出されるアドレス選択信号はウィンドウ
７００に導かれ、第２のプログラマブルカウンタ６５０
が動作中でなければ、そのままウィンドウ７００を通過
して第２のプログラマブルカウンタ６５０のブリセント
データとなるが、第２のプログラマブルカウンタ６５０
が動作中の場合には、ポインター７３０の指す側のアド
レス格納エリアにアドレス情報を格納したうえでポイン
クー７３０の出力を反転させる。なお、このとき、ポイ
ンター７３０の指した側のアドレス格納エリアには既に
アドレス情報が格納されている場合にはりジエクション
フラグ７４０がセントされて以後のアドレス選択信号の
受付が拒否される。

また、リジェクションフラグ７４０がセットされた状態
で第１のプログラマブルカウンタ６００が第３図の内側
のループの特定の位置、例えばａ点を選択したときにＮ
ＡＮＤゲート７８１の出力レベルが′０′に移行してＡ
ＮＤゲート７８２を介して前記第１のプログラマブルカ
ウンタ６００へのクロック信号の供給が停止する。

一方、第２のプログラマブルカウンタ６５０によって実
行されるプログラムの最後には終了命令が置かれるが、
ＰＬＡｌｏｏからこの終了命令が送出されると、前記第
２のプログラマブルカウンタ６５０には第１．第２のア
ドレス格納エリア７１０．　７２０のうち古い方のアド
レス情報（ポインター７３０とりジェクションフラグ７
４０の出力状態から判別できる。）が転送され、そのデ
ータが［００・・・０００］でなければプリセットされ
たうえで、転送したアドレス情報を格納していたアドレ
ス格納エリアがクリアされ、さらに、リジェクションフ
ラグ７４０はリセットされる。

したがって、この時点において監視ブロック７８０を構
成するＮＡＮＤゲート７８１の出力レベルは“１°に戻
り、第３図の内側の処理ループの実行が再開される このようにして、第３図の外側の処理ループにおける各
命令群の実行に多くの時間を要したとしても、第２のプ
ログラマブルカウンタ６５０は内側の処理ループから起
動された順序にしたがった各命令群を次々と実行してい
くことができる。なお、第１図Ｂに示した例ではウィン
ドウ７００がアドレス格納エリアを２ケ所しか有してい
ないので、現在実行中の命令群も含めて３種類の命令群
のバッファリング能力しかないが、多くの場合、外側の
処理ループに配置される命令群は、一度処理が終われば
続いて起動されることは少なく　（第３図のデータ処理
フローそのものが、リアルタイム性を要求される命令群
を内側の処理ループに配置することを示している。）、
あまり支障はない。また、バッファリング能力を高める
ために、ウィンドウ７００のアドレス格納ブロックのエ
リアを増加させたり、第３図の外側の処理ループと同様
の第３゜第４の処理ループを増設することも可能である
。

ところで、第１図Ａに示した構成図において、演算器３
００と演算器３５０の２個の演算器が用意されているが
、前記演算器３００は、第３図の内側の処理ループにお
いて主としてデータの加算および減算を行い、前記演算
器３５０は外側の処理ループにおいて乗算を主体にした
演算を行う。内外の処理ループのためにそれぞれほぼ専
用の演算器を用意しているのは、加算器を用いた乗算な
どを実行するときに外側の処理ループで頻繁に加算器を
使用した場合にデータのシフト操作やキャリーの処理が
複雑、となり、それに伴ってハードウェアの負担が重く
なるのを回避するためである。

なお、実施例においては前記プログラム格納手段として
唯一のＰＬＡｌｏｏを用い、前記第１．第２の命令選択
手段としてそれぞれ第１．第２のプログラマブルカウン
タ６００．　６５０を用いているが、前記第１の命令選
択手段によって命令が選択される第１のプログラム格納
手段と、前記第２の命令選択手段によって命令が選択さ
れる第２のプログラム格納手段・を用いてもよく、さら
に、命令選択手段は第１のプログラマブルカウンタ６０
０による方法だけでなくアドレスランチと加算器の組み
合わせなどによっても構成できる。

発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、データの処理効率の高いマイクロプロセ・ノ
サを得ることができ、大なる効果を奏する。

【図面の簡単な説明】

第１図Ａ、Ｂは本発明の一実施例におけるマイクロプロ
セッサの構成図、第２図は第１図の主要１００・・・・
・・ＰＬＡ、２００・・・・・・ＲＡＭ、３００・・・
・・・演算器、３５０・・・・・・演算器、４００・・
・・・・データバス、４５０・・・・・・コントロール
バス、５００・・・・・・タイミングジェネレータ、６
００・・・・・・第１のプログラマブルカウンタ、６５
０・・・・・・第２のプログラマブルカウンタ、７１０
・・・・・・アドレス格納エリア、７２０・・・・・・
アドレス格納エリア、７８０・・・・・・監視ブロック
。 代理人の氏名　弁理士　中尾敏男　はか１名第２図 寡３図

Claims (1)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、ディジタルデータの読み書
   きが可能なデータ格納手段と、ディジタルデータの演算
   を実行する演算手段と、前記データ格納手段の入出力端
   子と前記演算手段の入出力端子を接続するデータバスと
   、前記プログラム格納手段から送出される命令に基づい
   て前記データ格納手段と前記演算手段の動作をコントロ
   ールするコントロール手段と、命令の実行タイミング信
   号を発生するタイミングジェネレータと、前記タイミン
   グジェネレータの出力に基づいて前記プログラム格納手
   段に格納された命令を逐次選択して第１の処理ループを
   形成する第１の命令選択手段と、前記第１の命令選択手
   段によって選択された命令によって指定された開始位置
   から格納された命令を選択して前記第１の処理ループに
   対してコンカレントな関係にある第２の処理ループを形
   成する第２の命令選択手段と、前記第１の処理ループの
   プログラムの実行に伴って次々と指定される前記開始位
   置を格納するアドレス格納手段と、前記第１の命令選択
   手段から特定のアドレス選択信号が出力されたときに前
   記アドレス格納手段の空きエリアの有無をチェックし、
   空きエリアが無ければ前記第１の命令選択手段による次
   の命令の選択を停止させる監視手段を備えてなるコンカ
   レントループを有するマイクロプロセッサ。