JPS6269317A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS6269317A JPS6269317A JP60209168A JP20916885A JPS6269317A JP S6269317 A JPS6269317 A JP S6269317A JP 60209168 A JP60209168 A JP 60209168A JP 20916885 A JP20916885 A JP 20916885A JP S6269317 A JPS6269317 A JP S6269317A
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- Japan
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- instruction
- program
- storage means
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理効率が高いマイクロプロセッサの構
成に関するものである。
成に関するものである。
従来の技術
近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格柄手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格柄手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。
また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献１と略記する。）に示されている。
報（以下、文献１と略記する。）に示されている。
発明が解決しようとする問題点
ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、単独のプロ
グラムでは処理の並列実行（いわゆるマルチタスク）が
困難であり、このため、データや命令の格納エリアを共
有する複数のＣＰＵ （中央演算処理ユニット）とそれ
ぞれが併行して実行される複数のプログラムを有する装
置が提案され、実際の製品としても、時分割で動作する
２個のＣＰＵを同一チップ上に有する８ビツトのワンチ
ノブマイクロンピニータＭＮ１８８０シリーズ、 ＭＮ
１８９０シリーズが松下電子工業（株）によって製品化
されている。
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、単独のプロ
グラムでは処理の並列実行（いわゆるマルチタスク）が
困難であり、このため、データや命令の格納エリアを共
有する複数のＣＰＵ （中央演算処理ユニット）とそれ
ぞれが併行して実行される複数のプログラムを有する装
置が提案され、実際の製品としても、時分割で動作する
２個のＣＰＵを同一チップ上に有する８ビツトのワンチ
ノブマイクロンピニータＭＮ１８８０シリーズ、 ＭＮ
１８９０シリーズが松下電子工業（株）によって製品化
されている。
共通の命令格納エリアにそれぞれが時分割で実行される
２系統のプログラムを格納する場合には、各プログラム
に対応する２系統の命令選択手段（プログラマブルカウ
ンタや、アドレスラッチとアドレス計算用の加算器など
に代表される。）が必要となるが、その場合、システム
リセ、ノド時をはじめとする各プログラムの開始アドレ
スが問題となる。すなわち、命令格納エリアを２等分し
て用いれば、実質的に２系統の分離された命令格納エリ
アを有しているのと同じであるから開始アドレスの問題
は生じない反面、２系統のプログラムのそれぞれの容量
が等しくならない限り、無駄な空きエリアが生じてしま
う。これに対し２て、２系統のプログラムのうち第１の
プログラムに対しては命令格納エリアをＯ番地から連続
して割り当て、続いて、第２のプログラムを格納する方
法は、命令格納エリアの効率的な利用が図れる反面、第
２のプログラムの開始アドレスが第１のプログラムの容
量に依存するため、内部に第２のプログラムの開始位置
情報を保持しておく必要があった。
２系統のプログラムを格納する場合には、各プログラム
に対応する２系統の命令選択手段（プログラマブルカウ
ンタや、アドレスラッチとアドレス計算用の加算器など
に代表される。）が必要となるが、その場合、システム
リセ、ノド時をはじめとする各プログラムの開始アドレ
スが問題となる。すなわち、命令格納エリアを２等分し
て用いれば、実質的に２系統の分離された命令格納エリ
アを有しているのと同じであるから開始アドレスの問題
は生じない反面、２系統のプログラムのそれぞれの容量
が等しくならない限り、無駄な空きエリアが生じてしま
う。これに対し２て、２系統のプログラムのうち第１の
プログラムに対しては命令格納エリアをＯ番地から連続
して割り当て、続いて、第２のプログラムを格納する方
法は、命令格納エリアの効率的な利用が図れる反面、第
２のプログラムの開始アドレスが第１のプログラムの容
量に依存するため、内部に第２のプログラムの開始位置
情報を保持しておく必要があった。
問題点を解決するための手段
前記した問題点を解決するために本発明のマイクロプロ
セッサは、低位アドレスから高位アドレスにかけて連続
して配置されて順次実行される命令群からなる第１のプ
ログラムと高位アドレスから低位アドレスにかけて連続
して配置されて順次実行される命令群からなる第２のプ
ログラムを格納するプログラム格納手段と、命令の実行
タイミング信号を発生するタイミングジェネレータの出
力に基づいてプログラム格納手段に格納された前記第１
のプログラムの特定の命令を選択する第１の命令選択手
段と、前記第１の命令選択手段による命令の選択に続い
て、前記プログラム格納手段に格納された第２のプログ
ラムの特定の命令を選択する第２の命令選択手段を備え
ている。
セッサは、低位アドレスから高位アドレスにかけて連続
して配置されて順次実行される命令群からなる第１のプ
ログラムと高位アドレスから低位アドレスにかけて連続
して配置されて順次実行される命令群からなる第２のプ
ログラムを格納するプログラム格納手段と、命令の実行
タイミング信号を発生するタイミングジェネレータの出
力に基づいてプログラム格納手段に格納された前記第１
のプログラムの特定の命令を選択する第１の命令選択手
段と、前記第１の命令選択手段による命令の選択に続い
て、前記プログラム格納手段に格納された第２のプログ
ラムの特定の命令を選択する第２の命令選択手段を備え
ている。
作用
本発明では前記した構成によって、データ処理効率が高
く、メモリ利用効率の良いマ・イクロプロセッサを得る
ことができる。
く、メモリ利用効率の良いマ・イクロプロセッサを得る
ことができる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラマブルロジソク
アレイ （命令を格納する読みだし専用メモリがその中
心をなし、図中においてＰＬＡなる略記号で示されてい
る。以下ＰＬＡと略３己する。）１００と、ディジタル
データのＦ＆み書きを行うランダムアクセスメモリ （
図中においてＲＡＭなる略記号で示されている。以下、
ＲＡＭと略記する。）２００およびレジスタファイル２
５０と、ディジタルデータの算術および論理演算を実行
する第１の演算器（−最にはＡ Ｌ ＩＪなる略記号で
示される。）３００および第２の演算器３５０と、前記
ＲＡＭ２００および前記レジスタファイル２５０の共通
の入出力端子と前記演算器３００．３５０の入出力端子
を接続するデータバス４００と、前記ＰＬＡ１００から
送出される命令に基づいて前記ＲＡＭ２００． レジ
スタファイル２５０と前記演算器３００，３５０の動作
をコントロールするコントロールバス４５０と、外部ク
ロック入力端子１０に供給されるクロック信号をもとに
命令の実行タイミング信号を発生するタイミングジェネ
レータ（図中においてＴＧなる略記号で示されている。
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラマブルロジソク
アレイ （命令を格納する読みだし専用メモリがその中
心をなし、図中においてＰＬＡなる略記号で示されてい
る。以下ＰＬＡと略３己する。）１００と、ディジタル
データのＦ＆み書きを行うランダムアクセスメモリ （
図中においてＲＡＭなる略記号で示されている。以下、
ＲＡＭと略記する。）２００およびレジスタファイル２
５０と、ディジタルデータの算術および論理演算を実行
する第１の演算器（−最にはＡ Ｌ ＩＪなる略記号で
示される。）３００および第２の演算器３５０と、前記
ＲＡＭ２００および前記レジスタファイル２５０の共通
の入出力端子と前記演算器３００．３５０の入出力端子
を接続するデータバス４００と、前記ＰＬＡ１００から
送出される命令に基づいて前記ＲＡＭ２００． レジ
スタファイル２５０と前記演算器３００，３５０の動作
をコントロールするコントロールバス４５０と、外部ク
ロック入力端子１０に供給されるクロック信号をもとに
命令の実行タイミング信号を発生するタイミングジェネ
レータ（図中においてＴＧなる略記号で示されている。
）５００と、前記タイミングジェネレータ５００の出力
に基づいて前記ＰＬＡ１００に格納された特定の命令を
選択する第１のプログラマブルカウンタ（図中において
ＰＣＩなる略記号で示されている。）６００と、前記第
１のプログラマブルカウンタ６００による命令の選択に
続いて前記タイミングジェネレータ５００の出力に基づ
いて前記ＰＬＡ１００の特定の命令を選択する第２のプ
ログラマブルカウンタ（図中においてＰＯ２なる略記号
で示されている。）６５０を備えている。また、前記タ
イミングジェネレータ５００の出力信号がクロック信号
とじて供給される１６ビツトのカウンタ８００と、前記
カウンタ８００のカウント値を前記データバス４００に
送出するためのスイッチ回路９００と、前記カウンタ８
００の特定のビット出力信号と前記第１のプログラマブ
ルカウンタ６００の特定のカウント値を示す出力信号（
例えば、［０００・・００］をデコードする出力信号、
）の周波数比較を行って、プログラムが無限ループに突
入したときなどに前記第１のプログラマブルカウンタ６
００と前記前記第２のプログラマブルカウンタ６５０を
リセットする周波数比較器１０００を備えている。さら
に、前記タイミングジェネレータ５００の出力信号をク
ロック信号とし、外部信号入力端子２０に印加される信
号のエツジが到来したときもしくはプログラムによって
スタートさせられたときに動作するタイマー１１００と
、前記タイマー１１００の出力信号によってマスターラ
ッチ部のデータがスレイブランチ部に転送されるマスタ
ースレイブ形式の出力ボート１２００と、前記データバ
ス４００に送出されるデータを取り込んでアナログ電圧
に変換するＤ−Ａコンバータ１３００と、前記コントロ
ールバス４５０に送出される指令にしたがって前記デー
タバス４００に特定のデータを送出する読みだし専用メ
モリ （図中においてＲＯＭなる略記号で示されている
。以下、ＲＯＭと略記する。）１４００と、前記ＲＡＭ
２００および前記レジスタファイル２５０のアドレスを
選択する（前記ＲＡＭ２００および前記レジスタファイ
ル２５０はたがいに異なるアドレス上に配置されている
。）アドレスデコーダ１５００ならびに前記ＲＯＭ１４
００のアドレスを選択するアドレスデコーダ１６００を
備えている。なお、入力コントローラ１７０ｏは、外部
信号入力端子３０，４０，５０，６０，７０．８０に印
加される入力信号のエツジが到来したときに、その時点
のカウンタ８００のカウント値をレジスタファイル２５
０の中の特定のレジスタに転送させる（同時に複数の入
力信号のエツジが到来したときには、複数のレジスタが
選択される。）とともに、図示されてはいない入力信号
受は付はフラグをセットする機能を有している。
に基づいて前記ＰＬＡ１００に格納された特定の命令を
選択する第１のプログラマブルカウンタ（図中において
ＰＣＩなる略記号で示されている。）６００と、前記第
１のプログラマブルカウンタ６００による命令の選択に
続いて前記タイミングジェネレータ５００の出力に基づ
いて前記ＰＬＡ１００の特定の命令を選択する第２のプ
ログラマブルカウンタ（図中においてＰＯ２なる略記号
で示されている。）６５０を備えている。また、前記タ
イミングジェネレータ５００の出力信号がクロック信号
とじて供給される１６ビツトのカウンタ８００と、前記
カウンタ８００のカウント値を前記データバス４００に
送出するためのスイッチ回路９００と、前記カウンタ８
００の特定のビット出力信号と前記第１のプログラマブ
ルカウンタ６００の特定のカウント値を示す出力信号（
例えば、［０００・・００］をデコードする出力信号、
）の周波数比較を行って、プログラムが無限ループに突
入したときなどに前記第１のプログラマブルカウンタ６
００と前記前記第２のプログラマブルカウンタ６５０を
リセットする周波数比較器１０００を備えている。さら
に、前記タイミングジェネレータ５００の出力信号をク
ロック信号とし、外部信号入力端子２０に印加される信
号のエツジが到来したときもしくはプログラムによって
スタートさせられたときに動作するタイマー１１００と
、前記タイマー１１００の出力信号によってマスターラ
ッチ部のデータがスレイブランチ部に転送されるマスタ
ースレイブ形式の出力ボート１２００と、前記データバ
ス４００に送出されるデータを取り込んでアナログ電圧
に変換するＤ−Ａコンバータ１３００と、前記コントロ
ールバス４５０に送出される指令にしたがって前記デー
タバス４００に特定のデータを送出する読みだし専用メ
モリ （図中においてＲＯＭなる略記号で示されている
。以下、ＲＯＭと略記する。）１４００と、前記ＲＡＭ
２００および前記レジスタファイル２５０のアドレスを
選択する（前記ＲＡＭ２００および前記レジスタファイ
ル２５０はたがいに異なるアドレス上に配置されている
。）アドレスデコーダ１５００ならびに前記ＲＯＭ１４
００のアドレスを選択するアドレスデコーダ１６００を
備えている。なお、入力コントローラ１７０ｏは、外部
信号入力端子３０，４０，５０，６０，７０．８０に印
加される入力信号のエツジが到来したときに、その時点
のカウンタ８００のカウント値をレジスタファイル２５
０の中の特定のレジスタに転送させる（同時に複数の入
力信号のエツジが到来したときには、複数のレジスタが
選択される。）とともに、図示されてはいない入力信号
受は付はフラグをセットする機能を有している。
以上のように構成されたマイクロプロセッサについて、
第１図に示し・た構成図と、第２図に示した主要部のタ
イミングチャートによりその動作を説明する。
第１図に示し・た構成図と、第２図に示した主要部のタ
イミングチャートによりその動作を説明する。
まず、第２図Ａは第１図の外部クロック入力端子ＩＯに
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ５００を介してカウンタ
８００およびタイマー１１００、入力コントローラ１７
００供給されるクロック信号波形を示したものであり、
第２図Ｃ２Ｄはそれぞれタイミングジェネレータ５００
を介して第１．第２のプログラマブルカウンタ６００゜
６５０に供給されるクロック信号波形を示したものであ
る。また、第２図ＥはＰＬＡｌｏｏからコントロールバ
ス４５０に送出される命令の実行サイクルを表している
。さらには、第２図Ｆはデータバス４００に送出される
データの切り換えサイクルを表している。
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ５００を介してカウンタ
８００およびタイマー１１００、入力コントローラ１７
００供給されるクロック信号波形を示したものであり、
第２図Ｃ２Ｄはそれぞれタイミングジェネレータ５００
を介して第１．第２のプログラマブルカウンタ６００゜
６５０に供給されるクロック信号波形を示したものであ
る。また、第２図ＥはＰＬＡｌｏｏからコントロールバ
ス４５０に送出される命令の実行サイクルを表している
。さらには、第２図Ｆはデータバス４００に送出される
データの切り換えサイクルを表している。
つまり、第１のプログラマブルカウンタ６００によって
ＰＬＡＩ ＯＯの特定の命令が選択されて、第２図Ｅの
Ｍ記号を付したタイミングにおいてコントロールバス４
５０にその命令が送出された後に、第２のプログラマブ
ルカウンタ６５０によって選択された命令が、第２図Ｅ
のＳ記号を付したタイミングにおいてコントロールバス
４５０に送出されることになる。第２図Ｆに示されたデ
ータバス４００の切り損え期間が第２図Ｅに示されたコ
ントロールバス４５０のそれに比べて半分になっている
のは、第２図Ｂの信号波形がアクティブレベルにある期
間を入力コントローラ１７００によるカウンタ８００の
カウント値のレジスタファイル２５０への転送に割り当
てているためである。
ＰＬＡＩ ＯＯの特定の命令が選択されて、第２図Ｅの
Ｍ記号を付したタイミングにおいてコントロールバス４
５０にその命令が送出された後に、第２のプログラマブ
ルカウンタ６５０によって選択された命令が、第２図Ｅ
のＳ記号を付したタイミングにおいてコントロールバス
４５０に送出されることになる。第２図Ｆに示されたデ
ータバス４００の切り損え期間が第２図Ｅに示されたコ
ントロールバス４５０のそれに比べて半分になっている
のは、第２図Ｂの信号波形がアクティブレベルにある期
間を入力コントローラ１７００によるカウンタ８００の
カウント値のレジスタファイル２５０への転送に割り当
てているためである。
なお、第１．第２のプログラマブルカウンタはそれぞれ
第２図Ｃ，Ｄの矢印を付したエツジにおいてカウント値
を更新させられるが、第２図Ｅにおいて、実際に命令が
コントロールバス４５０に送出されるタイミングが半周
期遅らされているのは、ＰＬＡｌｏｏでの遅延マージン
を考慮したためである。
第２図Ｃ，Ｄの矢印を付したエツジにおいてカウント値
を更新させられるが、第２図Ｅにおいて、実際に命令が
コントロールバス４５０に送出されるタイミングが半周
期遅らされているのは、ＰＬＡｌｏｏでの遅延マージン
を考慮したためである。
このようにして、ＰＬＡｌｏｏに格納された２系統のプ
ログラムを時分割で実行することができる。
ログラムを時分割で実行することができる。
第３図はＰＬＡｌｏｏと第１のプログラマブルカウンタ
６００および第２のプログラマブルカウンタ６５０の接
続関係と、ＰＬＡｌｏｏの内部のプログラム格納部にお
ける２つのプログラムの配置状況を示した構成図で、１
０ビツト（最大で１０２４バイトのプログラムエリアを
想定している。）のアップカウント形式の第１のプログ
ラマブルカウンタ６００の各ビットの反転出力は３ステ
ートインバーダ６０１〜６１０を介してＰＬＡｌｏｏの
アドレスデコーダ１１０に供給され、同じ（１０ビツト
のアップカウント形式の第２のプログラマブルカウンタ
６５０の各ビットの非反転出力は３ステートインバーダ
６５１〜６６０を介して前記アドレスデコーダ１１０に
供給されている。また、ＰＬＡｌｏｏのプログラム格納
部１２０は、第１のプログラマブルカウンタ６００によ
って実行されるプログラムが格納されたエリアＡと、第
２のプログラマブルカウンタ６５０によって実行される
プログラムが格納されたエリアＢに２分され、プログラ
ム格納部１２０からの命令コードはインストラクション
バス１３０を介してインストラクションデコーダ１４０
に供給され、コントロールコードに変換されたうえでコ
ントロールバス４５０に送出される。なお、第２のプロ
グラマブルカウンタ６５０の出力を３ステートインバー
タ６５１〜６６０によって反転させてアドレスデコーダ
１１０へ供給していることからもわかるように、プログ
ラム格納部１２０のエリアＡには第３図のａ方向に連続
した命令が配置されているが、エリアＢにはｂ方向に連
続した命令が配置されている。すなわち、第１のプログ
ラマブルカウンタ６００によって選択されて実行される
第１のプログラムはその命令群が低位アドレスから高位
アドレスにかけて連続して配置され、その開始アドレス
は ［００・・・０００］番地となり、第２のプログラ
マブルカウンタ６５０によって選択されて実行される第
２のプログラムはその命令群が高位アドレスから低位ア
ドレスにかけて連続して配置され、その開始アドレスは
［１１・・・１１１］となる。
６００および第２のプログラマブルカウンタ６５０の接
続関係と、ＰＬＡｌｏｏの内部のプログラム格納部にお
ける２つのプログラムの配置状況を示した構成図で、１
０ビツト（最大で１０２４バイトのプログラムエリアを
想定している。）のアップカウント形式の第１のプログ
ラマブルカウンタ６００の各ビットの反転出力は３ステ
ートインバーダ６０１〜６１０を介してＰＬＡｌｏｏの
アドレスデコーダ１１０に供給され、同じ（１０ビツト
のアップカウント形式の第２のプログラマブルカウンタ
６５０の各ビットの非反転出力は３ステートインバーダ
６５１〜６６０を介して前記アドレスデコーダ１１０に
供給されている。また、ＰＬＡｌｏｏのプログラム格納
部１２０は、第１のプログラマブルカウンタ６００によ
って実行されるプログラムが格納されたエリアＡと、第
２のプログラマブルカウンタ６５０によって実行される
プログラムが格納されたエリアＢに２分され、プログラ
ム格納部１２０からの命令コードはインストラクション
バス１３０を介してインストラクションデコーダ１４０
に供給され、コントロールコードに変換されたうえでコ
ントロールバス４５０に送出される。なお、第２のプロ
グラマブルカウンタ６５０の出力を３ステートインバー
タ６５１〜６６０によって反転させてアドレスデコーダ
１１０へ供給していることからもわかるように、プログ
ラム格納部１２０のエリアＡには第３図のａ方向に連続
した命令が配置されているが、エリアＢにはｂ方向に連
続した命令が配置されている。すなわち、第１のプログ
ラマブルカウンタ６００によって選択されて実行される
第１のプログラムはその命令群が低位アドレスから高位
アドレスにかけて連続して配置され、その開始アドレス
は ［００・・・０００］番地となり、第２のプログラ
マブルカウンタ６５０によって選択されて実行される第
２のプログラムはその命令群が高位アドレスから低位ア
ドレスにかけて連続して配置され、その開始アドレスは
［１１・・・１１１］となる。
したがって、システムリセット時などにおいては、第１
．第２のプログラマブルカウンタ６００゜６５０を単に
リセットするだけで第１．第２のプログラムのいずれを
もその開始アドレスから実行させることができ、また第
１．第２のプログラムの終了アドレスには互いにオーバ
ーラツプすること以外の制限は何ら加わらないから、メ
モリ容量が許される限りにおいては、プログラム格納部
１２０のエリアを効率良く使用することができる。
．第２のプログラマブルカウンタ６００゜６５０を単に
リセットするだけで第１．第２のプログラムのいずれを
もその開始アドレスから実行させることができ、また第
１．第２のプログラムの終了アドレスには互いにオーバ
ーラツプすること以外の制限は何ら加わらないから、メ
モリ容量が許される限りにおいては、プログラム格納部
１２０のエリアを効率良く使用することができる。
発明の効果
本発明のマイクロプロセッサは以上の説明からも明らか
なように、低位アドレスから高位アドレスにかけて連続
して配置されて順次実行される命令群からなる第１のプ
ログラムと高位アドレスから低位アドレスにかけて連続
して配置されて順次実行される命令群からなる第２のプ
ログラムを格納するプログラム格納手段（ＰＬＡｌｏｏ
）と、ディジタルデータの読み書きが可能なデータ格納
手段（ＲＡＭ２００）と、ディジタルデータの演算を実
行する演算手段（演算器３００，３５０）と、前記デー
タ格納手段の入出力端子と前記演算手段の入出力端子を
接続するデータバス４００と、前記プログラム格納手段
から送出される命令に基づいて前記データ格納手段と前
記演算手段の動作をコントロールするコントロール手段
（コントロールバス４５０）と、命令の実行タイミング
信号を発生するタイミングジェネレータ５００の出力に
基づいて前記プログラム格納手段に格納された前記第１
のプログラムの特定の命令を選択する第１の命令選択手
段（プログラマブルカウンタ６００）と、前記第１の命
令選択手段による命令の選択に続いて、前記プログラム
格納手段に格納された第２のプログラムの特定の命令を
選択する第２の命令選択手段（プログラマブルカウンタ
６５０）を備えたことを特徴とするもので、データ処理
効率が高く、メモリ利用効率の良いマイクロプロセッサ
を得ることができ、大なる効果を奏する。
なように、低位アドレスから高位アドレスにかけて連続
して配置されて順次実行される命令群からなる第１のプ
ログラムと高位アドレスから低位アドレスにかけて連続
して配置されて順次実行される命令群からなる第２のプ
ログラムを格納するプログラム格納手段（ＰＬＡｌｏｏ
）と、ディジタルデータの読み書きが可能なデータ格納
手段（ＲＡＭ２００）と、ディジタルデータの演算を実
行する演算手段（演算器３００，３５０）と、前記デー
タ格納手段の入出力端子と前記演算手段の入出力端子を
接続するデータバス４００と、前記プログラム格納手段
から送出される命令に基づいて前記データ格納手段と前
記演算手段の動作をコントロールするコントロール手段
（コントロールバス４５０）と、命令の実行タイミング
信号を発生するタイミングジェネレータ５００の出力に
基づいて前記プログラム格納手段に格納された前記第１
のプログラムの特定の命令を選択する第１の命令選択手
段（プログラマブルカウンタ６００）と、前記第１の命
令選択手段による命令の選択に続いて、前記プログラム
格納手段に格納された第２のプログラムの特定の命令を
選択する第２の命令選択手段（プログラマブルカウンタ
６５０）を備えたことを特徴とするもので、データ処理
効率が高く、メモリ利用効率の良いマイクロプロセッサ
を得ることができ、大なる効果を奏する。
第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のＰＬＡと第１、第２のプログラマ
ブルカウンタの接続関係とＰＬＡの内部のプログラム格
納部における２つのプログラムの配置状況を示した構成
図である。 １００・・・・・・ＰＬＡ、２００・・・・・・ＲＡＭ
、３００・・・・・・演算器、３５０・・・・・・演算
器、４００・・・・・・データバス、４５０・・・・・
・コントロールバス、５００・・・・・・タイミングジ
ェネレータ、６００・・・・・・第１のプログラマブル
カウンタ、６５０・・・・・・第２のプログラマブルカ
ウンタ。
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のＰＬＡと第１、第２のプログラマ
ブルカウンタの接続関係とＰＬＡの内部のプログラム格
納部における２つのプログラムの配置状況を示した構成
図である。 １００・・・・・・ＰＬＡ、２００・・・・・・ＲＡＭ
、３００・・・・・・演算器、３５０・・・・・・演算
器、４００・・・・・・データバス、４５０・・・・・
・コントロールバス、５００・・・・・・タイミングジ
ェネレータ、６００・・・・・・第１のプログラマブル
カウンタ、６５０・・・・・・第２のプログラマブルカ
ウンタ。
Claims (1)
- 低位アドレスから高位アドレスにかけて連続して配置さ
れて順次実行される命令群からなる第１のプログラムと
高位アドレスから低位アドレスにかけて連続して配置さ
れて順次実行される命令群からなる第２のプログラムを
格納するプログラム格納手段と、ディジタルデータの読
み書きが可能なデータ格納手段と、ディジタルデータの
演算を実行する演算手段と、前記データ格納手段の入出
力端子と前記演算手段の入出力端子を接続するデータバ
スと、前記プログラム格納手段から送出される命令に基
づいて前記データ格納手段と前記演算手段の動作をコン
トロールするコントロール手段と、命令の実行タイミン
グ信号を発生するタイミングジェネレータと、前記タイ
ミングジェネレータの出力に基づいて前記プログラム格
納手段に格納された第１のプログラムの特定の命令を選
択する第１の命令選択手段と、前記第１の命令選択手段
による命令の選択に続いて前記タイミングジェネレータ
の出力に基づいて前記プログラム格納手段に格納された
第２のプログラムの特定の命令を選択する第２の命令選
択手段とを具備してなるマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209168A JPS6269317A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209168A JPS6269317A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269317A true JPS6269317A (ja) | 1987-03-30 |
Family
ID=16568455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209168A Pending JPS6269317A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013073424A (ja) * | 2011-09-28 | 2013-04-22 | Kyocera Document Solutions Inc | 情報処理装置及び情報処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
| JPS58213362A (ja) * | 1982-06-07 | 1983-12-12 | Toshiba Corp | １チツプマイクロコンピユ−タ |
-
1985
- 1985-09-20 JP JP60209168A patent/JPS6269317A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
| JPS58213362A (ja) * | 1982-06-07 | 1983-12-12 | Toshiba Corp | １チツプマイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013073424A (ja) * | 2011-09-28 | 2013-04-22 | Kyocera Document Solutions Inc | 情報処理装置及び情報処理方法 |
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