JPS63298632A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理効率が高いマイクロプロセッサの構
成に関するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。

また、その代表的な構造が特公昭５８−３３５８４号公
報に示されている。

発明が解決しようとする問題点 ところで、共通の命令格納エリアにプログラムとデータ
群を格納する場合には、データ群の開始アドレスが問題
となる。すなわち、命令格納エリアを２等分して用いれ
ば、実質的に２系統の分離された命令格納エリアを有し
ているのと同じであるから開始アドレスの問題は生じな
い反面、プログラムとデータ群のそれぞれの容量が等し
くならない限り、無駄な空きエリアが生じてしまう、こ
れに対して、プログラムに対しては命令格納エリアをＯ
番地から連続して割り当て、続いてデータ群を格納する
方法は、命令格納エリアの効率的な利用が図れる反面、
データ群の開始アドレスがプログラムの容量に依存する
ため、内部にデータ群の開始位置情報を保持しておく必
要があった。また、命令格納エリアに格納されたデータ
群は、たとえばメカニズムの操作に使用した場合、プロ
グラムあるいは外部装置などによって電気的に書き換え
が不可能であるため、メカニズム特有の誤差などにより
最適なメカニズムコントロールができないという問題点
を有していた。

本発明は上記問題点に鑑み、共通の命令格納エリアにプ
ログラムとデータ群を格納する場合には無駄な空きエリ
アを生じず、内部にデータ群の開始位置情報を保持する
必要がないのでメモリ利用効率が良く、また前記データ
群をプログラムあるいは外部装置などによって電気的に
書き換え可能にしメカニズム操作に最適なデータを設定
できる拡張性の高いマイクロプロセッサを提供するもの
である。

問題点を解決するための手段 前記した問題点を解決するために本発明のマイクロプロ
セッサは、低位アドレスがら高位アドレスにかけて連続
して配置されて順次実行される命令群からなるプログラ
ムと高位アドレスがら低位アドレスにかけて連続して配
置されて順次参照される電気的に書き換え可能なデータ
を格納するプログラム格納手段と、命令の実行タイミン
グ信号を発生するタイミングジェネレータの出力に基づ
いてプログラム格納手段に格納された前記プログラムの
特定の命令を選択する命令選択手段と、前記プログラム
格納手段のデータ格納エリアに格納されたデータ群の特
定のデータを参照するデータ参照手段を備えている。

作用 本発明では前記した構成によって、命令格納エリアに無
駄な空きエリアを生じず、内部にデータ群の開始位置情
報を保持する必要がなくなり、また、命令格納エリアに
プログラムにより電気的に書き換え可能なデータ群を保
持することにより、拡張性が高く、メモリ利用効率の良
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、データ群が格納される電
気的に書き換え可能な読み出し専用メモリ（図中におい
てＥＥＦＲＯＭなる略記号で示されている）を内部に持
ち、順次実行される命令群からなるプログラムが格納さ
れるプログラマプルロジックアレイ（命令を格納する読
みだし専用メモリがその中心をなし、図中においてＰＬ
Ａなる略記号で示されている。以下、ＰＬＡと略記する
ｅ）１００と、ディジタルデータの読み書きを行うラン
ダムアクセスメモリ　（図中においてＲＡＭなる略記号
で示されている。以下、ＲＡＭと略記する。）２００お
よびレジスタファイル２５０と、ディジタルデータの算
術および論理演算を実行する第１の演算器（一般にはＡ
ＬＵなる略記号で示される）３００および第２の演算器
３５０と、前記ＲＡＭ２００および前記レジスタファイ
ル２５０の共通の入出力端子と前記演算器３００．３５
０の入出力端子を接続するデータバス４００と、前記Ｐ
ＬＡ１００から送出される命令に基づいて前記ＲＡＭ２
００．　　レジスタファイル２５０と前記演算器３００
，３５０の動作をコントロールするコントロールバス４
５０と、外部クロック入力端子ｌＯに供給されるクロッ
ク信号をもとに命令の実行タイミング信号を発生するタ
イミングジェネレータ（図中においてＴＧなる略記号で
示されている）　５００と、前記タイミングジェネレー
タ５００の出力に基づいて前記ＰＬＡ１００に格納され
た特定の命令を選択するプログラマブルカウンタ（図中
においてＰＣなる略記号で示されている）６００と、前
記タイミングジェネレータ５００の出力に基づいて前記
ＰＬＡ１００の特定のデータを選択するデータアドレス
レジスタ（図中においてＤＲなる略記号で示されている
）６５０を備えている。また、前記タイミングジェネレ
ータ５００の出力信号がクロック信号として供給される
１６ビツトのカウンタ８００と、前記カウンタ８００の
カウンタ値を前記データバス４００に送出するためのス
イッチ回路９００と、前記カウンタ８００の特定のビッ
ト出力信号と前記プログラマブルカウンタ６００の特定
のカウンタ値を示す出力信号（たとえば、〔０００・・
・・・・００〕をデコードする出力信号）の周波数比較
を行って、プログラムが無限ループに突入したときなど
に前記プログラマブルカウンタ６００をリセットする周
波数比較器１０００を備えている。さらに、前記タイミ
ングジェネレータ５００の出力信号をクロック信号とし
、外部信号入力端子２０に印加される信号のエツジが到
来したときもしくはプログラムによってスタートさせら
れたときに動作するタイマー１１００と、前記タイマー
１１００の出力信号によってマスターラッチ部のデータ
がスレイブラッチ部に転送されるマスタースレイプ形式
の出力ポート１２００と、前記データバス４００に送出
されるデータを取り込んでアナログ電圧に変換するＤ−
Ａコンバータ１３００と、前記ＲＡＭ２００および前記
レジスタファイル２５０のアドレスを選択する（前記Ｒ
ＡＭ２００および前記レジスタファイル２５０はたがい
に異なるアドレス上に配置されている）アドレスデコー
ダ１４００を備えている。なお、入力コントローラ１５
００は、外部信号入力端子３０．　４０．　５０゜６０
．７０．８０．に印加される入力信号のエツジが到来し
たときに、その時点のカウンタ８００のカウント値をレ
ジスタファイル２５０の中の特定のレジスタに転送させ
る（同時に複数の入力信号のエツジが到来したときには
、複数のレジスタが選択される）とともに、図示されて
はいない人力信号受は付はフラグをセットする機能を有
している。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。

まず、第２図囚は第１図の外部クロック入力端子１０に
供給されるクロック信号波形を示したものであり、第２
図りはタイミングジェネレータ５００を介してカウンタ
８００およびタイマー１１００、入力コントローラ１５
００に供給されるクロック信号波形を示したものであり
、また、第２図■はタイミングジェネレータ５００を介
してプログラマブルカウンタ６００に供給されるクロッ
ク信号波形を示したものでもある０次に、第２図０はＰ
ＬＡｌｏｏからコントロールバス４５０に送出される命
令の実行サイクルを表している。

さらには、第２図０はデータバス４００に送出されるデ
ータの切り換えサイクルを表している。

つまり、プログラマブルカウンタ６００によってＰＬＡ
Ｉ　００の特定の命令が選択されて、第２図０のタイミ
ングにおいてコントロールバス４５０にその命令が送出
されることになる。第２図りに示されたデータバス４０
０の切り換え期間が第２図０に示されたコントロールバ
ス４５０のそれに比べて半分になっているのは、第２図
０の信号波形がアクティブレベルにある期間を人力コン
トローラ１５００によるカウンタ８００のカウント値の
レジスタファイル２５０への転送に割り当てているため
である。なお、プログラマブルカウンタは第２図りの矢
印を付したエツジにおいてカウント値を更新させられる
が、第２図りにおいて、実際に命令がコントロールバス
４５０に送出されるタイミングが半周期遅らされている
のは、ＰＬＡｌｏｏでの遅延マージンを考慮したためで
ある。

このようにして、ＰＬＡｌｏｏに格納されたプログラム
を時分割で実行することができる。

第３図はＰＬＡｌｏｏとプログラマブルカウンタ６００
と、ＰＬＡｌｏｏの内部のプログラム格納部におけるプ
ログラムとデータ群の配置状況を示した構成図で、１０
ビツト（最大で１０２４バイトのプログラムエリアを想
定している）のアップカウント形式のプログラマブルカ
ウンタ６００の各ビットの反転出力は３ステートインバ
ータ６０１〜６１０を介してＰＬＡｌｏｏのアドレスデ
コーダ１１０に供給されている。また、ＰＬＡｌｏｏの
プログラム格納部１２０は、プログラマブルカウンタ６
００によって実行されるプログラムが格納されたエリア
Ａと、データアドレスレジスタ６５０によって参照され
るデータが格納されたエリアＢに２分され、プログラム
格納部１２０からの命令コードはインストラフシランバ
ス１３０を介してインストラフシランデコーダ１４０に
供給され、コントロールコードに変換されたうえでコン
トロールバス４５０に送出される。なお、プログラム格
納部１２０のエリアＡには第３図のａ方向に連続した命
令が配置されているが、エリアＢにはｂ方向に連続した
データが配置されている。

すなわち、プログラマブルカウンタ６００によって選択
されて実行されるプログラムはその命令群が低位アドレ
スから高位アドレスにかけて連続して配置され、その開
始アドレスは〔００・・・・・・０００〕番地となり、
データアドレスレジスタ６５０によって参照されるデー
タ群が高位アドレスから低位アドレスにかけて連続して
配置され、その開始アドレスは〔１１・・・・・・１１
１〕となる。

したがって、システムリセット時などにおいては、プロ
グラマブルカウンタ６００を単にリセットするだけでプ
ログラムをその開始アドレスから実行させることができ
、またプログラムとデータ群の終了アドレスにはオーバ
ーラツプすること以外の制限は何ら加わらないから、メ
モリ容量が許される限りにおいては、プログラム格納部
１２０のエリアを効率良く使用することができる。

また、メカニズムのコントロールに使用した場合、プロ
グラム格納部１２０のエリアＢに格納されたデータ群を
プログラムあるいは外部から装置によって電気的に書き
換えることができるので、メカニズム特有の誤差などに
より、前記データ群の変更が生じてもすぐに対応できる
。そして、変更したデータ群はマイクロプロセッサの電
源をオフにしても消滅しないので再び変更が生じるまで
設定したデータ群は有効となる。

発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、低位アドレスから高位アドレスにかけて連続
して配置されて順次実行される命令群からなるプログラ
ムと高位アドレスから低位アドレスにかけて連続して配
置されて順次参照される電気的に書き換え可能なデータ
群を格納するプログラム格納手段（ＰＬＡｌｏｏ）と、
ディジタルデータの読み書きが可能なデータ格納手段（
ＲＡＭ２００）と、ディジタルデータの演算を実行する
演算手段（演算器３００．３５０）と、前記データ格納
手段の入出力端子と前記演算手段の入出力端子を接続す
るデータバス４００と、前記プログラム格納手段から送
出される命令に基づいて前記データ格納手段と前記演算
手段の動作をコントロールするコントロール手段（コン
トロールバス４５０）と、命令の実行タイミング信号を
発生するタイミングジェネレータ５００の出力に基づい
て前記プログラム格納手段に格納された前記プログラム
の特定の命令を選択する命令選択手段（プログラマブル
カウンタ６００）と、前記プログラム格納手段に格納さ
れたデータ群の特定のデータを参照するデータ参照手段
（データアドレスレジスタ６５０）を備えたことを特徴
とするもので、上位機種に対しコンパチビリティに冨み
、拡張性が高く、メモリ利用効率の良いマイクロプロセ
ッサを得ることができ、また、命令格納エリアに格納さ
れたデータ群（ＰＬＡｌｏｏ）をブロダラムなどにより
最適な設定にできるなど大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のＰＬＡとプログラマブルカウンタ
の接続関係と、ＰＬＡの内部のプログラム格納部におけ
るプログラムとデータ群の配置状況を示した構成図であ
る。 １００・・・・・・ＰＬＡ＝２００・・・・・・ＲＡＭ
、３００・・・・・・演算器、３５０・・・・・・演算
器、４００・・・・・・データバス、４５０・・・・・
・コントロールバス、５００・・・・・・タイミングジ
ェネレータ、６００・・・・・・プログラマブルカウン
タ、６５０・・・・・・データアドレスレジス！。 代理人の氏名　弁理士　中尾敏男　はか１名第２図

Claims (1)

【特許請求の範囲】
1. 低位アドレスから高位アドレスにかけて連続して配置さ
   れて順次実行される命令群からなるプログラムと高位ア
   ドレスから低位アドレスにかけて連続して配置される電
   気的に書き換え可能なデータ群を格納するプログラム格
   納手段と、ディジタルデータの読み書きが可能なデータ
   格納手段と、ディジタルデータの演算を実行する演算手
   段と、前記データ格納手段の入出力端子と前記演算手段
   の入出力端子を接続するデータバスと、前記プログラム
   格納手段から送出される命令に基づいて前記データ格納
   手段と前記演算手段の動作をコントロールするコントロ
   ール手段と、命令の実行タイミング信号を発生するタイ
   ミングジェネレータと、前記タイミングジェネレータの
   出力に基づいて前記プログラム格納手段に格納されたプ
   ログラムの特定の命令を選択する命令選択手段と、前記
   タイミングジェネレータの出力に基づいて前記プログラ
   ム格納手段のデータ格納エリアに格納されたデータ群の
   特定のデータを参照するデータ参照手段とを具備してな
   るマイクロプロセッサ。