JPS5854418A - 割込み処理方式 - Google Patents
割込み処理方式Info
- Publication number
- JPS5854418A JPS5854418A JP56152222A JP15222281A JPS5854418A JP S5854418 A JPS5854418 A JP S5854418A JP 56152222 A JP56152222 A JP 56152222A JP 15222281 A JP15222281 A JP 15222281A JP S5854418 A JPS5854418 A JP S5854418A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- reset
- address
- interruption
- signal
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−は、マイクロプロセッサを中央処理装置トシて含
むマイクロコンビエータシステムにおいて、システムの
リセットを要求する割込信号が発生したとき、中央処ｊ
ｌ！装置の実行するリセット処理の内容を、壷数種用意
した中から任意の一つを選択して実行できるよ５にした
割込み地理方式に関するものである。
むマイクロコンビエータシステムにおいて、システムの
リセットを要求する割込信号が発生したとき、中央処ｊ
ｌ！装置の実行するリセット処理の内容を、壷数種用意
した中から任意の一つを選択して実行できるよ５にした
割込み地理方式に関するものである。
図面を参照して本発明に最も近い従来技術例を説明する
。第１図はマイクロコンピュータの基本システムの一例
を示すブロック図である。同図において、ｌは中央処理
装置（以下ＣＰＵと略記）、２はシステムソフトウェア
を格納する読出し専用メモリ（以下ＲＯＭと略記）、３
は周辺装置、４は演算処理のための読み書き用メモリ（
以下ＲＡＭと略記）、５はＣＰＵＩとこの制御対象下に
置かれるＲＯＭ２、周辺装置３、ＲＡＭ４とを接続し、
上記２〜４の５ちいずれかを選択する目的に使用される
単方向性信号線群（以下アドレスバスと略記）、６はＣ
ＰＵＩとこの制御対象下に置かれるＲＯＭ２、周辺装置
３、ＲＡＭ４との間のデータ授受を可能にする双方向性
信号線群（以下データ／（Ｘと略記）、７はマイクロプ
ロセッサのスタート時およびシステムのマスタリセット
時にＣＰＵ１をスタートさせるための初期割込信号（以
下リセット信号と略記）、８は上記リセット信号７を発
生させるためのリセット信号発生回路、９は、周辺装置
３よりＣＰＵＩへ出力される割込要求信号である。
。第１図はマイクロコンピュータの基本システムの一例
を示すブロック図である。同図において、ｌは中央処理
装置（以下ＣＰＵと略記）、２はシステムソフトウェア
を格納する読出し専用メモリ（以下ＲＯＭと略記）、３
は周辺装置、４は演算処理のための読み書き用メモリ（
以下ＲＡＭと略記）、５はＣＰＵＩとこの制御対象下に
置かれるＲＯＭ２、周辺装置３、ＲＡＭ４とを接続し、
上記２〜４の５ちいずれかを選択する目的に使用される
単方向性信号線群（以下アドレスバスと略記）、６はＣ
ＰＵＩとこの制御対象下に置かれるＲＯＭ２、周辺装置
３、ＲＡＭ４との間のデータ授受を可能にする双方向性
信号線群（以下データ／（Ｘと略記）、７はマイクロプ
ロセッサのスタート時およびシステムのマスタリセット
時にＣＰＵ１をスタートさせるための初期割込信号（以
下リセット信号と略記）、８は上記リセット信号７を発
生させるためのリセット信号発生回路、９は、周辺装置
３よりＣＰＵＩへ出力される割込要求信号である。
本システムの割込処理機能について以下、説明する。Ｃ
ＰＵ１に接続される割込要因は電源オン時又はシステム
のマスタリセット時に用いられるリセット信号７および
周辺装置３より発生する割込要求信号９である。
ＰＵ１に接続される割込要因は電源オン時又はシステム
のマスタリセット時に用いられるリセット信号７および
周辺装置３より発生する割込要求信号９である。
第２図に割込処理のシーケンスの一例を流れ図で示した
。同図に見られるように、ＣＰＵＩは割込要求信号９を
受付けると、現在実行中の命令を奥行終了後ＣＰＵＩの
内部レジスタの内容を自動的ＫＲＡＭ４中のスタック（
レジスタ退避領域）へ退避させた後、割込みのレベルに
対してあらかじめシステムで定められたメモリ番地（割
込処理ルーチンの先願アドレスをさし、以下ベクトルア
ドレスと略記する）を自動的にアドレスバス５上に発生
させ、ＲＯＭ２に格納されている割込処理ルーチンへ制
御を移す。第１表に割込みのベクトルアドレスの一例を
示す。
。同図に見られるように、ＣＰＵＩは割込要求信号９を
受付けると、現在実行中の命令を奥行終了後ＣＰＵＩの
内部レジスタの内容を自動的ＫＲＡＭ４中のスタック（
レジスタ退避領域）へ退避させた後、割込みのレベルに
対してあらかじめシステムで定められたメモリ番地（割
込処理ルーチンの先願アドレスをさし、以下ベクトルア
ドレスと略記する）を自動的にアドレスバス５上に発生
させ、ＲＯＭ２に格納されている割込処理ルーチンへ制
御を移す。第１表に割込みのベクトルアドレスの一例を
示す。
第１表
第１表におけるＲＦｔ８ＥＴ１０は電源オン時又はシス
テムのマスタリセット時にリセット信号発生回路８から
ＣＰＵＩへ与える割込要求信号ＮＭｉ１１．１ＲＱ１３
は周辺装置３よりＣＰＵＩへ与える割込要求信号、８Ｗ
ｉ１２は、ソフトウェアによりＣＰＵＩへ与える割込要
求信号である。
テムのマスタリセット時にリセット信号発生回路８から
ＣＰＵＩへ与える割込要求信号ＮＭｉ１１．１ＲＱ１３
は周辺装置３よりＣＰＵＩへ与える割込要求信号、８Ｗ
ｉ１２は、ソフトウェアによりＣＰＵＩへ与える割込要
求信号である。
第２図において割込処理を終了すると、自動的にスタッ
クからＣＰＵのレジスタ内容を復帰させシステムのメイ
ンプログラムへ戻る。
クからＣＰＵのレジスタ内容を復帰させシステムのメイ
ンプログラムへ戻る。
第１図においてリセット信号７はＣＰＵＩをリセットし
始動させるのに使用するが、上記した通常の割込み信号
とは異なっている。
始動させるのに使用するが、上記した通常の割込み信号
とは異なっている。
第３図は、リセット信号７を使用した場合の電源投入時
のシーケンスの一例を示したリセットタイきング図であ
る。
のシーケンスの一例を示したリセットタイきング図であ
る。
第３図を参照する。電源スィッチの投入があると、電源
電圧が立上り始め、一定電圧（通常、４．７５〜５．２
５Ｖの範囲）に達した後、ＣＰＵＩの内部レジスタをク
リアするために、一定時間（例えばＣＰＵＩへ与よるシ
ステ！りｐツクφｌの８サイクルそしてＣＰＵＩは、次
にＲ，Ｅ８ＥＴ信号（第４図では７）のレベル変化（本
例ではロウレベルからハイレベルへの立上りエツジ）を
検出すると、リセットシーケンスを開始する。すなわち
レベル変化の検出後、最初のシステムクロックφｌの立
下りで、その前からアドレスバスへ出始めていたベクト
ルアドレスが有効となり、ＦＦＦＩおよびＦＦＦ番地の
ベクトルアドレス（ｊＩ１表参照）がプログラムカウン
タにロードされ、ＣＰＵＩはリセット割込処理を実行し
、以後はＲＯＭ２の中のシステムプログラムの手順に従
い実行地理を行う。
電圧が立上り始め、一定電圧（通常、４．７５〜５．２
５Ｖの範囲）に達した後、ＣＰＵＩの内部レジスタをク
リアするために、一定時間（例えばＣＰＵＩへ与よるシ
ステ！りｐツクφｌの８サイクルそしてＣＰＵＩは、次
にＲ，Ｅ８ＥＴ信号（第４図では７）のレベル変化（本
例ではロウレベルからハイレベルへの立上りエツジ）を
検出すると、リセットシーケンスを開始する。すなわち
レベル変化の検出後、最初のシステムクロックφｌの立
下りで、その前からアドレスバスへ出始めていたベクト
ルアドレスが有効となり、ＦＦＦＩおよびＦＦＦ番地の
ベクトルアドレス（ｊＩ１表参照）がプログラムカウン
タにロードされ、ＣＰＵＩはリセット割込処理を実行し
、以後はＲＯＭ２の中のシステムプログラムの手順に従
い実行地理を行う。
従って従来のマイクロコンピュータシステムでは、電源
オン時又はマスタリセット時にはＲＯＭ２の中のリセッ
トベクトルアドレス以下に格納されている単一の処理プ
ログラムしか実行せず、同一システムの電源オン時又は
マスタリセット時に複数の異なったリセット処理の中か
ら任意の−っ選んで実行させる必要が生じた場合、シス
テムプログラム（ＲＯＭ２）を交換する方法で対処して
いた。しかるに上記方法はコスト、操作性の点でマイナ
ス藺が多くマイクロコンピュータシステムの動作適用範
囲を狭くする原因の−っＫなっていた。
オン時又はマスタリセット時にはＲＯＭ２の中のリセッ
トベクトルアドレス以下に格納されている単一の処理プ
ログラムしか実行せず、同一システムの電源オン時又は
マスタリセット時に複数の異なったリセット処理の中か
ら任意の−っ選んで実行させる必要が生じた場合、シス
テムプログラム（ＲＯＭ２）を交換する方法で対処して
いた。しかるに上記方法はコスト、操作性の点でマイナ
ス藺が多くマイクロコンピュータシステムの動作適用範
囲を狭くする原因の−っＫなっていた。
本発明の目的は、上記した従来技術の欠点をなりシ、電
源オン時またはマスタリセット時に、予め用意した複数
の割込ベクトルアドレスのうち、操作者の指定する割込
ベクトルアドレスを選択させ、該アドレスにより示され
る割込処理を実行することのできるマイクロコンピュー
タシステムな提供することにある。
源オン時またはマスタリセット時に、予め用意した複数
の割込ベクトルアドレスのうち、操作者の指定する割込
ベクトルアドレスを選択させ、該アドレスにより示され
る割込処理を実行することのできるマイクロコンピュー
タシステムな提供することにある。
前記目的を達成するため、複数個の割込ベクトルアドレ
スを用意し、そのうち一つを操作者に選択させる選択用
スイッチを設けた。
スを用意し、そのうち一つを操作者に選択させる選択用
スイッチを設けた。
以下、本発明の一実施例を図面を参照して説明する。第
４図は本発明の一実施例を示すグロック図である。同図
において、ｌはＣＰＵ、２はシステムＲＯＭ、１９はシ
ステムＲＯＭ２中の割込ベクトルを除くエリア（以下シ
ステムソフトと略記）２０〜２３はシステムＲＯＭ２中
の割込ベクトルエリア（以下、２０〜２３をそれぞれ第
１割込ベクトル−第４割込ベクトルと略記）、３は周辺
装置、４はＲＡＭ、１Ｂはアドレスバス、６はデータバ
ス、７はすセット信号、８はリセット信号発生回路、９
は割込要求信号、２４はＣＰＵＩとアドレスバス５を介
して接続され、上記アドレスバス５上に割込アドレスが
出力されたときに、割込アドレス選択信号２５（例えば
、割込アドレスが選択されたときにハイレベル、上記割
込アドレス以外のアドレスが選択されたときＫｌ−ウレ
ベルとなるようにしておく）を出力する回路（以下２４
をアドレスデコーダと略記）、２６は第１割込ベクトル
アドレス２０の有効、無効選択信号３０（以下、第１割
込選択信号と略記）を出力するためのスイッチ（以下、
２６を第１割込設定スイッチと略記）、２７〜２９は、
第１割込ベクトルアドレス２０４割込ベクトルアドレス
の有効、無効選択信号３１〜３３（以下、第２〜第４割
込選択信号と略記）を出力するためのスイッチ（以下、
２７〜２９を第２〜第４割込スイッチと略記）、３４を
１第１割込選択信号３０と割込アドレス選択信号２５の
論理積をとり、第１割込ベクトルアドレス２０の有効。
４図は本発明の一実施例を示すグロック図である。同図
において、ｌはＣＰＵ、２はシステムＲＯＭ、１９はシ
ステムＲＯＭ２中の割込ベクトルを除くエリア（以下シ
ステムソフトと略記）２０〜２３はシステムＲＯＭ２中
の割込ベクトルエリア（以下、２０〜２３をそれぞれ第
１割込ベクトル−第４割込ベクトルと略記）、３は周辺
装置、４はＲＡＭ、１Ｂはアドレスバス、６はデータバ
ス、７はすセット信号、８はリセット信号発生回路、９
は割込要求信号、２４はＣＰＵＩとアドレスバス５を介
して接続され、上記アドレスバス５上に割込アドレスが
出力されたときに、割込アドレス選択信号２５（例えば
、割込アドレスが選択されたときにハイレベル、上記割
込アドレス以外のアドレスが選択されたときＫｌ−ウレ
ベルとなるようにしておく）を出力する回路（以下２４
をアドレスデコーダと略記）、２６は第１割込ベクトル
アドレス２０の有効、無効選択信号３０（以下、第１割
込選択信号と略記）を出力するためのスイッチ（以下、
２６を第１割込設定スイッチと略記）、２７〜２９は、
第１割込ベクトルアドレス２０４割込ベクトルアドレス
の有効、無効選択信号３１〜３３（以下、第２〜第４割
込選択信号と略記）を出力するためのスイッチ（以下、
２７〜２９を第２〜第４割込スイッチと略記）、３４を
１第１割込選択信号３０と割込アドレス選択信号２５の
論理積をとり、第１割込ベクトルアドレス２０の有効。
無効選択信号３８（以下、３８を第１有効信号と略記）
を出力する回路（以下、３４を第１アンド回路と略記）
、３５〜３７は第２〜第４割込アドレス選択信号３１〜
３３と割込アドレス選択信号２５の論理積をとり第２〜
第４割込ベクトルアドレス２１〜２３の有効、無効選択
信号３９〜４１（以下、３９〜４１を第２〜第４有効信
号と略記）を出力する回路（以下、３５〜３７を第２〜
第４アンド回路と略記）とする。
を出力する回路（以下、３４を第１アンド回路と略記）
、３５〜３７は第２〜第４割込アドレス選択信号３１〜
３３と割込アドレス選択信号２５の論理積をとり第２〜
第４割込ベクトルアドレス２１〜２３の有効、無効選択
信号３９〜４１（以下、３９〜４１を第２〜第４有効信
号と略記）を出力する回路（以下、３５〜３７を第２〜
第４アンド回路と略記）とする。
以下、本実施例の割込処理の動作内容を述べる・周辺装
置３からＣＰＵＩへ要求する割込（割込要求信号９によ
り割込シーケンスが起動する）Ｋ対する処理は、前記従
来例で述べた処理内容と同一であり、ここでは省略する
。上記、割込要求信号９以外の割込要求信号である電源
オン時又はｉスタリセット時に出力するリセット信号７
がＣＰＵ１へ入力されると、ＣＰＵＩは前記従来例で示
したようにリセットシーケンスな開始する。リセットシ
ーケンスでは、リセットベクトルアドレスがプログラム
カウンタにロードされ、リセットベクトルアドレスがア
ドレスバス５上に出力される。
置３からＣＰＵＩへ要求する割込（割込要求信号９によ
り割込シーケンスが起動する）Ｋ対する処理は、前記従
来例で述べた処理内容と同一であり、ここでは省略する
。上記、割込要求信号９以外の割込要求信号である電源
オン時又はｉスタリセット時に出力するリセット信号７
がＣＰＵ１へ入力されると、ＣＰＵＩは前記従来例で示
したようにリセットシーケンスな開始する。リセットシ
ーケンスでは、リセットベクトルアドレスがプログラム
カウンタにロードされ、リセットベクトルアドレスがア
ドレスバス５上に出力される。
一方、４組の割込ベクトルアドレス（第１表参照）のう
ち、任意の一組の割込ベクトルアドレスは、第１〜第４
割込スイッチ２６〜２９により、操作者が設定するもの
とし、上記リセットシーケンスでアドレスバスｌｈＫリ
セットベクトルアドレスカ出力されると、割込アドレス
選択信号２５が有効となり、第１〜第４アンド回路３４
〜３７を介して、割込スイッチ２６〜２９の設定内容に
従って第１〜第４有効信号３８〜４１のうちいずれか一
つの信号を有効とする。ＣＰＵＩは、有効となった割込
ベクトルアドレスをリセットベクトルアドレスとして、
諌アト、レスで示される番地以下のリセット処理プログ
ラムを実行する。すなわち、操作者による割込設定スイ
ッチ２６〜２９の５ちの任意の一つの設定操作により、
ＣＰＵＩは、４種のリセット処理プ四グラムのうちの指
定された一つを実行することができるわけである。
ち、任意の一組の割込ベクトルアドレスは、第１〜第４
割込スイッチ２６〜２９により、操作者が設定するもの
とし、上記リセットシーケンスでアドレスバスｌｈＫリ
セットベクトルアドレスカ出力されると、割込アドレス
選択信号２５が有効となり、第１〜第４アンド回路３４
〜３７を介して、割込スイッチ２６〜２９の設定内容に
従って第１〜第４有効信号３８〜４１のうちいずれか一
つの信号を有効とする。ＣＰＵＩは、有効となった割込
ベクトルアドレスをリセットベクトルアドレスとして、
諌アト、レスで示される番地以下のリセット処理プログ
ラムを実行する。すなわち、操作者による割込設定スイ
ッチ２６〜２９の５ちの任意の一つの設定操作により、
ＣＰＵＩは、４種のリセット処理プ四グラムのうちの指
定された一つを実行することができるわけである。
本発明の採用により、マイクロプロセッサのりセット時
に複数の異なるリセット処理のうち操作者の設定したリ
セット処理を実行することが可能となり、一つのｉイク
冒フンピユータシステムで、複数のりセット処理を選択
的に実行できるため、メモリ、″：１ストの削減が計れ
、マイクロコンビエータシステムの動作適用範囲が拡大
する。
に複数の異なるリセット処理のうち操作者の設定したリ
セット処理を実行することが可能となり、一つのｉイク
冒フンピユータシステムで、複数のりセット処理を選択
的に実行できるため、メモリ、″：１ストの削減が計れ
、マイクロコンビエータシステムの動作適用範囲が拡大
する。
第１図は！イクａコンピュータの基本システムの一例を
示すブロック図、第２図は割込処理のシ−テンスの一例
を示す流れ図、第３図は電源投入時のシーケンスの一例
を示したリセットタイＺング図、第４図は本発明の一実
施例を示すブロック図、である。 °符号説明 １・・・・・・ＣＰＵ、２・・・・・・システムＲＯＭ
、３・・・・・・周辺装置、４・・・・・・ＲＡＭ、５
・・・・・・アドレスバス、６・・・・・・データバス
、７・・・・・・リセット信号、８・・・・・・リセッ
ト信号発生回路、９・・・・・・割込要求信号、１９・
・・・・・システムソフト、２０〜２３・・・・・・割
込ベクトルアドレス、ｌ ２４・・・・・・アドレスデ
コーダ、２５・・・・・・割込アドレス選択信号、２６
〜２９・・・・・・割込設定スイッチ、３０〜３３・・
・・・・割込選択信号、３４〜３７・・・・・・アン）
°回路、３８〜４１・・・・・・有効信号代理人 弁理
士 票 木 昭 夫 第 璽 図
示すブロック図、第２図は割込処理のシ−テンスの一例
を示す流れ図、第３図は電源投入時のシーケンスの一例
を示したリセットタイＺング図、第４図は本発明の一実
施例を示すブロック図、である。 °符号説明 １・・・・・・ＣＰＵ、２・・・・・・システムＲＯＭ
、３・・・・・・周辺装置、４・・・・・・ＲＡＭ、５
・・・・・・アドレスバス、６・・・・・・データバス
、７・・・・・・リセット信号、８・・・・・・リセッ
ト信号発生回路、９・・・・・・割込要求信号、１９・
・・・・・システムソフト、２０〜２３・・・・・・割
込ベクトルアドレス、ｌ ２４・・・・・・アドレスデ
コーダ、２５・・・・・・割込アドレス選択信号、２６
〜２９・・・・・・割込設定スイッチ、３０〜３３・・
・・・・割込選択信号、３４〜３７・・・・・・アン）
°回路、３８〜４１・・・・・・有効信号代理人 弁理
士 票 木 昭 夫 第 璽 図
Claims (1)
- ｌ）マイクロプロセッサからなる中央処理装置の制御対
象下に共通の母線を介して複数の周辺装置が置かれるマ
イク費コンビエータシステムにおいて、システムのリセ
ツシ時に参照する割込ベクトルアドレスを複数個用意し
た中から１個選択し”Ｃ＆定ｆる手段と、システムのリ
セットを要求する割込信号が発生したとき、前記選択さ
れ設定された割込ベクトルアドレスを有効ならしめる手
段とを備え、中央処理装置は前記有効とされた割込ベク
トルアドレスを参照して該アドレスにより定まる所定の
リセット処理を実行するようにしたことを４１１黴とす
る割込みＩＩ＆瑠方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152222A JPS5854418A (ja) | 1981-09-28 | 1981-09-28 | 割込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152222A JPS5854418A (ja) | 1981-09-28 | 1981-09-28 | 割込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854418A true JPS5854418A (ja) | 1983-03-31 |
Family
ID=15535748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152222A Pending JPS5854418A (ja) | 1981-09-28 | 1981-09-28 | 割込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854418A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234217A (ja) * | 1985-08-06 | 1987-02-14 | Sharp Corp | 文章処理装置 |
| JPS63163522A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 初期化制御方式 |
| JPH01201762A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | マイクロコンピュータ |
| JPH0258112A (ja) * | 1988-08-24 | 1990-02-27 | Seiko Instr Inc | 電子機器におけるイニシァライズ装置 |
| JPH0281216A (ja) * | 1988-08-27 | 1990-03-22 | Internatl Business Mach Corp <Ibm> | データ処理システム |
-
1981
- 1981-09-28 JP JP56152222A patent/JPS5854418A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234217A (ja) * | 1985-08-06 | 1987-02-14 | Sharp Corp | 文章処理装置 |
| JPS63163522A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 初期化制御方式 |
| JPH01201762A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | マイクロコンピュータ |
| JPH0258112A (ja) * | 1988-08-24 | 1990-02-27 | Seiko Instr Inc | 電子機器におけるイニシァライズ装置 |
| JPH0281216A (ja) * | 1988-08-27 | 1990-03-22 | Internatl Business Mach Corp <Ibm> | データ処理システム |
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